TWI302377B - Semiconductor integrated circuit device and method for fabricating the same - Google Patents

Semiconductor integrated circuit device and method for fabricating the same Download PDF

Info

Publication number
TWI302377B
TWI302377B TW095120308A TW95120308A TWI302377B TW I302377 B TWI302377 B TW I302377B TW 095120308 A TW095120308 A TW 095120308A TW 95120308 A TW95120308 A TW 95120308A TW I302377 B TWI302377 B TW I302377B
Authority
TW
Taiwan
Prior art keywords
layer
integrated circuit
semiconductor integrated
dielectric layer
vuv
Prior art date
Application number
TW095120308A
Other languages
English (en)
Other versions
TW200721451A (en
Inventor
Dong-Ryul Chang
Tae-Jung Lee
Sung-Hoan Kim
Soo-Cheol Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200721451A publication Critical patent/TW200721451A/zh
Application granted granted Critical
Publication of TWI302377B publication Critical patent/TWI302377B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

1302377 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體積體電路裝置及其製造方法， 且更特定言之，此申請案係關於一種具有改良運作特徵之 半導體積體電路裝置及其製造方法。 【先前技術】 諸如系統單晶片（SOC)、微控制器單元（MCU)及顯示驅 動器IC(DDI)之半導體積體電路裝置包括複數個周邊裝 置，諸如處理器、記憶體、邏輯電路、音訊及影像處理電 路及各種介面電路。因此，該等半導體積體電路裝置包括 具有各種驅動電壓的電晶體。舉例而言，高電壓（15_3〇 v) 驅動電晶體、中間電壓（4-6 V)驅動電晶體及低電壓（1-3 V) 驅動電晶體可包括於一半導體積體電路裝置中。 特定言之，對於高電壓驅動電晶體而言，為了甚至在施 加一高電壓時正常運作，在高電壓驅動電晶體之汲極區與 半V體基板之間的擊穿電壓應該足夠南。因此，該沒極區 之一重摻雜區及一閘極電極應足夠間隔開以增加該擊穿電 壓’且應減少沒極區與半導體基板之輕微換雜區的摻雜濃 度以擴大一空乏區域。因此，高電壓驅動電晶體之閘極絕 緣層的厚度大於低電壓驅動電晶體之閘極絕緣層的厚度。 在製造高電壓驅動電晶體後，執行形成一多層互連線及 一多層絕緣層的後端製程。隨後的製程通常為_電漿製 程，諸如導電層蝕刻或光阻層灰化。在電漿製程期間產生 真空紫外光（νυν)射線以照射該半導體基板，且因此正電 111012.doc 1302377 荷（或負電荷）沉積於一閘極絕緣層及/或一裝置隔離層上。 由於汲極區與半導體基板之輕微摻雜區之摻雜濃度低，所 以由νυν射線產生之電荷之小的變化引起高電壓驅動電晶 體之特徵發生顯著變化。 舉例而言，在NMOS高電壓驅動電晶體之情形下，沉積 於閘極絕緣層上的正電荷在閘極絕緣層下方形成一通道， 藉此增加了排出電流（Id〇ff)。另外，沉積於裝置隔離層上 的正電荷在裝置隔離層及p井介面上形成一反轉層 (inversion layer#在鄰近pM〇s高電壓驅動電晶體之汲極 區與N井之間產生一隔離電流（Is〇1)，藉此減少了隔離效 果。 【發明内容】 本發明提供一種具有改良運作特徵的半導體積體電路裝 置。 本發明亦提供一種用於製造具有改良運作特徵之半導體 積體電路裝置的方法。 對熱習此項技術者而言，在閱讀下文描述後，以上敍述 的本I明之目標以及其他目標、特徵及優勢將變得很清 楚。 根據本發明之一態樣，提供一種半導體積體裝置，其包 含·包括第一摻雜劑的半導體基板；形成於半導體基板上 的第-導電層圖案；形成於第—導電層圖案上的層間介電 層、·’形成於層間介電層上的第二導電層圖帛；及形成於第 -導電層圖案及層彳電層上用α阻擋照射i I導體基板 111012.doc 1302377 之VUV射線的第—真空紫外光（νυν)阻撐層。 在另-實施例中’該半導體積體 第一νυν阻播層下方的第-氧化物層。 在另一實施例中，該第一νυν阻撐層由能帶隙小於氧化 矽之材料形成。 在另一實施例中 在另一貫施例中 層。 在另一實施例中 體之閘極電極。
該第一νυν阻擋層包含氮化物。 該第一 νυν阻擋層為siN層或Si〇N 該第一導電層圖案為高電壓驅動電晶 在另：實施例中，該高電麼驅動電晶體包括源祕極 區，該等源極m極區包含—包括第：摻雜㈣輕微㈣ 區及-高摻雜區，該輕微摻雜區配置於閉極電極處，形成 於半導體基板中且具有與半導體基板不同之導電類型，該 高摻雜區與閘極電極關_預定間隔，形成比輕微推雜區 要淺’且具有與半導體基板不同之導電類型。 在另-實施例中’第一摻雜劑的摻雜濃度在lxlol5_lxlol7 原子/立方公分範圍内。 在另一實施例中，第二摻雜劑的摻雜濃度在1χ10Μ_1χ101δ 原子/立方公分範圍内。 在另一實施例中， 電漿沉積形成於第一 在另一實施例中， 介電層及第二介電層 該半導體積體電路可進—步包含經由 νυν阻擋層上的金屬間介電層。 該金屬間介電層包括相繼形成的第一 ，°亥第一介電層比該第二介電層具有 111012.doc 1302377 更好的填縫特性。 於==例中’該！導趙積趙電路可進-步包含形成 、 ^、層上的第二導電層圖案及形成於第三導電層 :案及金屬間介電層之整個表面上用以阻播照射至半心 土板之νυν射線的第二vuv阻擋層。 在另-實施例中，該半導體積體電路可進—步包含 二VUV阻擋層下方的第二氧化物層。 在另-實施例中，該第二νυν阻擋層由能帶隙小於氧化 矽之材料形成。 根據本發明之另-態樣，提供—種製造半導體積體電路 的方法’該方法包含在包括第__摻雜劑的半導體基板上形 成第-導電層圖案’在第一導電層圖案上形成層間介電 層，在層@介電層上形成第二導電層及在第二導電 層圖案及介電層之整個表面上形成用以阻擋照射至半導體 基板之VUV射線的第一真空紫外光（vuv)阻擋層。
在另一實施例中，製造半導體積體電路的方法可進一步 包含在第一 νυν阻擋層下方形成第一氧化物層。 在另一實施例中，該第一VUV阻擋層由能帶隙小於氧化 矽之材料形成。 在另一實施例中，該第一νυν阻擋層包含氮化物。
在另一實施例中，該第一 νυν阻擋層為SiN層或Si〇N 層0 在另一實施例中，該第一導電層圖案為高電壓驅動電晶 體之閘極電極。 111012.doc -10- 1302377 在另一實施例中，該高電壓驅動 勒罨日日體包括源極/汲極 區，該等源極/汲極區包含一包括 一 匕栝第一摻雜劑的輕微摻雜 區及一南摻雜區，該輕微摻雜區 、 罝於閘極電極處，形成 於半導體基板中且且有盘丰莫峡並上 ^ 八畀”牛導體基板不同之導電類型，該 向摻雜區與閘極電極隔開一預定間 间^ 形成比輕微摻雜區 要淺，且具有與半導體基板不同之導電類型。 在另-實施例中，第-摻雜劑的接雜濃度在lxl0】5-lxl017 原子/立方公分範圍内。 在另-實施例中，第二摻雜劑的擦雜濃度在1x1014_1x1016 原子/立方公分範圍内。 在另一實施例中，製造半導體積體電路的方法可進一步 包含經由電漿沉積在第一 vuv阻擋層上形成金屬間介電 層0 在另一實施例中，該金屬間介電層包括相繼形成的第一 介電層及第二介電層’該第一介電層比該第二介電層具有 更好的填縫特性。 在另一實施例中，製造半導體積體電路的方法可進一步 包含在金屬間介電層上形成第三導電層圖案及在第三導電 層圖案及孟屬間介電層之表面上形成用以阻播照射至半導 體基板之νυν射線的第二vuv阻擋層。 在另一實施例中，製造半導體積體電路的方法可進一步 包含在第二νυν阻擋層下方形成第二氧化物層。 在另一實施例中，該第二νυν阻擋層由能帶隙的小於氧 化矽之材料形成。 111012.doc 1302377 【實施方式】 參看較佳實施例之以下詳細描述及附圖，可更容易地理 解本發明之優勢及特徵及其完成的方法。 在本文中’而電壓驅動電晶體為施加15_3() v驅動電壓 之電晶體且低電壓驅動電晶體為施加3 V或更小驅動電壓 之電晶體。然而，很明顯驅動電壓的具體值可很容易地由 熟習此項技術者改變。 _ 圖1為根據本發明之第一實施例之半導體積體電路裝置 的布局。圖2為沿圖1中線π-η，所截取的橫截面圖。在本文 中’半導體積體電路裝置可為（但不限於）顯示驅動器 IC(DDI)的反相器（inverter)。 參看圖1及圖2，根據本發明之第一實施例之半導體積體 電路裝置1包括一具有第一摻雜劑的半導體基板1〇〇、一 NMOS高電壓驅動電晶體2〇〇、一 pm〇S高電壓驅動電晶體 300及一上部水平層結構4〇〇。 φ 半導體基板1〇〇可為顯示裝置的矽基板、SOI(絕緣體上 石夕）基板、砷化鎵基板、鍺化矽基板、陶瓷基板、石英基 板或玻璃基板。半導體基板100通常為P型基板且P型磊晶 層可生長於半導體基板1〇〇上。 形成於半導體基板1〇〇上的裝置隔離層uo界定一作用 區。一隔離層可為由局部氧化（LOCOS)製程形成的淺溝隔 離（STI)或場氧化物隔離（FOX)。 可形成一 P井120及一 N井130以在半導體基板1〇〇中獲得 高電壓驅動電晶體。特定言之，在高電壓驅動電晶體中使 111012.doc -12- 1302377 用之井的摻雜濃度低於在低電壓驅動電晶體中使用之井的 摻雜濃度。舉例而言，P井120及/*N井13〇之第一摻雜劑 的；辰度可在lxl〇15-lxl〇17原子/立方公分範圍内。 NMOS咼電壓電晶體200包括一閘極電極22〇、一閘極絕 緣層210、一源極區23〇及一汲極區24〇。 閘極電極220為在半導體基板i 〇〇上以特定方向延伸的導 電層圖案且經由閘極絕緣層21〇與半導體基板1〇〇絕緣。閘 極絕緣層210通常由氧化矽（Si〇x)製成。特定言之，高電壓 驅動電晶體之閘極絕緣層的厚度大於低電壓驅動電晶體之 問極絕緣層的厚度。舉例而言，NM〇s高電壓電晶體2〇〇之 閘極絕緣層210可具有200-400 A的厚度且低電壓電晶體之 閘極絕緣層可具有30_150 A的厚度。意即，低電壓驅動電 晶體之閘極絕緣層薄，藉此增加半導體裝置的驅動速度， 且NMOS尚電壓電晶體200之閘極絕緣層210厚，藉此在15 V或更高的高電壓下具有足夠高的防應力水平。 源極區230及汲極區240配置於閘極電極220之兩侧壁 處。特定言之，NMOS高電壓驅動電晶體200之源極區23Q 及汲極區240形成一用於高電壓驅動的遮罩島化雙擴散汲 極（MIDDD)結構。意即，具有第二摻雜劑的輕微摻雜區 232及242配置於閘極電極220中，且因此形成於半導體基 板1〇〇中，重摻雜區234及244由一預定間隔與閘極電極22q 隔開且經形成比輕微摻雜區232及242要淺。當施加高電壓 的重摻雜區234及244由一足夠大的間隔與閘極電極22〇隔 開時，可增加擊穿電壓。 】H0l2.doc 13 1302377 特定言之，NMOS高電壓驅動電晶體200之輕微摻雜區 232及242的摻雜濃度低於在低電壓驅動電晶體中使用之輕 微摻雜區的濃度。舉例而言，輕微摻雜區232及242中第一 摻雜劑的濃度可在lxl〇14-lxl〇16原子/立方公分範圍内。同 樣，若P井120及輕微摻雜區232及242經輕微摻雜，則在P 井120與輕微摻雜區232及242之間之邊界處之空乏區的寬 度得到增加。由於擊穿電壓足夠地增加，所以甚至在將高 電壓施加至汲極區240時，穩定運作亦有可能。 儘管在本發明之第一實施例中源極區230及汲極區240形 成一 MIDDD結構，但只要其適於高電壓驅動，其可具有一 輕微擴散汲極（LDD)結構、一遮罩LDD(MLDD)結構或一橫 向雙擴散MOS(LDMOS)結構。 PMOS高電壓驅動電晶體300包括一閘極電極320、一閘 極絕緣層310、一源極區330及一汲極區340。PMOS高電壓 驅動電晶體300與NMOS高電壓驅動電晶體200互補且將不 再給予其闡釋。 上部水平層結構400包括層間介電層410、接觸物423、 第一互連線430、第一真空紫外光（VUV)阻擋層440、第一 金屬間介電層450、第一通道463、第二互連線470、第二 金屬間介電層480、第二通道493、第三互連線495及鈍化 層 496 〇 層間介電層410形成於NMOS高電壓驅動電晶體200、 PMOS高電壓驅動電晶體300及半導體基板100上。層間介 電層410由一低介電常數介電材料形成。藉由使用低介電 111012.doc -14- 1302377 常數介電材料的層間介電層410可選自由（例如）可流動氧化 物（FOX)層、托納（tonnen)矽氮烷（TOSZ)層、未摻雜的矽玻 璃（USG)層、硼矽玻璃（BSG)層、磷矽玻璃（PSG)層、硼磷 矽玻璃（BPSG)層、電漿增強正矽酸四乙酯（PE-TEOS)層、 氟矽（FSG)層、高密度電漿（HDP)層、電漿增強氧化物及此 等層之堆疊層組成之群中之至少一者。可減少半導體積體 電路裝置1之互連線的總體介電常數及電阻-電容（RC)延 遲。 在本發明之第一實施例中，層間介電層410包括PEOX層 411、BPSG層 412、PETEOS層 413。此處，PEOX層 411 用 作一緩衝層且BPSG層412具有優良的填縫特性且因此減少 由閘極電極220及320引起的臺階。PETEOS層413提供高生 產率且因此層間介電層410可快速形成至一預定厚度。 接觸物423形成於層間介電層410之預定區中以電連接源 極/汲極區230、240、330、340、NMOS高電壓驅動電晶體 200之閘極電極220及PMOS高電壓驅動電晶體300之閘極電 極320及第一互連線430。接觸物423可由金屬材料（諸如 銅、鈦或鎢）形成。 另外，第一障壁圖案422可形成包圍接觸物423以防止接 觸物423之材料擴散至層間介電層410。第一障壁圖案422 可由 Ti、TiN、Ti/TiN、Ta、TaN、Ta/TaN或 Ta/TiN形成。 第一互連線430形成於層間介電層410上且為連接至源極 /汲極區230、240、3 30、340、NMOS高電壓驅動電晶體 200之閘極電極220及PMOS高電壓驅動電晶體300之閘極電 111012.doc -15- 1302377 極320的導電層圖案。第一互連線430可由鋁形成至約5〇〇〇 入的厚度。儘管未圖示，當第一互連線430為一鋁互連線
時在弟一互連線43 0與接觸物423之間可進一步由Ti/TiN 形成黏著薄膜以改良第一互連線430與接觸物423之間的黏
著力，且在第一互連線43 0上可進一步由Ti、丁出或Ti/TiN 形成抗反射塗層膜以防止鋁在光微影製程期間的漫反射。 在本發明之第一實施例中，第一互連線43〇用作將一接 地電壓施加至NMOS高電壓驅動電晶體2〇〇之源極區23〇， 將一電源電壓施加至PMOS高電壓驅動電晶體3〇〇之源極區 330且將一預定訊號電壓施加至NM〇s高電壓驅動電晶體 200之汲極區240及PMOS高電壓驅動電晶體3〇〇之汲極區 340 ° 第一 VUV阻擋層440形成於第一互連線43〇及層間介電層 4ΐ〇之整個表面上且阻擋照射至半導體基板1〇〇的νυν射 線。第—VUV阻擋層440由能帶隙小於氧化石夕（Si〇x)之材料 形成。閘極絕緣層210及310及/或裝置隔離層11〇主要由氧 化石夕（Si〇x)形《。因& ’當照射具有比氧化石夕（SiOx)之能 帶隙大之能量的νυν射線時，形成一電子電洞對（EHp)且 正電荷及/或負電荷累積於閘極絕緣層2職3 1〇及/或裝置 隔離層U〇上。沉積的正電荷及/或負電荷增加了排出電流 ddoff)及隔離電流（Isol)。由於形成於閘極絕緣層21〇及31〇 及裝置隔離層no上方的第—vuv阻擋層44〇由能帶隙小於 氧化石夕（SiOx)之材料形成，所以赠射線可在其到達間極 絕緣層210及310及裝置隔離層11〇之前被吸收。 111012.doc 1302377 月匕T隙小於氧化矽（SiOx)之材料可為（但不限於）氮化物 層’或特定言之’ SiN層或SiON層。由於SiN層比SiON層 具有更好的νυν吸收特性，所以SiN層可形成至5〇 A或更 大的厚度，且SiON層可形成至5〇〇 A或更多的厚度。另 外，隨著SiN層或SiON層之厚度的增加，提高了 vuv吸 收，但可根據半導體積體電路裝置丨之特性來調整siN層或 Si ON層的厚度。 φ 另外，當第一VUV阻擋層440為一氮化物層時，其可阻 擋外部離子或水分進入半導體基板1〇〇。歸因於製造過 程，形成於第一 VUV阻擋層440上的第一金屬間介電層45〇 及第二金屬間介電層480可包括外部離子或水分。外部離 子或水刀可擴政或 >儿積於閘極絕緣層21 〇及3 1 〇及/或裝置 隔離層11 0上。沉積的外部離子或水分增加了排出電流 (Idoff)及隔離電流（Isol)。由於第一 vuv阻擋層可在外 部離子或水分到遠閘極絕緣層21〇及3 1〇及/或裝置隔離層 # U 〇之别阻擋外部離子或水分，所以排出電流（Idoff)及隔 離電流（Isol)可得到減少。 第一金屬間介電層450形成於第一 vuv阻擋層44〇上。第 一金屬間介電層450具有一低介電常數介電材料，且為可 選自由（例如）可流動氧化物（F〇x)層、托納石夕氮烧（T〇sz) 層、未摻雜的矽玻璃（USG)層、硼矽玻璃（BSG)層、磷矽玻 璃（PSG)層、硼磷矽玻璃（BPSG)層、電聚增強正矽酸四乙 酯（PE-TEOS)層、氟矽（FSG)層、高密度電漿（HDp)層、電 漿增強氧化物及此等層之堆疊層組成之群中之至少一種材 111012.doc -17- 1302377 料。可減少半導體積體電路裝置！之互連線的總體介電常 數及電阻-電容（RC)延遲。 在本發明之第一實施例中，相繼沉積1_1£>1>層451及 PETEOS層452。在一實施例中，HDp層451及pETE〇s層 452由電漿沉積形成。電漿沉積具有優勢因為可在低溫下 執行沉積。儘管可在使用電漿時照射vuv射線，但第一
VUV阻擋層440吸收輻射的VUV射線，藉此防止半導體積 體電路裝置1被照射的VUV射線損壞。 另外，第一金屬間介電層450可包括外部離子或水分， 但第一 VUV阻擋層440吸收外部離子或水分，藉此防止半 導體積體電路裝置1被外部離子或水分損壞。 HDP層45 1具有優良的填縫特性且因此減少由第一互連 線430產生的臺階。PETEOS層452提供高生產率且因此第 一金屬間介電層450可快速形成至一預定厚度。 第一通道463形成於第一金屬間介電層45〇之預定區域中 以電連接第-互連線43〇與第二互連線㈣。第一通道如 可由金屬材料（諸如銅、鈦或鹤）形成。第二障壁圖案備形 成包圍第-通道463以防止第—通道彻之材料擴散至第— 金屬間介電層450。 第二互連線470形成於第-金屬間介電層450上 至第-互連線430。第二互連線47()可主要由銘形成。第二 金屬間介電層彻由在第二互連線㈣上的一低介電常數材 料形成H道493形成於第二金屬間介電層480之預定 區域中以電連接第二互連線销及第三互連線495。純化層 111012.doc 1302377 稱形成於第三互連線495上以保護半導體積體電路裝置 1 0 圖3A至圖4B為說明根據本發明之第一實施例之半導體 積體電路裝置之效果的視圖。此處，圖3A及圖Μ指示半 導體積體電路裝置1；f包括第—vuv阻擋層44()之情形且圖 3B及圖4B指示半導體積體電路裝置1包括第一 VUV阻擋層 44〇之情形。 參看圖3A及圖3B，若VUV射線照射至半導體積體電路 裝置1，則正電荷累積MNM0S高電壓驅動電晶體2〇〇之閘 極絕緣層210上。一旦正電荷累積於閘極絕緣層21〇上，則 負電荷累積於P井120之表面上，藉此形成一反轉層122。 特疋。之，因為NMOS咼電壓驅動電晶體2〇〇之p井12〇具有 低摻雜劑濃度，所以可容易地形成反轉層122。因此，可 產生排出電流Idoff而不需要大於臨限電壓的電壓施加至閘 極電極220。 在另一方面’由於在圖3B及圖4B中照射的VUV射線由 第VUV阻擋層440吸收，所以正電荷不累積於nm〇S高電 壓驅動電晶體2 〇 〇之閘極絕緣層21 〇上。結果，並不產生排 出電流Idoff。 參看圖4A及圖4B，一旦VUV射線照射至圖4A之半導體 積體裝置1 ’則正電荷累積於NM0S高電壓驅動電晶體及 PM0S高電壓驅動電晶體（見圖2之2〇〇及3〇〇)的裝置隔離層 110上。更特定言之，當裝置隔離層110為氧化矽（Si〇x)層 時’若VUV射線具有比該氧化矽層之能帶隙更大的能量， 111012.doc -19- 1302377 則形成一電子電洞對且正電荷累積於鄰近p井12〇及1^井l3〇 勺破置隔離層110上。當正電荷累積於裝置隔離層^丨❹上 時’負電荷累積於鄰近裝置隔離層11〇之？井12〇及1^井13〇 的表面上。因此，反轉層122形成於p井12〇中且累積正電 射的累積層132形成於N井130中。由於p井120及N井130具 有低換雜濃度’所以可容易地形成反轉層122及累積層 132。因此，經由反轉層ι22隔離電流1§〇1可形成於nm〇s 南電壓驅動電晶體200之汲極區230與PM〇s高電壓驅動電 晶體300之N井之間。結果，在NM〇s高電壓驅動電晶體 200與PMOS高電壓驅動電晶體300之間的隔離受到降級。 另一方面，由於在圖4B中照射的VUV射線由第一VUV阻 播層440吸收，所以正電荷不累積於使nm〇S高電壓驅動電 晶體200與PMOS高電壓驅動電晶體300電隔離的裝置隔離 層110上。結果，並不產生隔離電流Is〇1。 儘管在圖3及圖4中僅描述在照射VUV射線且因此正電荷 累積於閘極絕緣層210及裝置隔離層11〇上之情形，但對於 熟習此項技術者而言很明顯負電荷亦可由施加至半導體基 板的基板偏壓電壓累積。因此，當累積負電荷時，亦很明 顯可以類似方式產生排出電流Idoff及隔離電流Isol。 圖5 A及圖6B為說明根據本發明之第一實施例之半導體 積體電路裝置之效果的視圖，在該等圖中之每一者中，圖 5A及圖6A展示不存在第一 VUV阻擋層440的半導體積體電 路，圖5B及圖6B展示具有一 VUV阻擋層440的半導體積體 電路。 111012.doc •20- 1302377 參看圖5A及圖5B，在圖5A之半導體積體電路^，擴散 來自複數個金屬間介電層（見圖2之45()及夠的外部離子或 水分且因此負電荷可累積於PM〇s高電塵驅動電晶體彻之 閘極絕緣層310上。-旦負電荷累積於閘極絕緣層川上， 則亦累積負電荷’藉此形成一反轉層134。特定言之，因 為PMOS高錢驅動電晶體则之_13()具有低摻雜濃度， 所以可容易地形成反轉層134。因此，可產生排出電流 Idoff而不需要大於臨限電壓的電塵施加至閘極電極32〇。 另一方面，由於在圖5B中外部離子或水分由第一 vuv阻 擋層440 (其由氮化物形成)吸收，所以負電荷不累積於 PM0S高電壓驅動電晶體3〇〇之閘極絕緣層31〇上。 麥看圖6A，擴散來自複數個金屬間介電層（見圖2之45〇 f 48〇)的外部離子或水分且因此貞電荷可累積於使NM0S 回電壓驅動電晶體與PM〇s高電壓驅動電晶體（見圖^之“❹ 及300)電隔離的裝置隔離層11()上。—旦負電荷累積於裝 置隔離層110上’則正電荷累積於鄰近裝置隔離層U0之P 井120及N井130的表面上。因此，反轉層134形成於^^井 130中且累積正電荷的累積層124形成於p井中。因為 NM0S同電壓驅動電晶體之p井12(^pM〇s高電壓驅動電 曰曰體之N井130具有低摻雜濃度，所以可容易地形成反轉層 及累積層124。因此’經由反轉層Η*隔離電流js〇i可形 成MPM〇S高電壓驅動電晶體300之汲極區340與NM0S高 電壓驅動電晶體2〇〇之p井12〇之間。結果，在nm〇s高電壓 驅動電晶體200與PM〇s高電壓驅動電晶體3〇〇之間的隔離 111012.doc -21 - 1302377 受到降級。 另方面，在圖6B中，由於外部離子或水分由第一vuv 阻擋層440(其由氮化物形成）吸收，所以負電荷不累積於使 NMOS回電壓驅動電晶體2〇〇與pM〇s高電壓驅動電晶體 3〇〇電隔離的裝置隔離層11()上。結果，並不產生隔離電流 Isol。 儘官在圖5及圖6中僅描述負電荷累積於閘極絕緣層3 i 〇 φ 及裝置隔離層U〇上之情形，但對於熟習此項技術者而言 很明顯正電荷亦可由施加至半導體基板的基板偏壓電壓累 積。因此，當累積正電荷時，亦很明顯可以類似方式產生 排出電流Idoff及隔離電流Is〇1。 圖7為根據本發明之第二實施例之半導體積體電路裝置 的橫截面圖。用於描述圖2中所示之實施例每一者具有相 同功能的組件分別由相同參考數字識別，且將省略其重複 描述。 # 參看圖7，根據本發明之第二實施例的半導體積體電路2 不同於根據本發明之第一實施例的半導體積體電路1，因 為：阻擔照射至半導體基板100之VUV射線的第二VUV阻 播層475進一步形成於第二互連線47〇及第二金屬間介電層 480之整個表面上。第二νυν阻擋層475阻擋照射至半導體 基板100的VUV射線、外部離子及水分。第一 νυν阻擋層 440由能帶隙小於氧化矽（si〇x)之材料形成，舉例而言，第 一 VUVm擋層440可為（但不限於）siN層或SiON層。 由於第一 VUV阻擋層440及第二VUV阻擋層475形成於根 111012.doc -22- 1302377 據本發明之第二實施例的半導體積體電路裝置2中，所以 半導體積體電路裝置2可在阻播VXJV射線及吸收外部離子 及水分方面優於根據本發明之第一實施例的半導體積體電 路裝置1。 在一實施例中，一 VUV阻擋層可僅形成於第二互連線 470及第二金屬間介電層480之整個表面上。然而，歸因於 在製造第一金屬間介電層450過程期間照射的νυν射線， 或歸因於包括於第一金屬間介電層45〇中的外部離子及水 分，可產生損壞。 圖8為根據本發明之第三實施例之半導體積體電路裝置 的橫截面圖 參看圖8，根據本發明之第三實施例的半導體積體電路3 不同於根據本發明之第一實施例的半導體積體電路丨，因 為：第一氧化物層435進一步包括於第一互連線43〇及層間 介電層410之整個表面與第一 νυν阻擋層44〇之間。第一氧 化物層435用作第一互連線430及層間介電層41〇之整個表 面與第一 VUV阻擋層44〇之間的緩衝。 在一實施例中，第二氧化物層及第二νυν阻擋層可相繼 形成於第一金屬間介電層及第二互連線的整個表面上。 圖9Α至圖9F為說明根據本發明製造半導體積體電路裝置 之方法的橫截面圖。 “參看圖9Α，提供半導體基板1〇〇。裝置隔離層形成於 半導體基板1GG上以界^ _作用區。顺〇8高電壓驅動電晶 體200及PMOS高電壓驅動電晶體则形成於該作用區上。 111012.doc -23 · 1302377 接著’層間介電層410形成於NMOS高電壓驅動電晶體 200、PMOS高電壓驅動電晶體3〇〇及半導體基板1〇〇上。層 間w電層410可由一低k材料形成。在本發明之該實施例 中’相繼形成PEOX層411、BPSG層412及PETEOS層413。 接著’藉由在層間介電層410上執行典型的蝕刻製程， 形成用以曝露NMOS高電壓驅動電晶體2〇〇之源極/汲極區 23 0及240及PMOS高電壓驅動電晶體3〇〇之源極/沒極區330 及340的接觸孔421。 參看圖9B，第一障壁層沿接觸孔421之側部及底部及層 間介電層410之頂部的輪廓而保形形成。該第一障壁層可 藉由使用化學氣相沉積（CVD)或濺鍍由Ti、TiN、Ti/TiN、 Ta、TaN、Ta/TaN 或 Ta/TiN形成。 接者’精由/儿積一導電材料（諸如Cu、Ti或W) —金屬層 形成於第一障壁層440上以充分地填充接觸孔421。此處， 因為Cu很可能擴散至層間介電層41 〇，所以較佳使用cvd 或濺鍍來沉積Ti或W。 接著，藉由使用化學機械研磨（CMP)來研磨金屬層及第 一障壁層440直至曝露層間介電層41〇之表面，藉此形成填 充接觸孔421的接觸物4 2 3。此時’第一障壁層仍留在接觸 物423之側壁及底部處作為第一障壁層圖案422。 參看圖9C，第一互連線導電層沉積於層間介電層41〇上 且接著被圖案化，藉此形成第一互連線430。此處，銘用 作第一互連線導電層且使用CVD或濺鍍對其沉積。 儘管未圖示，當第一互連線430為鋁互連線時，在第一 H1012.doc -24· 1302377 互連線430與接觸物423之間可進一步由Ti/TiN形成黏著薄 膜以改良第一互連線430與接觸物423之間的黏著力，且可 進一步由Ti、TiN或Ti/TiN形成在第一互連線430上的抗反 射塗層膜以防止鋁在光微影製程期間的漫反射。 參看圖9D，阻擋照射至半導體基板1〇〇的第一 νυν阻擋 層440形成於第一互連線430及層間介電層41〇之整個表面 上。舉例而言，第一 VUV阻擋層440由能帶隙小於氧化矽 (SiOx)之材料形成，諸如氮化物。特定言之，可經由cvd 形成SiN層或SiON層。 參看圖9E，第一金屬間介電層450形成於第一 vxjv阻擋 層440上。在本發明之第一實施例中，相繼沉積]^1：)1>層45ι 及PETE0S層452。此處，HDP層451及PETE0S層452由電 漿沉積形成。電漿沉積具有優勢因為可在低溫下執行沉 積。儘管可在使用電漿時照射vuv射線，但第一 νυν阻播 層440吸收輻射的VUV射線，藉此防止半導體積體電路裝 置1被照射的VUV射線損壞。
參看圖9F，一光阻圖案465形成於第一金屬間介電層45〇 上，藉此形成曝露第一互連線430的第一通道孔461。其 後，經由一使用高溫氧電漿的灰化製程來移除光阻圖案 465。可在使用電漿時照射vuv射線，但第一vuv阻擋層 440吸收VUV射線且因此防止半導體積體電路丨遭受損壞。S 回頭參看圖2, 一第二障壁層沿第一通道孔461之側部及 底部及層間介電層410之頂部的輪廓而保形形成。接著， 藉由在第一障壁層上沉積導電材料（諸如Cu、Ti*w)形成 111012.doc -25- 1302377 一金屬層以充分地填充通道孔461。接著，使用CMp來研 磨金屬層及第二障壁層直至曝露第一金屬間介電層45〇之 表面，藉此形成填充第一通道孔461的第一通道463。 第二互連線470形成於第一金屬間介電層45〇上。形成第 二金屬間介電層480、第二通道孔491、第三障壁層圖案 492及第二通道493。
第二互連線495形成於第二金屬間介電層48〇上且保護半 導體積體裝置1的鈍化層496形成於第三互連線495上。 儘管已描述根據本發明之一實施例製造半導體積體電路 裝置的方法，但根據本發明之其他實施例製造半導體積體 電路裝置的方法可容易地由熟習此項技術者在技術上想像 得到。因此，將不再進行解釋。 下文描述的實驗性實例係出於說明之目的且其他實例及 應用可容易地由普通熟習此項技術者想像得到。 <實驗性實例> 參看圖10，在形成四十二個NM0S高電壓驅動電晶體及 四十二個PMOS高電壓驅動電晶體（每一電晶體具有25 見度及4 μιη長度）後，在十一個NM〇s高電壓驅動電晶體 N1至Nil及十一個PMOS高電壓驅動電晶體扪至卩丨丨中之每 一者中，具有260 A厚度的Si〇N層形成於第一互連線上， 在二十五個NMOS高電壓驅動電晶體N12至N36及二十五個 PMOS高電壓驅動電晶體Pl2至p36中之每一者中，具有6〇〇 A厚度的Si〇N層形成於第—互連線上，且在六個丽⑽高 電壓驅動電晶體N37至N42及六個pM〇s高電壓驅動電晶體 H1012.doc -26- 1302377 P3 7及P42中之每一者中，SiON層不形成於第一互連線 接著，量測四十二個NM0S高電壓驅動電晶體及四十二 個PMOS尚電壓驅動電晶體中之每一者的排出電流Id〇ff且 結果展示於圖10中。 參看圖10，X軸指示電晶體之數量且y軸指示排出電流 Idoff。在該實驗性實例中，負電荷累積於閘極絕緣層上。 因此’ NM0S咼電壓驅動電晶體N1至N42之排出電流Idoff 恆定於約0·5 ρΑ/μπι。另一方面，在？]^0!5高電壓驅動電晶 體Ρ1至Ρ42中，SiON層的厚度增加，排出電流Idoff減少。 意即’在不具有SiON層的PM0S高電壓驅動電晶體P37至 P42中’排出電流Idoff約為5 ρΑ/μιη，在具有260 A厚度之 SiON層的PM0S高電壓驅動電晶體pispil中，排出電流
Idoff約為50 ρΑ/μηι，且在具有600 A之SiON層的PMOS高 電壓驅動電晶體P12至P36中，排出電流Id0ff類似於在 NMOS高電壓驅動電晶體N1至N42中的排出電流Idoff。 如上文所描述，根據本發明之半導體積體電路裝置及其 製造方法提供至少以下優勢。 第一，VUV阻擋層防止VUV射線照射至半導體基板且防 止外部離子或水分穿透半導體基板。 第二’藉由減少洩漏電流（諸如排出電流Id〇ff&隔離電 流Isol)，半導體積體電路的運作特徵可得到改良。 儘官已參看本發明例示性實施例特別展示及描述本發 明’但普通熟習此項技術者將瞭解在不偏離由以下申請專 111012.doc -27- 1302377 利範圍界定之本發明之精神及範疇的情況下，可對其進行 形式及細節上的各種變化。因此，應瞭解上述實施例僅以 描述性意義而提供且將不解釋為對本發明之範疇的任何限 制。 【圖式簡單說明】 圖1為根據本發明之第一實施例之半導體積體電路裝置 的布局； 圖2為沿圖i中線IMI，所截取的橫截面圖； 圖3A至圖6B為說明根據本發明之第一實施例之半導體 積體電路裝置之效果的視圖； 圖7為根據本發明之第二實施例之半導體積體電路裝置 的橫截面圖； 圖8為根據本發明之第三實施例之半導體積體電路裝置 的橫截面圖； 圖9A至圖9F為说明製造根據本發明之半導體積體電路裝 置之方法的橫截面圖；及 圖展示在製造一 NMOS高電壓驅動電晶體及一 pM〇s 電晶體且一 Si0N層形成於NM〇s高電壓驅動電晶體及 PMOS電晶體中之每一者的第一互連線上後，排出電流量 測的結果。 【主要元件符號說明】 1 半導體積體電路裝置 2 半導體積體電路裝置 3 半導體積體電路 111012.doc •28- 1302377 100 半導體基板 110 裝置隔離層 120 p井 122 反轉層 124 累積層 130 N井 132 累積層 134 反轉層 200 NMOS高電壓驅動電晶體 210 閘極絕緣層 220 閘極電極 230 源極區 232 輕微摻雜區 234 重摻雜區 240 >及極區 242 輕微摻雜區 244 重摻雜區 300 PMOS高電壓.驅動電晶體 310 閘極絕緣層 320 閘極電極 330 源極區 340 >及極區 400 上部水平層結構 410 層間介電層 111012.doc -29- 1302377
411 PEOX 層 412 BPSG 層 413 PETEOS層 421 接觸孔 422 第一障壁層圖案 423 接觸物 430 第一互連線 435 第一氧化物層 440 第一 VUV阻擋層 450 第一金屬間介電層 451 HDP層 452 PETEOS層 461 第一通道孔 462 第二障壁圖案 463 第一通道 465 光阻圖案 470 第二互連線 475 第二νυν阻擋層 480 第二金屬間介電層 491 第二通道孔 492 第三障壁層圖案 493 第二通道 495 第三互連線 496 鈍化層 111012.doc •30-

Claims (1)

1302377 十、申請專利範圍·· ι· 一種半導體積體電路，其包含： 半導體基板’其包括一第一摻雜劑； 一第一導電層圖案，其形成於該半導體基板上； 一層間介電層，其形成於該第一導電層圖案上； 一第二導電層圖案，其形成於該層間介電層上；及 一第一真空紫外光（νυν)阻擋層，其形成於該第二導 電層圖案及該層間介電層上以阻擋一照射至該半導體基 板之VUV射線。 i 2·如請求項1之半導體積體電路，進一步包含一在該第一 VUV阻擋層下方的第一氧化物層。 3·如請求項丨之半導體積體電路，其中該第一 vuv阻擋層 係由一能帶隙小於氧化石夕之材料形成。 4·如明求項3之半導體積體電路，其中該第一 vuv阻擋層 包含氮化物。 5·如請求項4之半導體積體電路，其中該第—vuv阻擋層 為一 SiN層或一 SiON層。 6·如請求項1之半導體積體電路，其中該第一導電層圖案 為一高電壓驅動電晶體之一閘極電極。 Ί·如請求項6之半導體積體電路，其中該高電壓驅動電晶 體包括源極/汲極區，該等源極/汲極區包含一包括一第 二摻雜劑的輕微摻雜區及一高摻雜區，該輕微摻雜區配 置於該閘極電極處，形成於該半導體基板中且具有一與 該半導體基板不同之導電類型，該高摻雜區與該閘極電 111012.doc 1302377 極隔開一預定間隔，形成比該輕微摻雜區要淺，且具有 一與該半導體基板不同之導電類型。〃 8. 如請求項7之半導體積體電路，其中該第一 雜〉辰度係在1χ1〇15-1χ1〇17原子/立方公分的一 9. 摻雜劑的摻 範圍内。 10. 如請求項7之半導體積體電路’其中該第二摻雜劑的推 雜浪度係在1χ1〇14-1χ1〇16原子/立方公分的一範圍内。 11. 如請求項1或2之半導體積體電路，進一步包含—經由電 漿沉積形成於該第一 VUV阻擋層上的金屬間介電層。 如請求項10之半導體積體電路，其中該金屬間介a電層包 括相繼形成的一第一介電層及一第二介電層，該第二介 電層比該第二介電層具有更好的填縫特性。 12. 如請求項"之半導體積體電路’進一步包含一形成於該 金屬間介電層上的第三導電層圖案及一形成於該第三導 電層圖案及該金屬間介電層之整個表面上以阻擋照射至 該半導體基板之該νυν射線的第二vuv阻擋層。
13. 如請求項12之半導體積體電路，進一步包含一在該第二 νυν阻擋層下方的第二氧化物層。 14. 士吻求項12之半導體積體電路，其中該第二νυν阻擋層 係由一能帶隙小於氧化矽之材料形成。 15. —種用於製造一半導體積體電路之方法，其包含： 在一包括一第一摻雜劑的半導體基板上形成一第一導 電層圖案； 在該第一導電層圖案上形成一層間介電層； 在該層間介電層上形成一第二導電層圖案；及 111012.doc 1302377 介電層之整個表面上形 層以阻擋一照射至該半 在該第二導電層圖案及該層間 成一第一真空紫外光（νυν)阻擋 導體基板之νυν射線。 16. 如請求項丨5之製造一半導體積體電 甩崎乏方法，進一步包 含在該第-νυν阻擋層下方形成—第一氧化物層。 17. 如請求項15之製造一半導體積體電路之方法，其中該第 一VUV阻擋層係由一能帶隙小於氧化矽之材料形成^
18. 如請求項17之製造一半導體積體電路之方法，其中該第 一 VUV阻擋層包含氮化物。 AM 19.如請求項17之製造一半導體積體電路之方法其中該第 一 VUV阻擋層為一 SiN層或一以(^層。 八 Μ 20·如請求項15之製造一半導體積體電路之方法，其中該第 一導電層圖案為一高電壓驅動電晶體之一閘極電極。 21·如請求項20之製造一半導體積體電路之方法，其中該高 電壓驅動電晶體包括源極/汲極區，該等源極/汲極區包 含一包括一第二摻雜劑的輕微摻雜區及一高摻雜區，該 輕微摻雜區配置於該閘極電極處，形成於該半導體基板 中且具有一與該半導體基板不同之導電類型且該高摻雜 區與該閘極電極隔開一預定間隔，形成比該輕微摻雜區 要淺’且具有一與該半導體基板不同之導電類型。 22.如請求項21之製造一半導體積體電路之方法，其中該第 一接雜劑的摻雜濃度係在1χ1〇ΐ5_1χ1〇ΐ7原子/立方公分的 一範圍内。 23·如請求項21之製造一半導體積體電路之方法，其中該第 111012.doc 1302377 二摻雜劑的摻雜濃度係在lxl0〗4_lxl0i6原子/立方公分的 一範圍内。 24.如請求項15之製造一半導體積體電路之方法，進一步包 含經由電漿沉積在該第一 VUV阻擋層上形成一金屬間介 電層。 25·如請求項24之製造一半導體積體電路之方法，其中該金 屬間介電層的該形成包括相繼形成一第一介電層及一第 • 一介電層，該第一介電層比該第二介電層具有更好的填 縫特性。 26.如請求項25之製造一半導體積體電路之方法，進一步包 含在形成該金屬間介電層後，在該金屬間介電層上形成 -第三導電案及在該第三導電層職及該金屬間介 電層之表面上形成一第二VUV阻擋層以阻擋照射至該半 導體基板之該νυν射線。 27·如請求項26之製造一半導體積體電路之方法，進一 +包 • 含在形成該第二νυν阻擋層前，在該第三♦電層圖= 該金屬間介電層之該表面上形成一第二氧化物層。 28.如請求項26之製造一半導體積體電路之方法，其中1第 一 νυν阻擋層係由一能帶隙小於氧化矽之材料形成。/ 111012.doc -4-
TW095120308A 2005-06-08 2006-06-08 Semiconductor integrated circuit device and method for fabricating the same TWI302377B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050049016A KR100703971B1 (ko) 2005-06-08 2005-06-08 반도체 집적 회로 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW200721451A TW200721451A (en) 2007-06-01
TWI302377B true TWI302377B (en) 2008-10-21

Family

ID=37510211

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095120308A TWI302377B (en) 2005-06-08 2006-06-08 Semiconductor integrated circuit device and method for fabricating the same

Country Status (6)

Country Link
US (3) US7304387B2 (zh)
JP (2) JP2006344956A (zh)
KR (1) KR100703971B1 (zh)
CN (1) CN1877834B (zh)
DE (1) DE102006024654A1 (zh)
TW (1) TWI302377B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688023B1 (ko) * 2005-12-28 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
KR100878402B1 (ko) * 2007-07-25 2009-01-13 삼성전기주식회사 다층 배선을 구비한 반도체 장치 및 그 형성 방법
KR100922560B1 (ko) * 2007-09-28 2009-10-21 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
CN101989574B (zh) * 2009-08-06 2012-10-31 中芯国际集成电路制造(上海)有限公司 应变记忆作用的半导体器件制造方法
CN102376754A (zh) * 2010-08-19 2012-03-14 中芯国际集成电路制造(上海)有限公司 半导体器件结构及制作该半导体器件结构的方法
US20120261767A1 (en) * 2011-04-14 2012-10-18 Intersil Americas Inc. Method and structure for reducing gate leakage current and positive bias temperature instability drift
CN103021999B (zh) * 2011-09-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US8785997B2 (en) * 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
JP2014165191A (ja) * 2013-02-21 2014-09-08 Seiko Instruments Inc 紫外線消去型の不揮発性半導体装置
CN104425542B (zh) * 2013-08-26 2017-08-04 昆山工研院新型平板显示技术中心有限公司 一种有机发光显示装置及其制备方法
US20160289528A1 (en) * 2014-02-26 2016-10-06 Halliburton Energy Services, Inc. Protein-based fibrous bridging material and process and system for treating a wellbore
CN105374740B (zh) * 2014-08-29 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
JP2016162848A (ja) * 2015-02-27 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102258112B1 (ko) * 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
CN110021559B (zh) * 2018-01-09 2021-08-24 联华电子股份有限公司 半导体元件及其制作方法
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292477A (ja) * 1985-10-18 1987-04-27 Nec Corp 半導体記憶装置の製造方法
JPS6325931A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPH02292865A (ja) * 1989-05-02 1990-12-04 Hitachi Ltd 半導体集積回路装置
JPH04273168A (ja) * 1991-02-27 1992-09-29 Ricoh Co Ltd 不揮発性半導体メモリ装置
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
KR100308497B1 (ko) 1994-12-30 2001-12-15 박종섭 다층배선형성방법
JP3772916B2 (ja) * 1996-03-07 2006-05-10 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH1098162A (ja) 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP3612913B2 (ja) * 1996-12-29 2005-01-26 ソニー株式会社 半導体装置の製造方法
JP3610745B2 (ja) * 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
JPH10173046A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造方法
JP3001454B2 (ja) * 1997-04-23 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置
JPH10335458A (ja) * 1997-05-30 1998-12-18 Nec Corp 半導体装置及びその製造方法
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
GB2358285A (en) * 1999-08-30 2001-07-18 Lucent Technologies Inc Interlevel dielectrics
JP4031158B2 (ja) 1999-09-27 2008-01-09 株式会社東芝 半導体装置
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell
JP4493779B2 (ja) * 2000-01-31 2010-06-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2001230186A (ja) 2000-02-17 2001-08-24 Hitachi Ltd 半導体集積回路装置の製造方法
KR100342359B1 (ko) 2000-04-03 2002-07-04 문학용 화물적재용 리프터
KR20020002570A (ko) * 2000-06-30 2002-01-10 박종섭 반응성 이온식각에 의한 강유전체 캐패시터 특성 저하를방지할 수 있는 강유전체 메모리 소자 제조 방법
JP2002353307A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
JP3726760B2 (ja) 2002-02-20 2005-12-14 セイコーエプソン株式会社 半導体装置の製造方法
JP3640186B2 (ja) 2002-03-06 2005-04-20 セイコーエプソン株式会社 半導体装置の製造方法
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6774432B1 (en) 2003-02-05 2004-08-10 Advanced Micro Devices, Inc. UV-blocking layer for reducing UV-induced charging of SONOS dual-bit flash memory devices in BEOL
US6924241B2 (en) * 2003-02-24 2005-08-02 Promos Technologies, Inc. Method of making a silicon nitride film that is transmissive to ultraviolet light
JP3833189B2 (ja) 2003-05-27 2006-10-11 株式会社リコー 半導体装置及びその製造方法
JP4545401B2 (ja) * 2003-07-22 2010-09-15 パナソニック株式会社 半導体装置の製造方法
US7045414B2 (en) * 2003-11-26 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high voltage transistor
TWI225287B (en) * 2003-12-23 2004-12-11 Macronix Int Co Ltd Method for fabricating a non-volatile memory and metal interconnects process
JP4813778B2 (ja) * 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置

Also Published As

Publication number Publication date
DE102006024654A1 (de) 2007-02-01
KR20060127687A (ko) 2006-12-13
CN1877834A (zh) 2006-12-13
JP2013145901A (ja) 2013-07-25
US20080057689A1 (en) 2008-03-06
US7304387B2 (en) 2007-12-04
CN1877834B (zh) 2010-09-29
US20060278949A1 (en) 2006-12-14
US8058185B2 (en) 2011-11-15
JP2006344956A (ja) 2006-12-21
US20120032269A1 (en) 2012-02-09
TW200721451A (en) 2007-06-01
KR100703971B1 (ko) 2007-04-06

Similar Documents

Publication Publication Date Title
TWI302377B (en) Semiconductor integrated circuit device and method for fabricating the same
US11670711B2 (en) Metal gate electrode of a semiconductor device
TWI249843B (en) Semiconductor device and its manufacturing method, and electronic apparatus
US11393726B2 (en) Metal gate structure of a CMOS semiconductor device and method of forming the same
US9105692B2 (en) Method of fabricating an interconnection structure in a CMOS comprising a step of forming a dummy electrode
KR101618511B1 (ko) 고-ｋ 금속 게이트 디바이스를 위한 자가-정렬된 절연막
US6946352B2 (en) CMOS image sensor device and method
US8669601B2 (en) Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US9419100B2 (en) Method for fabricating a metal gate electrode
JP2010056515A (ja) 固体撮像装置、その製造方法および撮像装置
TW201013850A (en) Method for forming metal gates in a gate last process
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
US10686030B2 (en) Resistor structure
JP2004152929A (ja) 半導体装置及びその製造方法
US10062695B2 (en) Semiconductor device and manufacturing method thereof
JP2010212589A (ja) 半導体装置の製造方法
US20060284219A1 (en) Semiconductor integrated circuit device method of fabricating the same
JP2002334927A (ja) 半導体装置の製造方法
JP5875368B2 (ja) 半導体装置の製造方法
KR20100078046A (ko) 반도체 트랜지스터 제조 방법