JP2016162848A - 半導体装置の製造方法 - Google Patents

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利和 塙
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成してから、その絶縁膜ＩＬ８ａの表面の親水性を向上させる処理を行い、その後、絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成する。層間絶縁膜ＩＬ８は、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとを含む積層絶縁膜からなる。これにより、層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。【選択図】図２２

Description

本発明は、半導体装置の製造方法に関し、例えば、層間絶縁膜を有する半導体装置の製造方法に好適に利用できるものである。
半導体基板の主面にＭＩＳＦＥＴなどの半導体素子を形成してから、半導体基板の主面上に、複数の層間絶縁膜と複数の配線層とからなる多層配線構造を形成することで、半導体装置が製造される。
特開平９−２４１５１８号公報（特許文献１）には、スピンコート法により絶縁膜を成膜する技術が記載されている。
特開平９−１６１３３０号公報（特許文献２）には、スプレー法により保護コート材料を塗布し、超音波振動により塗布表面を平坦化する技術が記載されている。
特開平８−３３０３０６号公報（特許文献３）には、ＳＯＧ膜の上面をＣＭＰ処理して平坦化する技術が記載されている。
特開平９−２４１５１８号公報 特開平９−１６１３３０号公報 特開平８−３３０３０６号公報
層間絶縁膜を有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、できるだけ製造コストを低減させることが望まれる。若しくは、信頼性を向上させ、かつ、製造コストを低減させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、半導体基板上に形成された第１層間絶縁膜を有する半導体装置の製造方法である。第１層間絶縁膜を形成する工程は、（ａ）前記第１層間絶縁膜用の第１絶縁膜をスピンコート法により形成する工程、（ｂ）前記第１絶縁膜の表面の親水性を向上させる第１処理を行う工程、（ｃ）前記（ｂ）工程後に、前記第１絶縁膜上に前記第１層間絶縁膜用の第２絶縁膜をスピンコート法により形成する工程、を有している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
または、半導体装置の製造コストを低減させることができる。
若しくは、半導体装置の信頼性を向上させ、かつ、半導体装置の製造コストを低減させることができる。
一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 第３検討例の半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１５は、本実施の形態の半導体装置の製造工程中の要部断面図である。
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
次に、半導体基板ＳＢの主面に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子を形成する。以下に、ＭＩＳＦＥＴの形成工程について簡単に説明する。
まず、図１に示されるように、半導体基板ＳＢに素子分離領域ＳＴを形成する。素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local oxidation of silicon）法などを用いて形成することができる。
それから、図２に示されるように、半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷを、それぞれイオン注入法などを用いて形成する。それから、ｐ型ウエルＰＷ上に、ゲート絶縁膜ＧＦを介してｎチャネル型のＭＩＳＦＥＴ１０用のゲート電極ＧＥ１を形成し、ｎ型ウエルＮＷ上に、ゲート絶縁膜ＧＦを介してｐチャネル型のＭＩＳＦＥＴ１１用のゲート電極ＧＥ２を形成する。例えば、半導体基板ＳＢの主面にゲート絶縁膜ＧＦ用の絶縁膜（例えば酸化シリコン膜）とゲート電極ＧＥ１，ＧＥ２用の導電膜（例えばドープトポリシリコン膜）とを順に形成してから、その導電膜をパターニングすることで、ゲート電極ＧＥ１，ＧＥ２およびゲート絶縁膜ＧＦを形成することができる。
それから、図３に示されるように、ゲート電極ＧＥ１をマスクとして用いてｐ型ウエルＰＷにｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥ１の両側にｎ−型半導体領域ＥＸ１を形成する。また、ゲート電極ＧＥ２をマスクとして用いてｎ型ウエルＮＷにｐ型不純物をイオン注入することにより、ｎ型ウエルＮＷにおいて、ゲート電極ＧＥ２の両側にｐ−型半導体領域ＥＸ２を形成する。
それから、ゲート電極ＧＥ１，ＧＥ２を覆うようにサイドウォールスペーサＳＷ形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチングすることにより、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールスペーサ（側壁絶縁膜）ＳＷを形成する。
それから、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスクとして用いてｐ型ウエルＰＷにｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷからなる構造体の両側に、ｎ−型半導体領域ＥＸ１よりも高不純物濃度のｎ＋型半導体領域ＳＤ１を形成する。また、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスクとして用いてｎ型ウエルＮＷにｐ型不純物をイオン注入することにより、ｎ型ウエルＮＷにおいて、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷからなる構造体の両側に、ｐ−型半導体領域ＥＸ２よりも高不純物濃度のｐ＋型半導体領域ＳＤ２を形成する。ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１により、ｎチャネル型のＭＩＳＦＥＴ１０のＬＤＤ構造を有するソース・ドレイン領域が形成され、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２により、ｐチャネル型のＭＩＳＦＥＴ１１のＬＤＤ構造を有するソース・ドレイン領域が形成される。その後、これまでに導入した不純物を活性化させるための熱処理である活性化アニールを行う。また、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面（表層部分）に、サリサイド（Salicide：Self Aligned Silicide）技術などにより、それぞれ金属シリサイド層（図示せず）を形成することもできる。
このようにして、図３に示されるように、半導体基板ＳＢに、ｎチャネル型のＭＩＳＦＥＴ１０およびｐチャネル型のＭＩＳＦＥＴ１１を形成することができる。なお、半導体基板ＳＢに形成する半導体素子は、ｎチャネル型のＭＩＳＦＥＴ１０およびｐチャネル型のＭＩＳＦＥＴ１１に限定されず、種々の半導体素子を半導体基板ＳＢに形成することができる。例えば、半導体基板ＳＢの主面に、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどを形成することもできる。
次に、半導体基板ＳＢ上に、複数の層間絶縁膜（ＩＬ１〜ＩＬ５）と複数の配線層（Ｍ１〜Ｍ５）とからなる多層配線構造を形成する。以下、具体的に説明する。
まず、図４に示されるように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、半導体基板ＳＢに形成した素子（ここではＭＩＳＦＥＴ１０，１１）を覆うように形成される。ここでは、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜ＩＬ１が形成される。
次に、図５に示されるように、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１に、ビア部Ｖ１を埋め込むためのコンタクトホール（貫通孔、孔、スルーホール）を形成する。このコンタクトホールは、層間絶縁膜ＩＬ１を貫通するように形成される。それから、このコンタクトホール内に導電膜を埋め込むことにより、コンタクトホール内にビア部（プラグ）Ｖ１を形成する。ビア部Ｖ１は、導電性のプラグとみなすこともできる。
ビア部Ｖ１を形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、ビア部Ｖ１が形成される。図５では、図面の簡略化のために、ビア部Ｖ１は、主導体膜とバリア導体膜を一体化して示してある。
次に、図６に示されるように、ビア部Ｖ１が埋め込まれた層間絶縁膜ＩＬ１上に、最下層の配線層である第１配線層の配線Ｍ１を形成する。配線Ｍ１を形成するには、まず、ビア部Ｖ１が埋め込まれた層間絶縁膜ＩＬ１上に、第１配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。第１配線層用の導電膜に用いるバリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を例示できるが、これは、後で形成する第２〜第５配線層用の各導電膜におけるバリア導体膜についても適用できる。また、第１配線層用の導電膜に用いるアルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができるが、これは、後で形成する第２〜第５配線層用の各導電膜におけるアルミニウム膜についても適用できる。それから、この第１配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成することができる。配線Ｍ１は、好ましくはアルミニウム配線である。ビア部Ｖ１は、その上面が配線Ｍ１に接することで、配線Ｍ１と電気的に接続される。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、層間絶縁膜ＩＬ２を形成する。
次に、図８に示されるように、層間絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ２に、ビア部Ｖ２を埋め込むためのスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、スルーホール内にビア部Ｖ２を形成する。ビア部Ｖ２は、導電性のプラグとみなすこともできる。
ビア部Ｖ２は、ビア部Ｖ１と同様の手法により形成することができる。また、ビア部Ｖ２は、ビア部Ｖ１と、使用する導電膜の材料を同じにすることもできるが、異ならせることもできる。例えば、ビア部Ｖ１は、タングステン膜を主体とし、ビア部Ｖ２は、アルミニウム膜を主体とすることもできる。
次に、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層の配線Ｍ２を形成する。配線Ｍ２を形成するには、まず、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第２配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２を形成することができる。配線Ｍ２は、好ましくはアルミニウム配線である。ビア部Ｖ２は、その下面が配線Ｍ１に接することで配線Ｍ１と電気的に接続され、その上面が配線Ｍ２に接することで配線Ｍ２と電気的に接続される。すなわち、ビア部Ｖ２は、配線Ｍ１と配線Ｍ２とを電気的に接続している。
また、ここでは、ビア部Ｖ２と配線Ｍ２とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ２と配線Ｍ２とを同工程で形成することもでき、この場合、ビア部Ｖ２は配線Ｍ２と一体的に形成される。この場合、層間絶縁膜ＩＬ２にビア部Ｖ２用のスルーホールを形成した後、このスルーホールを埋めるように層間絶縁膜ＩＬ２上に第２配線層用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２を形成する。これにより、配線Ｍ２が形成されるとともに、配線Ｍ２と一体的に形成されたビア部Ｖ２も、形成されることになる。
次に、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、層間絶縁膜ＩＬ３を形成する。
次に、図１０に示されるように、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ３をドライエッチングすることにより、層間絶縁膜ＩＬ３に、ビア部Ｖ３を埋め込むためのスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、スルーホール内にビア部Ｖ３を形成する。ビア部Ｖ３は、ビア部Ｖ２と同様の導電材料により同様の手法で形成することができる。ビア部Ｖ３は、導電性のプラグとみなすこともできる。
次に、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層の配線Ｍ３を形成する。配線Ｍ３を形成するには、まず、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第３配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３を形成することができる。配線Ｍ３は、好ましくはアルミニウム配線である。ビア部Ｖ３は、その下面が配線Ｍ２に接することで配線Ｍ２と電気的に接続され、その上面が配線Ｍ３に接することで配線Ｍ３と電気的に接続される。すなわち、ビア部Ｖ３は、配線Ｍ２と配線Ｍ３とを電気的に接続している。
また、ここでは、ビア部Ｖ３と配線Ｍ３とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ３と配線Ｍ３とを同工程で形成することもでき、この場合、ビア部Ｖ３は配線Ｍ３と一体的に形成される。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ３上に、配線Ｍ３を覆うように、層間絶縁膜ＩＬ４を形成する。
次に、図１２に示されるように、層間絶縁膜ＩＬ４上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ４をドライエッチングすることにより、層間絶縁膜ＩＬ４に、ビア部Ｖ４を埋め込むためのスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、スルーホール内にビア部Ｖ４を形成する。ビア部Ｖ４は、ビア部Ｖ３と同様の導電材料により同様の手法で形成することができる。ビア部Ｖ４は、導電性のプラグとみなすこともできる。
次に、ビア部Ｖ４が埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層の配線Ｍ４を形成する。配線Ｍ４を形成するには、まず、ビア部Ｖ４が埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第４配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ４を形成することができる。配線Ｍ４は、好ましくはアルミニウム配線である。ビア部Ｖ４は、その下面が配線Ｍ３に接することで配線Ｍ３と電気的に接続され、その上面が配線Ｍ４に接することで配線Ｍ４と電気的に接続される。すなわち、ビア部Ｖ４は、配線Ｍ３と配線Ｍ４とを電気的に接続している。
また、ここでは、ビア部Ｖ４と配線Ｍ４とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ４と配線Ｍ４とを同工程で形成することもでき、この場合、ビア部Ｖ４は配線Ｍ４と一体的に形成される。
次に、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ４上に、配線Ｍ４を覆うように、層間絶縁膜ＩＬ５を形成する。
次に、図１４に示されるように、層間絶縁膜ＩＬ５上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ５をドライエッチングすることにより、層間絶縁膜ＩＬ５に、ビア部Ｖ５を埋め込むためのスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、スルーホール内にビア部Ｖ５を形成する。ビア部Ｖ５は、ビア部Ｖ４と同様の導電材料により同様の手法で形成することができる。ビア部Ｖ５は、導電性のプラグとみなすこともできる。
次に、ビア部Ｖ５が埋め込まれた層間絶縁膜ＩＬ５上に、第５配線層の配線Ｍ５とパッドＰＤを形成する。配線Ｍ５およびパッドＰＤを形成するには、まず、ビア部Ｖ５が埋め込まれた層間絶縁膜ＩＬ５上に、第５配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、この第５配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ５とパッドＰＤとを形成することができる。配線Ｍ５は、好ましくはアルミニウム配線であり、パッドＰＤは、好ましくはアルミニウムパッドである。ビア部Ｖ５は、その下面が配線Ｍ４に接することで配線Ｍ４と電気的に接続され、その上面が配線Ｍ５またはパッドＰＤに接することで配線Ｍ５またはパッドＰＤと電気的に接続される。すなわち、ビア部Ｖ５は、配線Ｍ４と配線Ｍ５とを電気的に接続するか、あるいは配線Ｍ４とパッドＰＤとを電気的に接続している。パッドＰＤの平面形状は、例えば、配線Ｍ５の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。
また、ここでは、ビア部Ｖ５と配線Ｍ５とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ５と配線Ｍ５とを同工程で形成することもでき、この場合、ビア部Ｖ５は配線Ｍ５またはパッドＰＤと一体的に形成される。この場合、層間絶縁膜ＩＬ５にスルーホールを形成した後、スルーホールを埋めるように層間絶縁膜ＩＬ５上に第５配線層用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ５とパッドＰＤとを形成する。これにより、配線Ｍ５とパッドＰＤとが形成されるとともに、配線Ｍ５またはパッドＰＤと一体的に形成されたビア部Ｖ５も、形成されることになる。
また、ここでは、パッドＰＤと同層に配線Ｍ５も形成される場合について説明した。他の形態として、パッドＰＤと同層には配線が形成されない場合もあり得る。
次に、図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ５上に、配線Ｍ５とパッドＰＤとを覆うように、絶縁膜（保護膜、保護絶縁膜）ＰＡを形成する。
絶縁膜ＰＡとしては、単層の絶縁膜、または複数の絶縁膜を積層した積層絶縁膜を用いることができる。例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜（例えば酸化シリコン膜と該酸化シリコン膜上の窒化シリコン膜との積層膜）を、絶縁膜ＰＡとして用いることができる。また、絶縁膜ＰＡとして、ポリイミド樹脂などのような樹脂膜（有機系絶縁膜）を用いることもできる。
次に、絶縁膜ＰＡに開口部ＯＰを形成する。開口部ＯＰは、パッドＰＤ上の絶縁膜ＰＡを選択的に除去することにより形成され、開口部ＯＰは平面視でパッドＰＤに内包されるように形成される。絶縁膜ＰＡの開口部ＯＰからは、パッドＰＤの表面が露出される。開口部ＯＰを形成しても、配線Ｍ５は、絶縁膜ＰＡで覆われている状態が維持されているため、露出されない。
開口部ＯＰは、例えば次のようにして形成することができる。すなわち、絶縁膜ＰＡを成膜した後、絶縁膜ＰＡ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（ドライエッチング）することにより、絶縁膜ＰＡに開口部ＯＰを形成することができる。また、絶縁膜ＰＡが感光性樹脂からなる場合は、その感光性樹脂からなる絶縁膜ＰＡを露光、現像することにより、絶縁膜ＰＡに開口部ＯＰを形成することができる。また、開口部ＯＰから露出するパッドＰＤ上に、更にめっき層を形成することもできる。
その後、ダイシング工程を行うことにより、半導体基板ＳＢを切断（ダイシング）して複数の半導体チップに分割（個片化）する。このようにして、半導体装置を製造することができる。
＜層間絶縁膜形成工程について＞
次に、本実施の形態の層間絶縁膜の形成工程について図１６〜図２７を参照して説明する。図１６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図１７〜図２７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１７〜図２７では、層間絶縁膜ＩＬ７よりも下の構造については、図示を省略している。
配線Ｍ７は、上記配線Ｍ１，Ｍ２，Ｍ３，Ｍ４のいずれかに対応している。すなわち、配線Ｍ７が上記配線Ｍ１である場合は、層間絶縁膜ＩＬ７は、上記層間絶縁膜ＩＬ１に対応し、層間絶縁膜ＩＬ８は、上記層間絶縁膜ＩＬ２に対応し、ビア部Ｖ８は、上記ビア部Ｖ２に対応し、配線Ｍ８は、上記配線Ｍ２に対応する。また、配線Ｍ７が上記配線Ｍ２である場合は、層間絶縁膜ＩＬ７は、上記層間絶縁膜ＩＬ２に対応し、層間絶縁膜ＩＬ８は、上記層間絶縁膜ＩＬ３に対応し、ビア部Ｖ８は、上記ビア部Ｖ３に対応し、配線Ｍ８は、上記配線Ｍ３に対応する。また、配線Ｍ７が上記配線Ｍ３である場合は、層間絶縁膜ＩＬ７は、上記層間絶縁膜ＩＬ３に対応し、層間絶縁膜ＩＬ８は、上記層間絶縁膜ＩＬ４に対応し、ビア部Ｖ８は、上記ビア部Ｖ４に対応し、配線Ｍ８は、上記配線Ｍ４に対応する。また、配線Ｍ７が上記配線Ｍ４である場合は、層間絶縁膜ＩＬ７は、上記層間絶縁膜ＩＬ４に対応し、層間絶縁膜ＩＬ８は、上記層間絶縁膜ＩＬ５に対応し、ビア部Ｖ８は、上記ビア部Ｖ５に対応し、配線Ｍ８は、上記配線Ｍ５または上記パッドＰＤに対応する。
図１７には、層間絶縁膜ＩＬ７上に配線Ｍ７を形成する直前の段階が示されている。層間絶縁膜ＩＬ７には、ビア部（上記ビア部Ｖ１，Ｖ２，Ｖ３，Ｖ４の何れかに対応）が埋め込まれているが、ここでは層間絶縁膜ＩＬ７に埋め込まれたビア部については、図示を省略している。
層間絶縁膜ＩＬ７上に配線Ｍ７を形成する（図１６のステップＳ１）。配線Ｍ７は、具体的には次（図１８および図１９）のようにして形成することができる。
すなわち、図１８に示されるように、層間絶縁膜ＩＬ７上に、配線Ｍ７形成用の導電膜（金属膜）ＣＤ１を形成する。導電膜ＣＤ１は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、導電膜ＣＤ１上に、フォトリソグラフィ技術を用いてフォトレジストパターンＰＲ１を形成する。それから、フォトレジストパターンＰＲ１をエッチングマスクとして用いて導電膜ＣＤ１をエッチング（ドライエッチング）する。これにより、導電膜ＣＤ１がパターニングされ、図１９に示されるように、パターニングされた導電膜ＣＤ１からなる配線Ｍ７が形成される。その後、フォトレジストパターンＰＲ１を除去し、図１９にはこの段階が示されている。このようにして、ステップＳ１で配線Ｍ７を形成することができる。層間絶縁膜ＩＬ７上には、複数の配線Ｍ７が形成される。
なお、ここでは、層間絶縁膜ＩＬ７に埋め込まれたビア部（図示せず）を、配線Ｍ７と別工程で形成している場合について説明したが、層間絶縁膜ＩＬ７に埋め込まれたビア部（図示せず）を、配線Ｍ７と同工程で形成することもでき、その場合は、層間絶縁膜ＩＬ７に埋め込まれたビア部（図示せず）は配線Ｍ７と一体的に形成される。
ステップＳ１で配線Ｍ７を形成した後、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、層間絶縁膜ＩＬ８を形成する。この層間絶縁膜ＩＬ８形成工程は、図１６のステップＳ２（絶縁膜ＩＬ８ａ形成工程）とステップＳ３（酸素プラズマ処理）とステップＳ４（絶縁膜ＩＬ８ｂ形成工程）とを有している。この層間絶縁膜ＩＬ８形成工程について、以下に具体的に説明する。
すなわち、ステップＳ１で配線Ｍ７を形成した後、図２０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、スピンコート法を用いて絶縁膜ＩＬ８ａを形成する（図１６のステップＳ２）。
絶縁膜ＩＬ８ａは、スピンコート法を用いて形成された絶縁膜であり、好ましくは、スピンコート法を用いて形成された酸化シリコン膜である。絶縁膜ＩＬ８ａとして、ＳＯＧ（Spin On Glass：スピンオングラス）膜を好適に用いることができる。
スピンコート法（スピンコート工程）では、薄膜（ここでは絶縁膜ＩＬ８ａ）形成用の材料である薬液を半導体ウエハ（半導体基板ＳＢ）上に供給（滴下）し、半導体ウエハを高速回転させることで半導体ウエハ上に塗布する。その後、ベーク処理（加熱処理）を行うことで、塗布液（塗布膜）中の溶剤を揮発させ、塗布液（塗布膜）を固化または硬化させて薄膜（ここでは絶縁膜ＩＬ８ａ）を形成する。ベーク処理としては、例えば、窒素中または空気中で３００〜５００℃程度の温度で加熱する処理を行うことができる。
次に、図２１に示されるように、絶縁膜ＩＬ８ａの表面に対して、酸素プラズマ処理を施す（図１６のステップＳ３）。
ステップＳ３で行う処理（ここでは酸素プラズマ処理）は、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理である。具体的には、ステップＳ３で行う処理（ここでは酸素プラズマ処理）は、後で行われるステップＳ４で使用される薬液（絶縁膜ＩＬ８ｂ形成用の薬液）の絶縁膜ＩＬ８ａに対する濡れ性（濡れやすさ）を向上させるために行われる処理である。このため、ステップＳ３を行わなかった場合よりも、ステップＳ３を行った場合の方が、後述のステップＳ４において、絶縁膜ＩＬ８ａに対する薬液（絶縁膜ＩＬ８ｂ形成用の薬液）の濡れ性が高くなる。つまり、ステップＳ３を行わなかった場合よりも、ステップＳ３を行った場合の方が、後述のステップＳ４において、絶縁膜ＩＬ８ａに対して薬液（絶縁膜ＩＬ８ｂ形成用の薬液）が濡れやすくなる。
ステップＳ３で、酸素プラズマ処理を行うと、絶縁膜ＩＬ８ａの表面が酸素プラズマにさらされる。酸素プラズマに絶縁膜ＩＬ８ａの表面がさらされると、絶縁膜ＩＬ８ａの表面が改質され、絶縁膜ＩＬ８ａの表面の有機物または炭素が酸素プラズマで除去されるなどして、絶縁膜ＩＬ８ａの表面の親水性が向上し、ステップＳ４で使用される薬液（絶縁膜ＩＬ８ｂ形成用の薬液）の絶縁膜ＩＬ８ａに対する濡れ性が向上する。このため、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理として、酸素プラズマ処理は好適である。薬液の絶縁膜ＩＬ８ａに対する濡れ性が高いか低いかは、絶縁膜ＩＬ８ａ上に薬液を滴下して液滴を形成した際の、その液滴の接触角で判断することができる。接触角が小さくなれば、濡れ性が向上した（濡れやすくなった）と判定することができる。濡れ性が向上することは、親水性が向上することとみなすことができるため、ステップＳ３の処理は、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理とみなすことができる。
また、ステップＳ３において、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理として、酸素プラズマ処理の代わりに、オゾン（Ｏ３）雰囲気中で半導体基板ＳＢを加熱する処理を行うこともできる。
次に、図２２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち、絶縁膜ＩＬ８ａ上に、スピンコート法を用いて絶縁膜ＩＬ８ｂを形成する（図１６のステップＳ４）。
絶縁膜ＩＬ８ｂは、スピンコート法を用いて形成された絶縁膜であり、好ましくは、スピンコート法を用いて形成された酸化シリコン膜である。絶縁膜ＩＬ８ｂとして、ＳＯＧ膜を好適に用いることができる。
絶縁膜ＩＬ８ｂは、絶縁膜ＩＬ８ａ上に、絶縁膜ＩＬ８ａに接するように、形成される。但し、ステップＳ２の後でかつステップＳ４の前に上記ステップＳ３の処理を行っているため、絶縁膜ＩＬ８ａの表面（表層部）が上記ステップＳ３の処理によって改質されて改質層が形成され、その改質層が、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｂとの界面に存在する場合もあり得る。
ステップＳ２と同様に、ステップＳ４においても、絶縁膜ＩＬ８ｂはスピンコート法（スピンコート工程）で形成するため、薄膜（ここでは絶縁膜ＩＬ８ｂ）形成用の材料である薬液を半導体ウエハ（半導体基板ＳＢ）上に供給（滴下）し、半導体ウエハを高速回転させることで半導体ウエハ上に塗布する。その後、ベーク処理（加熱処理）を行うことで、塗布液（塗布膜）中の溶剤を揮発させ、塗布液（塗布膜）を固化または硬化させて薄膜（ここでは絶縁膜ＩＬ８ｂ）を形成する。ベーク処理としては、例えば、窒素中または空気中で３００〜５００℃程度の温度で加熱する処理を行うことができる。
絶縁膜ＩＬ８ｂと絶縁膜ＩＬ８ａとは、好ましくは互いに同じ材料からなり、より好ましくはどちらも酸化シリコンからなる。このため、ステップＳ４で使用する薬液（絶縁膜ＩＬ８ｂ形成用の薬液）と、ステップＳ２で使用する薬液（絶縁膜ＩＬ８ａ形成用の薬液）とは、同じ（同種の）薬液である。
スピンコート法で絶縁膜を成膜しようとする場合、その絶縁膜を形成する下地の膜の親水性が重要である。下地の膜がＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法で形成した膜（以下、ＣＶＤ膜と称する）であれば、ＣＶＤ膜の表面は親水性が比較的高いため、ＣＶＤ膜上にスピンコート法で絶縁膜を容易かつ的確に形成することができる。しかしながら、下地の膜がスピンコート法で形成した膜（以下、スピンコート膜と称する）であれば、スピンコート膜の表面は親水性が低くなりやすいため、そのスピンコート膜上に別の絶縁膜をスピンコート法で的確に形成するのは容易ではない。
それに対して、本実施の形態では、ステップＳ２でスピンコート法を用いて絶縁膜ＩＬ８ａを形成した後で、かつ、ステップＳ４で絶縁膜ＩＬ８ａ上にスピンコート法を用いて絶縁膜ＩＬ８ｂを形成する前に、ステップＳ３で絶縁膜ＩＬ８ａの表面の親水性を向上させる処理を行っている。これにより、ステップＳ４で絶縁膜ＩＬ８ｂを形成するために使用される薬液の絶縁膜ＩＬ８ａに対する濡れ性を向上させることができるため、スピンコート膜である絶縁膜ＩＬ８ａ上に絶縁膜ＩＬ８ｂをスピンコート法で容易かつ的確に形成することができるようになる。
このようにステップＳ２，Ｓ３，Ｓ４を行うことにより、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとの積層膜（積層絶縁膜）からなる層間絶縁膜ＩＬ８が形成される。このため、ステップＳ２，Ｓ３，Ｓ４は、層間絶縁膜ＩＬ８を形成する工程とみなすこともできる。なお、積層絶縁膜とは、複数の絶縁膜からなる積層膜に対応している。層間絶縁膜ＩＬ８は、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、形成されている。
本実施の形態とは異なり、配線Ｍ７がダマシン法で形成された埋込配線の場合は、配線Ｍ７は層間絶縁膜ＩＬ７に埋め込まれた状態になるため、層間絶縁膜ＩＬ７上に形成する層間絶縁膜は、平坦に形成されやすい。しかしながら、本実施の形態では、配線Ｍ７は、導電膜をパターニングすることにより形成された配線であり、好ましくはアルミニウム配線である。この場合、配線Ｍ７は、層間絶縁膜ＩＬ７に埋め込まれておらず、層間絶縁膜ＩＬ７の上面から突出しているため、層間絶縁膜ＩＬ７上に配線Ｍ７を覆うように層間絶縁膜ＩＬ８を形成すると、層間絶縁膜ＩＬ８の表面に、配線Ｍ７に起因した段差または凹凸が発生する懸念がある。しかしながら、本実施の形態の手法で形成した層間絶縁膜ＩＬ８の表面（上面）は、後述するように、平坦性が高く、配線Ｍ７に起因した段差または凹凸は、層間絶縁膜ＩＬ８の表面にはほとんど生じていない。このため、ステップＳ２，Ｓ３，Ｓ４によって層間絶縁膜ＩＬ８を形成した後、層間絶縁膜ＩＬ８に対して、層間絶縁膜ＩＬ８の平坦性を高めるためのＣＭＰ処理（研磨処理）は行わない。
ステップＳ２，Ｓ３，Ｓ４によって層間絶縁膜ＩＬ８を形成した後、層間絶縁膜ＩＬ８に、スルーホール（貫通孔、孔）ＳＨを形成する（図１６のステップＳ５）。
具体的には、まず、図２３に示されるように、層間絶縁膜ＩＬ８上にフォトリソグラフィ技術を用いてフォトレジストパターンＰＲ２を形成してから、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、層間絶縁膜ＩＬ８をドライエッチングすることにより、図２４に示されるように、層間絶縁膜ＩＬ８にスルーホールＳＨを形成する。その後、フォトレジストパターンＰＲ２を除去し、図２４にはこの段階が示されている。スルーホールＳＨは、層間絶縁膜ＩＬ８を貫通し、スルーホールＳＨの底部では、配線Ｍ７の上面が露出される。
次に、図２５に示されるように、スルーホールＳＨ内に導電膜を埋め込むことにより、スルーホールＳＨ内にビア部Ｖ８を形成する（図１６のステップＳ６）。ビア部Ｖ８は、導電性のプラグとみなすこともできる。上記ビア部Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５の各形成工程は、既に上述している。このため、ステップＳ６のビア部Ｖ８形成工程については、ここではその説明は省略する。ビア部Ｖ８は、その下面が配線Ｍ７に接することで配線Ｍ７と電気的に接続される。
その後、ビア部Ｖ８が埋め込まれた層間絶縁膜ＩＬ８上に、配線Ｍ８を形成する（図１６のステップＳ７）。
配線Ｍ８の形成法は、配線Ｍ７の形成法と基本的には同じである。すなわち、図２６に示されるように、層間絶縁膜ＩＬ８上に、配線Ｍ８形成用の導電膜（金属膜）ＣＤ２を形成する。導電膜ＣＤ２は、例えば、下から順に、バリア導体膜とアルミニウム膜とバリア導体膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、導電膜ＣＤ２上に、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて導電膜ＣＤ２をエッチング（ドライエッチング）してパターニングすることにより、図２７に示されるように、配線Ｍ８を形成することができる。このようにして、ステップＳ７で配線Ｍ８を形成することができる。層間絶縁膜ＩＬ８上には、複数の配線Ｍ８が形成される。
なお、ここでは、ビア部Ｖ８と配線Ｍ８とを別工程で形成する場合について図示しており、ビア部Ｖ８と配線Ｍ８とは別々に形成されているが、他の形態として、ビア部Ｖ８と配線Ｍ８とを同工程で形成することもでき、その場合は、ビア部Ｖ８は配線Ｍ８と一体的に形成される。
（検討例について）
次に、本発明者が検討した検討例について説明する。図２８〜図３１は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図であり、図３２〜図３４は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図であり、図３５および図３６は、本発明者が検討した第３検討例の半導体装置の製造工程中の要部断面図である。
図２８および図３２には、上記図１９と同様に、層間絶縁膜ＩＬ７上に配線Ｍ７が形成された段階が示されている。また、図３５には、層間絶縁膜ＩＬ７上に配線Ｍ７およびダミー配線ＤＭが形成された段階が示されている。上記図１７〜図２７と同様に、図２８〜図３５においても、層間絶縁膜ＩＬ７よりも下の構造については、図示を省略している。
本実施の形態と第１検討例と第２検討例とは、層間絶縁膜を形成する手法が相違している。まず、第１検討例の製造工程について図２８〜図３１を参照して具体的に説明する。
すなわち、図２８に示されるように、層間絶縁膜ＩＬ７上に配線Ｍ７を形成した後、第１検討例の場合は、図２９に示されるように、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、ＣＶＤ法を用いて層間絶縁膜ＩＬ１０８を形成する。層間絶縁膜ＩＬ１０８は、ＣＶＤ法を用いて形成された絶縁膜であり、好ましくは、ＣＶＤ法を用いて形成された酸化シリコン膜である。
次に、図３０に示されるように、層間絶縁膜ＩＬ１０８の上面をＣＭＰ法を用いて研磨して平坦化する。これにより、ほぼ平坦な上面を有する層間絶縁膜ＩＬ１０８が形成される。層間絶縁膜ＩＬ１０８は、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、形成される。
その後、図３１に示されるように、層間絶縁膜ＩＬ１０８にスルーホールＳＨをフォトリソグラフィ技術およびドライエッチング技術を用いて形成してから、スルーホールＳＨ内に導電膜を埋め込むことにより、スルーホールＳＨ内にビア部Ｖ８を形成し、その後、層間絶縁膜ＩＬ１０８上に配線Ｍ８を形成する。
次に、第２検討例の製造工程について図３２〜図３４を参照して具体的に説明する。
すなわち、図３２に示されるように、層間絶縁膜ＩＬ７上に配線Ｍ７を形成した後、第２検討例の場合は、図３３に示されるように、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、層間絶縁膜ＩＬ２０８をスピンコート法を用いて形成する。層間絶縁膜ＩＬ２０８は、スピンコート法を用いて形成された絶縁膜であり、好ましくは、スピンコート法を用いて形成された酸化シリコン膜である。
その後、図３４に示されるように、層間絶縁膜ＩＬ２０８にスルーホールＳＨをフォトリソグラフィ技術およびドライエッチング技術を用いて形成してから、スルーホールＳＨ内に導電膜を埋め込むことにより、スルーホールＳＨ内にビア部Ｖ８を形成し、その後、層間絶縁膜ＩＬ２０８上に配線Ｍ８を形成する。
第２検討例の場合は、上記ステップＳ２に相当する工程でスピンコート法を用いて層間絶縁膜ＩＬ２０８を形成するが、層間絶縁膜ＩＬ２０８の形成膜厚は、本実施の形態における絶縁膜ＩＬ８ａの形成膜厚よりも厚く、本実施の形態における絶縁膜ＩＬ８ａの形成膜厚と絶縁膜ＩＬ８ｂの形成膜厚との合計に、ほぼ一致している。そして、第２検討例の場合は、本実施の形態とは異なり、上記ステップＳ３に相当する工程と上記ステップＳ４に相当する工程とは、行っていない。つまり、第２検討例の場合は、一度のスピンコート工程によって層間絶縁膜ＩＬ２０８を形成している。
すなわち、本実施の形態の場合は、層間絶縁膜ＩＬ８は、スピンコート法を用いて形成した複数層の絶縁膜（ここでは絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｂ）を含んでいるが、第２検討例の場合は、層間絶縁膜ＩＬ２０８は、スピンコート法を用いて形成した一層の絶縁膜からなる。
まず、第１検討例の場合について説明する。
第１検討例の場合は、層間絶縁膜ＩＬ１０８は、ＣＶＤ法を用いて形成された絶縁膜である。ＣＶＤ法で形成する絶縁膜は、下地形状に対してコンフォーマルに形成される性質を有している。このため、上記図２９に示されるように、ＣＶＤ法を用いて形成した層間絶縁膜ＩＬ１０８は、配線Ｍ７に対してコンフォーマルに形成され、層間絶縁膜ＩＬ１０８の表面には、配線Ｍ７を反映した段差（または凹凸）が形成されている。
このため、第１検討例の場合は、ＣＶＤ法を用いて層間絶縁膜ＩＬ１０８を形成した後に、層間絶縁膜ＩＬ１０８の上面をＣＭＰ法を用いて研磨する研磨工程を行う必要がある。このＣＭＰ工程により、図３０に示されるように層間絶縁膜ＩＬ１０８の上面が平坦化される。
もしも、層間絶縁膜ＩＬ１０８をＣＭＰ処理する工程を行わずに、図２９のように層間絶縁膜ＩＬ１０８の上面に配線Ｍ７を反映した段差（または凹凸）が形成されている状態で、その後の製造工程を行った場合には、次のような不具合が生じる虞がある。
すなわち、層間絶縁膜ＩＬ１０８の上面に段差（または凹凸）があると、その層間絶縁膜ＩＬ１０８上にフォトリソグラフィ技術を用いてフォトレジストパターンを形成する際に、そのフォトレジストパターンを的確に形成することが難しくなってしまう。例えば、層間絶縁膜ＩＬ１０８にスルーホールＳＨを形成する際には、層間絶縁膜ＩＬ１０８上にフォトリソグラフィ技術を用いて上記フォトレジストパターンＰＲ２に相当するフォトレジストパターンを形成し、そのフォトレジストパターンをエッチングマスクとして層間絶縁膜ＩＬ１０８をエッチングすることによりスルーホールＳＨを形成する。層間絶縁膜ＩＬ１０８の上面に段差があると、上記フォトレジストパターンＰＲ２に相当するこのフォトレジストパターンを的確に形成することが難しくなってしまう。これは、層間絶縁膜ＩＬ１０８の上面に段差があると、フォトリソグラフィ技術における露光の際に、露光の焦点を合わせにくくなり、形成されるフォトレジストパターンの位置や形状が、設計からずれてしまう虞があるからである。これは、半導体装置の信頼性の低下につながる虞がある。このため、層間絶縁膜ＩＬ１０８の上面の平坦性を高める必要がある。
また、層間絶縁膜ＩＬ１０８の上面に段差があると、その段差に隣接する位置に、不要なエッチング残りが生じてしまい、そのエッチング残りに起因した不具合が生じてしまう虞がある。例えば、層間絶縁膜ＩＬ１０８上に上記導電膜ＣＤ２に相当する導電膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いてその導電膜をパターニングすることにより、配線Ｍ８を形成するが、そのパターニング時のドライエッチング工程において、層間絶縁膜ＩＬ１０８の上面の段差に隣接する位置に、その導電膜のエッチング残りが残存してしまう虞がある。導電膜のエッチング残りは、ショートまたはリークの原因になり得るため、半導体装置の信頼性の低下につながる。このため、層間絶縁膜ＩＬ１０８上に導電膜のエッチング残りが生じるのは、できるだけ防ぐ必要がある。従って、層間絶縁膜ＩＬ１０８の上面の平坦性を高める必要がある。
このため、層間絶縁膜ＩＬ１０８の上面を平坦化する必要があるので、ＣＶＤ法を用いて層間絶縁膜ＩＬ１０８を形成した後に、層間絶縁膜ＩＬ１０８の上面をＣＭＰ処理して平坦化している。
しかしながら、層間絶縁膜ＩＬ１０８の形成後に、ＣＭＰ工程を導入することは、半導体装置の製造工程を複雑にし、製造コストを増大させる虞がある。すなわち、半導体装置の製造コストを低減するためには、研磨工程を削減することが望ましい。特に、配線を形成するのにダマシン法を用いない場合は、すなわち、導電膜をフォトグラフィ技術およびエッチング技術を用いてパターニングする手法で配線を形成する場合は、配線形成工程にＣＭＰ処理は不要であるため、層間絶縁膜ＩＬ１０８のＣＭＰ処理を追加することは、半導体装置の製造コストの増大を招きやすくなる。
そこで、本発明者は、層間絶縁膜の形成後に、その層間絶縁膜の上面をＣＭＰ処理する必要が無いように、層間絶縁膜をスピンコート法により形成することを検討している。
ＣＶＤ法で形成した絶縁膜は、下地形状に対してコンフォーマルに形成される性質を有しているため、下地の配線を反映した段差（または凹凸）が表面に形成されやすいが、それに比べると、スピンコート法で形成した絶縁膜は、塗布時の薬液が流動性を有していることから、下地形状に対してコンフォーマルには形成されず、下地の配線を反映した段差（または凹凸）が表面に形成されにくい。
このため、層間絶縁膜として、スピンコート法を用いて形成した絶縁膜を適用することで、成膜後にＣＭＰ処理を行わずとも、平坦な表面を有する層間絶縁膜を形成することができると考えられる。
このため、図３２〜図３４を参照して説明した第２検討例では、絶縁膜ＩＬ２０８をスピンコート法を用いて形成している。これにより、第２検討例における絶縁膜ＩＬ２０８の表面、すなわち層間絶縁膜ＩＬ２０８の表面は、第１検討例におけるＣＭＰ処理前の層間絶縁膜ＩＬ１０８の表面よりも、平坦になっている。
しかしながら、ＣＶＤ法で形成した絶縁膜に比べれば、スピンコート法を用いて形成した絶縁膜は、表面が平坦になるが、それでも、下地の配線による凹凸の影響を完全に排除して全く平坦な表面を有する絶縁膜を成膜することは、スピンコート法を用いた場合であっても困難である。つまり、第２検討例の場合でも、層間絶縁膜ＩＬ２０８の表面には、配線Ｍ７を反映した段差ＤＳが形成されてしまう。
この層間絶縁膜ＩＬ２０８の表面における段差ＤＳは、配線Ｍ７が密に配置されている領域内では発生しにくく、配線Ｍ７が密に配置されている領域と、配線Ｍ７が殆ど形成されていない領域との境界付近に発生しやすい。
すなわち、スピンコート法では、薄膜（ここでは層間絶縁膜ＩＬ２０８）形成用の材料である薬液を半導体ウエハ（半導体基板ＳＢ）上に供給（滴下）し、半導体ウエハを高速回転させることで半導体ウエハ上に塗布し、その後、ベーク処理（加熱処理）を行うことで、薄膜（ここでは層間絶縁膜ＩＬ２０８）を形成する。ここで、半導体ウエハを回転させた際に、薬液は遠心力により半導体ウエハの外周側に移動しようとするが、配線Ｍ７は、薬液の移動を遮るように作用する。このため、半導体ウエハの中心から半導体ウエハの外周に向かう方向において、配線Ｍ７が密に配置されている領域の先では、薬液が行き渡りにくくなって薬液（塗布膜）の厚みが相対的に薄くなってしまう。つまり、半導体ウエハの主面上における薬液で形成された塗布膜の厚みに、ムラが生じてしまう。このため、配線Ｍ７が密に配置されている領域と、配線Ｍ７が殆ど形成されていない領域との境界付近において、層間絶縁膜ＩＬ２０８の表面に段差ＤＳが発生してしまう。
スピンコート法で絶縁膜を成膜する際に半導体ウエハ上に供給する薬液の粘度は、成膜する絶縁膜の厚みを考慮して設定される。薬液の粘度を高くすれば、半導体ウエハを回転させたときに半導体ウエハ上に残る薬液により形成される塗布膜の厚みが厚くなり、一方、薬液の粘度を低くすれば、半導体ウエハを回転させたときに半導体ウエハ上に残る薬液により形成される塗布膜の厚みが薄くなる。このため、薬液の粘度を高くすれば、半導体ウエハ上に厚い絶縁膜を形成することができ、一方、薬液の粘度を低くすれば、半導体ウエハ上に形成される絶縁膜の厚みは薄くなる。
また、薬液の粘度が高いと、配線Ｍ７が密に配置されている領域と、配線Ｍ７が殆ど形成されていない領域との境界付近において、層間絶縁膜ＩＬ２０８の表面に段差ＤＳが発生しやすいが、薬液の粘度が低ければ、薬液は半導体ウエハ上を広がりやすくなるため、層間絶縁膜ＩＬ２０８の表面に段差ＤＳは発生しにくくなる。
このため、層間絶縁膜ＩＬ２０８を形成するために使用する薬液の粘度が高ければ、形成される層間絶縁膜ＩＬ２０８の厚みを厚くすることができる代わりに、層間絶縁膜ＩＬ２０８の表面に段差ＤＳが発生しやすくなるが、薬液の粘度を低くすれば、形成される層間絶縁膜ＩＬ２０８の厚みが薄くなる代わりに、層間絶縁膜ＩＬ２０８の表面には段差ＤＳは発生しにくくなる。
しかしながら、層間絶縁膜ＩＬ２０８の厚みを薄くすることは、その層間絶縁膜ＩＬ２０８を間に挟んで上下に対向する上層配線（ここでは配線Ｍ８）と下層配線（ここでは配線Ｍ７）との間の寄生容量を増加させてしまうため、層間絶縁膜ＩＬ２０８の厚みは、ある程度確保する必要がある。このため、第２検討例の場合は、層間絶縁膜ＩＬ２０８の厚みを薄くすることは難しく、それゆえ、スピンコート法で層間絶縁膜ＩＬ２０８を形成する際に使用する薬液の粘度を低くすることは難しい。つまり、第２検討例の場合は、層間絶縁膜ＩＬ２０８の厚みを確保するために、スピンコート法で層間絶縁膜ＩＬ２０８を形成する際に使用する薬液の粘度を高くする必要があり、従って、層間絶縁膜ＩＬ２０８の表面に段差ＤＳが発生してしまうことになる。
上記第１検討例に関連して説明したように、層間絶縁膜ＩＬ２０８の表面に段差があると、その層間絶縁膜ＩＬ２０８上にフォトリソグラフィ技術を用いてフォトレジストパターンを形成する際に、そのフォトレジストパターンを的確に形成することが難しくなってしまう。また、層間絶縁膜ＩＬ２０８の表面に段差があると、その段差に隣接する位置に、不要なエッチング残り（導電膜のエッチング残り）が生じてしまい、そのエッチング残りに起因した不具合が生じてしまう虞がある。これらは、半導体装置の信頼性の低下につながる。
そこで、第３検討例として、配線Ｍ７と同層にダミー配線を形成し、それによって層間絶縁膜の表面の平坦性を高めることを検討した。この第３検討例の製造工程について図３５および図３６を参照して具体的に説明する。
すなわち、第３検討例では、図３５に示されるように、層間絶縁膜ＩＬ７上に配線Ｍ７およびダミー配線ＤＭを形成する。具体的には、層間絶縁膜ＩＬ７上に上記導電膜ＣＤ１に相当する導電膜を形成してから、その導電膜をパターニングすることにより、配線Ｍ７およびダミー配線ＤＭを形成する。配線Ｍ７とダミー配線ＤＭとは、共通の導電膜を用いて同工程で形成される。以降の工程は、第３検討例も、第２検討例と同様である。すなわち、図３６に示されるように、層間絶縁膜ＩＬ７上に、配線Ｍ７およびダミー配線ＤＭを覆うように、層間絶縁膜ＩＬ３０８をスピンコート法を用いて形成する。層間絶縁膜ＩＬ３０８は、スピンコート法を用いて形成された絶縁膜であり、好ましくは、スピンコート法を用いて形成された酸化シリコン膜である。その後、上記スルーホールＳＨ、上記ビア部Ｖ８および上記配線Ｍ８を形成するが、ここではその図示および説明は省略する。
第３検討例の場合は、層間絶縁膜ＩＬ７上において、配線Ｍ７が配置されていない空スペースに、ダミー配線ＤＭを配置している。このため、配線Ｍ７とダミー配線ＤＭのいずれも形成されていない領域は発生しにくく、従って、スピンコート法で形成した層間絶縁膜ＩＬ３０８の表面に上記段差ＤＳのような段差は発生しにくくなる。
しかしながら、第３検討例の場合は、配線Ｍ７と同層にダミー配線ＤＭを形成する必要がある。すなわち、配線Ｍ７を形成しない空きスペースがあれば、そこにダミー配線ＤＭを配置する必要がある。これは、配線Ｍ７とダミー配線ＤＭとを含む配線層の再設計が必要になり、半導体装置全体の設計の変更につながるため、適用するための負荷が大きい。また、配線Ｍ７とダミー配線ＤＭとを含む配線層の再設計を行うにしても、配線のレイアウトがしにくくなり、設計自体が容易ではない。このため、再設計の手間や半導体装置の製造コストを考慮すると、ダミー配線ＤＭを設ける第３検討例を採用することは得策ではない。
（主要な特徴と効果について）
そこで、本実施の形態では、スピンコート法で形成した絶縁膜を複数積層して、層間絶縁膜を形成している。
すなわち、本実施の形態では、ステップＳ２で層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成し、ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理（第１処理）を行い、その後、ステップＳ４で絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成している。層間絶縁膜ＩＬ８は、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｂとを含む積層絶縁膜からなる。
本実施の形態の主要な特徴のうちの一つは、ステップＳ２で層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成し、ステップＳ４で絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成していることである。すなわち、本実施の形態では、スピンコート法でそれぞれ形成した複数の絶縁膜ＩＬ８ａ，ＩＬ８ｂを積層することにより、層間絶縁膜ＩＬ８を形成している。これにより、層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。これについて、以下に具体的に説明する。
上述したように、スピンコート法で絶縁膜を形成する場合、形成する絶縁膜の厚みを厚くするためには、半導体ウエハ上に供給する薬液（絶縁膜形成用の薬液）の粘度を高くする必要があるが、それは、形成される絶縁膜の表面に上記段差ＤＳのような段差が発生しやすくなることにつながる。一方、スピンコート法で絶縁膜を形成する場合、形成する絶縁膜の厚みが薄ければ、半導体ウエハ上に供給する薬液（絶縁膜形成用の薬液）の粘度を低くすることができるため、形成される絶縁膜の表面に上記段差ＤＳのような段差は発生しにくくなる。
本実施の形態では、スピンコート法でそれぞれ形成した複数の絶縁膜ＩＬ８ａ，ＩＬ８ｂを積層することにより層間絶縁膜ＩＬ８を形成しているため、スピンコート法で形成する各絶縁膜ＩＬ８ａ，ＩＬ８ｂの厚みを薄く（小さく）することができる。このため、各絶縁膜ＩＬ８ａ，ＩＬ８ｂをスピンコート法で形成する際に使用する薬液の粘度を低くすることができ、各絶縁膜ＩＬ８ａ，ＩＬ８ｂを形成した際に、絶縁膜の表面に段差が発生するのを抑制または防止することができる。
つまり、本実施の形態における層間絶縁膜ＩＬ８の厚みと、上記第２検討例における層間絶縁膜ＩＬ２０８の厚みとが同じであると仮定した場合には、本実施の形態における絶縁膜ＩＬ８ａ，ＩＬ８ｂのそれぞれの厚みは、層間絶縁膜ＩＬ２０８の厚みよりも小さくなる。上記第２検討例の場合は、厚い層間絶縁膜ＩＬ２０８を一度のスピンコート工程で形成するため、使用する薬液の粘度を高くする必要があり、層間絶縁膜ＩＬ２０８の表面に上記段差ＤＳが発生しやすい。それに比べて、本実施の形態の場合は、厚い層間絶縁膜ＩＬ８を複数回のスピンコート工程に分けて形成するため、使用する薬液の粘度を低くすることができ、層間絶縁膜ＩＬ８の表面に上記段差ＤＳのような段差が発生するのを抑制または防止することができる。このため、層間絶縁膜ＩＬ８の表面の平坦性を向上させることができるようになる。
一度のスピンコート工程で厚い層間絶縁膜を形成する上記第２検討例よりも、複数回のスピンコート工程でそれぞれ形成した複数の絶縁膜を積層して厚い層間絶縁膜を形成する本実施の形態の方が、一度のスピンコート工程で形成する絶縁膜の厚みが薄くなるため、スピンコート工程で使用する薬液の粘度を低くすることができる分、層間絶縁膜の表面に段差が発生しにくくなるのである。これは、形成される層間絶縁膜の表面の平坦性が向上することにつながる。
本実施の形態の主要な特徴のうちの他の一つは、ステップＳ２で層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成した後、ステップＳ４で絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成する前に、ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理を行っていることである。これにより、層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。これについて、以下に具体的に説明する。
ステップＳ２で絶縁膜ＩＬ８ａをスピンコート法により形成した後、本実施の形態とは異なり、ステップＳ３を行わずに、ステップＳ４で絶縁膜ＩＬ８ａ上に絶縁膜ＩＬ８ｂをスピンコート法により形成した場合を仮定し、これを第４検討例と称することとする。この第４検討例の場合、スピンコート工程のベーク処理により固化（硬化）した後の絶縁膜ＩＬ８ａの表面は親水性（濡れ性）が低いため、絶縁膜ＩＬ８ｂを成膜するためのスピンコート工程において、絶縁膜ＩＬ８ｂを形成するために使用される薬液の絶縁膜ＩＬ８ａに対する濡れ性が低くなり、絶縁膜ＩＬ８ｂを的確に形成できなくなる虞がある。
すなわち、絶縁膜ＩＬ８ｂを形成するスピンコート工程においては、絶縁膜ＩＬ８ｂ形成用の薬液を半導体ウエハ（半導体基板ＳＢ）上に供給（滴下）し、半導体ウエハを高速回転させることで半導体ウエハ上に塗布するが、薬液の塗布面となる下地の絶縁膜ＩＬ８ａに対する薬液の濡れ性が低いと、半導体ウエハ全体に薬液が濡れ拡がりにくくなり、塗布膜の厚みが不均一になる虞がある。これは、形成される絶縁膜ＩＬ８ｂの膜厚が不均一になることにつながり、形成される層間絶縁膜ＩＬ８の表面の平坦性を低下させるように作用するため、望ましくない。つまり、スピンコート工程を行う際には、形成する膜（絶縁膜ＩＬ８ｂ）の下地（ここでは絶縁膜ＩＬ８ａ）の親水性が低いことは望ましくない。このため、絶縁膜ＩＬ８ａの親水性が低い状態で、絶縁膜ＩＬ８ｂを形成するスピンコート工程を行うことは避ける必要がある。
しかしながら、スピンコート工程で成膜してベーク処理まで行った絶縁膜の表面は親水性（濡れ性）が低くなっている。このため、ステップＳ２で形成した絶縁膜ＩＬ８ａは親水性が低い状態になっているため、第４検討例のようにステップＳ３を行わなかった場合は、ステップＳ４で絶縁膜ＩＬ８ａ上に絶縁膜ＩＬ８ｂをスピンコート法で形成しにくくなり、絶縁膜ＩＬ８ｂを的確に形成できなくなる虞がある。例えば、スピンコート工程において、絶縁膜ＩＬ８ｂ形成用の薬液が半導体ウエハ（半導体基板ＳＢ）全体に濡れ拡がりにくくなり、塗布ムラが発生してしまい、形成された絶縁膜ＩＬ８ｂの厚みが不均一になる懸念がある。これは、形成される層間絶縁膜ＩＬ８の表面の平坦性が低下することにつながる。
それに対して、本実施の形態では、ステップＳ２で層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成した後、ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理を行ってから、ステップＳ４で絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成している。ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理を行ったことで、ステップＳ４で絶縁膜ＩＬ８ｂを成膜するためのスピンコート工程において、絶縁膜ＩＬ８ｂを形成するために使用される薬液の絶縁膜ＩＬ８ａに対する濡れ性を向上させることができる。これにより、絶縁膜ＩＬ８ｂ形成用の薬液が半導体ウエハ（半導体基板ＳＢ）全体に濡れ拡がりやすくなるため、絶縁膜ＩＬ８ｂを的確に形成することができるようになる。例えば、絶縁膜ＩＬ８ｂ形成用の薬液が半導体ウエハ（半導体基板ＳＢ）全体に濡れ拡がりやすくなることで、塗布ムラを防ぎ、塗布膜の厚みの均一性を向上させることができ、それによって、形成される絶縁膜ＩＬ８ｂの膜厚の均一性を向上させることができる。これも、形成される層間絶縁膜ＩＬ８の表面の平坦性の向上に寄与する。
このように、本実施の形態では、ステップＳ２で層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ａをスピンコート法により形成し、ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理を行い、その後のステップＳ４で絶縁膜ＩＬ８ａ上に層間絶縁膜ＩＬ８用の絶縁膜ＩＬ８ｂをスピンコート法により形成している。スピンコート法でそれぞれ形成した絶縁膜ＩＬ８ａ，ＩＬ８ｂを積層することにより層間絶縁膜ＩＬ８を形成しているため、一度のスピンコート工程で形成する絶縁膜の厚みが薄くなるため、スピンコート工程で使用する薬液の粘度を低くすることができるため、形成される層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。そして、スピンコート法で絶縁膜ＩＬ８ａを形成した後で、かつ、絶縁膜ＩＬ８ａ上にスピンコート法で絶縁膜ＩＬ８ｂを形成する前に、ステップＳ３で絶縁膜ＩＬ８ａの親水性を向上させる処理を行っているため、絶縁膜ＩＬ８ｂを形成するために使用される薬液の絶縁膜ＩＬ８ａに対する濡れ性を向上させることができ、形成される層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。従って、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとを含む積層絶縁膜からなる層間絶縁膜ＩＬ８の表面の平坦性を向上させることができる。
本実施の形態では、高い平坦性を有する層間絶縁膜ＩＬ８を形成することができるため、層間絶縁膜の平坦性が低い場合に生じ得る不具合を、抑制または防止することができる。例えば、層間絶縁膜ＩＬ８上にフォトリソグラフィ技術を用いてフォトレジストパターン（例えば上記フォトレジストパターンＰＲ２など）を形成する際に、そのフォトレジストパターンを的確に形成することできる。また、層間絶縁膜ＩＬ８上に不要なエッチング残り（例えば上記導電膜ＣＤ２のエッチング残り）が生じるのを、抑制または防止することができる。従って、製造された半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置の製造工程を行いやすくなる。
また、本実施の形態では、高い平坦性を有する層間絶縁膜ＩＬ８を形成することができるため、層間絶縁膜ＩＬ８を形成した後に、層間絶縁膜ＩＬ８のＣＭＰ処理（研磨処理）を行わずに済む。このため、半導体装置の製造コストを低減することができる。
また、本実施の形態では、上記ダミー配線ＤＭに相当するものは形成しないで済む。このため、配線Ｍ７の設計が容易になる。また、配線レイアウトの再設計をしなくとも、本実施の形態を適用することが可能になるため、本実施の形態を適用するための負荷が小さくて済み、半導体装置の製造コストを低減することができる。
また、ステップＳ３では、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理を行うが、この処理としては、酸素プラズマ処理が最も好ましい。すなわち、ステップＳ２でスピンコート法で絶縁膜ＩＬ８ａを形成した後で、かつ、ステップＳ４で絶縁膜ＩＬ８ａ上にスピンコート法で絶縁膜ＩＬ８ｂを形成する前に、ステップＳ３で酸素プラズマ処理を行うことが好ましい。
この酸素プラズマ処理では、絶縁膜ＩＬ８ａの表面が酸素プラズマにさらされる。これにより、絶縁膜ＩＬ８ａの表面の有機物または炭素が酸素プラズマで除去されるなどして、絶縁膜ＩＬ８ａの表面の親水性が向上し、ステップＳ４で使用される薬液（絶縁膜ＩＬ８ｂ形成用の薬液）の絶縁膜ＩＬ８ａに対する濡れ性が向上する。これにより、スピンコート法で形成した絶縁膜ＩＬ８ａ上に、ステップＳ４で絶縁膜ＩＬ８ｂをスピンコート法で的確に形成することができるようになる。
但し、ステップＳ３の酸素プラズマ処理の温度は、１７０℃以下であることが好ましい。なぜなら、酸素プラズマ処理の温度が高すぎると、絶縁膜ＩＬ８ａの表面の変質によるストレスが絶縁膜ＩＬ８ａに発生し、絶縁膜ＩＬ８ａにクラックが発生する懸念がある。この懸念を回避するためには、ステップＳ３の酸素プラズマ処理の温度は、ある程度低くすることが望ましく、本発明者の検討によれば、１７０℃以下であることが好ましい。ステップＳ３の酸素プラズマ処理の温度を１７０℃以下とすることで、絶縁膜ＩＬ８ａの表面の親水性を向上させることができるとともに、酸素プラズマ処理に伴って絶縁膜ＩＬ８ａにクラックが発生してしまうのを、的確に防止することができる。また、ステップＳ３の酸素プラズマ処理の温度が、室温から１７０℃までの間であれば、プラズマ処理装置に半導体基板ＳＢの冷却機構を設けなくとも済むため、より好ましい。
なお、酸素プラズマ処理の温度は、酸素プラズマ処理を行う際の半導体基板ＳＢの温度（加熱温度）に対応している。このため、ステップＳ３では、半導体基板ＳＢの温度（加熱温度）を１７０℃以下にした状態で、酸素プラズマ処理を行って、絶縁膜ＩＬ８ａの表面を酸素プラズマにさらすことが好ましいことになる。
また、ステップＳ３において、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理としては、酸素プラズマ処理が最も好ましいが、オゾン（Ｏ３）を含有する雰囲気中の熱処理を行うことも可能である。すなわち、ステップＳ３において、酸素プラズマ処理の代わりに、オゾン（Ｏ３）雰囲気中で半導体基板ＳＢを加熱する処理を行うこともできる。このオゾン（Ｏ３）を含有する雰囲気中の熱処理の温度（半導体基板ＳＢの温度）は、２００〜４００℃程度が好ましい。
なお、絶縁膜ＩＬ８ａの表面の親水性を向上させる効果は、オゾン（Ｏ３）を含有する雰囲気中の熱処理の場合よりも、酸素プラズマ処理の場合の方が大きいため、ステップＳ３では、酸素プラズマ処理を行うことが最も好ましい。
酸素（Ｏ２）雰囲気中の熱処理の場合は、絶縁膜ＩＬ８ａの表面の親水性を向上させる効果を得るためには、熱処理温度をかなり高くする必要が生じるが、そのような高温の熱処理は、種々の悪影響（例えば配線に対する悪影響）を生じる虞があるため、避けることが望ましい。酸素プラズマ処理の場合、あるいは、オゾン（Ｏ３）を含有する雰囲気中の熱処理の場合は、酸素（Ｏ２）雰囲気中の熱処理の場合ほど熱処理温度を高くしなくとも、絶縁膜ＩＬ８ａの表面の親水性を向上させる効果を得ることができる。このため、本実施の形態では、ステップＳ３において、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理としては、酸素プラズマ処理、あるいは、オゾン（Ｏ３）を含有する雰囲気中の熱処理を採用することが好ましく、酸素プラズマ処理が最も好ましい。
また、本実施の形態では、ステップＳ２でスピンコート法により形成する絶縁膜ＩＬ８ａと、ステップＳ４でスピンコート法により形成する絶縁膜ＩＬ８ｂとは、好ましくは同じ材料からなり、より好ましくは酸化シリコンからなる。絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｂとが同じ材料からなる場合、製造工程数をできるだけ減らすという観点で考えると、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｂとを別々のスピンコート工程で形成するという本実施の形態の技術思想は採用されず、絶縁膜ＩＬ８ａの厚みと絶縁膜ＩＬ８ｂの厚みとの合計の厚みを有する層間絶縁膜を、一度のスピンコート工程で形成する上記第２検討例を採用するはずである。しかしながら、本発明者は、上記第２検討例の場合は、層間絶縁膜ＩＬ２０８の表面に上記段差ＤＳが発生しやすいという課題に気付き、できるだけ平坦性の高い層間絶縁膜をスピンコート法用いて形成するためにはどうすればよいかを検討した。その結果、一度のスピンコート工程で厚い層間絶縁膜を形成するのではなく、スピンコート工程でそれぞれ形成した複数の絶縁膜ＩＬ８ａ，ＩＬ８ｂを積層して層間絶縁膜ＩＬ８を形成するとともに、絶縁膜ＩＬ８ａ形成工程と絶縁膜ＩＬ８ｂ形成工程との間に、絶縁膜ＩＬ８ａの親水性を向上させる処理を行う技術に至っている。
また、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚Ｔ１は、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚Ｔ２以上（Ｔ１≧Ｔ２）であることが好ましい。すなわち、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚をＴ１とし、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚をＴ２としたときに、Ｔ１≧Ｔ２が成り立つことが好ましい。その理由は、以下のようなものである。
すなわち、ステップＳ２で絶縁膜ＩＬ８ａを形成する際は、下地の段差は配線Ｍ７の厚みにほぼ一致しており、段差の大きさがかなり大きい状態となっている。この状態で、半導体ウエハの主面上に絶縁膜ＩＬ８ａ形成用の薬液による塗布膜を形成すると、配線Ｍ７の上では、塗布膜の厚みがかなり薄くなる。その後にベーク処理が行われて絶縁膜ＩＬ８ａが完成するが、配線Ｍ７が形成されていない領域での絶縁膜ＩＬ８ａの厚みに比べて、配線Ｍ７上での絶縁膜ＩＬ８ａの厚みはかなり薄くなっている。一方、ステップＳ４で絶縁膜ＩＬ８ｂを形成する際は、絶縁膜ＩＬ８ａがスピンコート法で形成されたことを反映して、下地の絶縁膜ＩＬ８ａにおける段差は配線Ｍ７の厚みよりも小さくなっている。このため、ステップＳ２で絶縁膜ＩＬ８ａを形成する際に比べて、ステップＳ４で絶縁膜ＩＬ８ｂを形成する際は、下地の段差の大きさがかなり小さくなっている。この状態で、半導体ウエハの主面上に絶縁膜ＩＬ８ｂ形成用の薬液による塗布膜を形成すると、配線Ｍ７の上でも、塗布膜はある程度厚くなりやすい。このため、その後にベーク処理が行われて絶縁膜ＩＬ８ｂが完成するが、配線Ｍ７の上でも、絶縁膜ＩＬ８ｂの厚みはある程度厚くなりやすい。
このため、層間絶縁膜ＩＬ８の平坦性を確保しながら、配線Ｍ７上における層間絶縁膜ＩＬ８の厚みを薄くするには、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚Ｔ２を厚くするよりも、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚Ｔ１を厚くした方が有利である。また、層間絶縁膜ＩＬ８の上記スルーホールＳＨは、配線Ｍ７上に形成されるため、スルーホールＳＨを形成しやすくするには、配線Ｍ７上における層間絶縁膜ＩＬ８の厚みを薄くした方が有利である。このため、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚Ｔ１は、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚Ｔ２以上（Ｔ１≧Ｔ２）であることが好ましく、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚Ｔ１が、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚Ｔ２よりも大きければ（Ｔ１＞Ｔ２）、更に好ましい。これにより、層間絶縁膜ＩＬ８の平坦性を確保しながら、配線Ｍ７上における層間絶縁膜ＩＬ８の厚みを薄くすることができる。配線Ｍ７上における層間絶縁膜ＩＬ８の厚みを薄くすることができることで、層間絶縁膜ＩＬ８に上記スルーホールＳＨを形成しやすくなる。
ここで、ステップＳ２における絶縁膜ＩＬ８ａの形成膜厚Ｔ１は、配線Ｍ７が形成されていない領域における絶縁膜ＩＬ８ａの厚みに対応し、上記図２０および図２２に示されている。また、ステップＳ４における絶縁膜ＩＬ８ｂの形成膜厚Ｔ２は、配線Ｍ７が形成されていない領域における絶縁膜ＩＬ８ｂの厚みに対応しており、上記図２２に示されている。
また、本実施の形態および後述の実施の形態２で説明した層間絶縁膜ＩＬ８の形成法については、上記層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５のいずれか１層以上に適用することができる。すなわち、上記層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５のうち、いずれか１層、あるいは、いずれか２層、あるいは、いずれか３層、あるいは、いずれか４層、あるいは５層全部に、本実施の形態または後述の実施の形態２の層間絶縁膜ＩＬ８の形成法を適用することができる。
層間絶縁膜ＩＬ８が層間絶縁膜ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５のいずれかの場合は、下地の層間絶縁膜ＩＬ７上に配線Ｍ７を覆うように層間絶縁膜ＩＬ８を形成することになる（上記図７、図９、図１１、図１３および図２２参照）。この場合、層間絶縁膜ＩＬ８（ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５）の表面に、配線Ｍ７（Ｍ１，Ｍ２，Ｍ３，Ｍ４）に起因した段差または凹凸が発生する懸念がある。しかしながら、本実施の形態または後述の実施の形態２で説明した手法で層間絶縁膜ＩＬ８を形成することで、配線Ｍ７に起因した段差または凹凸が層間絶縁膜ＩＬ８の表面（上面）に形成されるのを抑制または防止することができる。従って、配線Ｍ７（Ｍ１，Ｍ２，Ｍ３，Ｍ４）を覆うように形成された層間絶縁膜ＩＬ８（ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５）において、表面の平坦性を向上させることができ、平坦な表面を有する層間絶縁膜ＩＬ８（ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５）を形成することができる。
一方、層間絶縁膜ＩＬ８が層間絶縁膜ＩＬ１の場合は、半導体基板ＳＢ上にゲート電極（ＧＥ１，ＧＥ２）を覆うように層間絶縁膜ＩＬ８（ＩＬ１）を形成することになる（上記図４および図２２参照）。この場合、上記図１９〜図２７および後述の図３８〜図４１とそれに関連した説明において、層間絶縁膜ＩＬ７を半導体基板ＳＢに置換し、配線Ｍ７をゲート電極（ＧＥ１，ＧＥ２）に置換することになり、ビア部Ｖ８は、上記ビア部Ｖ１に対応し、配線Ｍ８は上記配線Ｍ１に対応することになる。但し、ゲート電極（ＧＥ１，ＧＥ２）は、半導体基板ＳＢ上にゲート絶縁膜（ＧＦ）を介して形成されている。層間絶縁膜ＩＬ８が層間絶縁膜ＩＬ１の場合は、層間絶縁膜ＩＬ８（ＩＬ１）の表面に、ゲート電極（ＧＥ１，ＧＥ２）に起因した段差または凹凸が発生する懸念がある。しかしながら、本実施の形態または後述の実施の形態２で説明した手法で層間絶縁膜ＩＬ８（ＩＬ１）を形成することで、ゲート電極（ＧＥ１，ＧＥ２）に起因した段差または凹凸が層間絶縁膜ＩＬ８（ＩＬ１）の表面（上面）に形成されるのを抑制または防止することができる。従って、ゲート電極（ＧＥ１，ＧＥ２）を覆うように形成された層間絶縁膜ＩＬ８（ＩＬ１）において、表面の平坦性を向上させることができ、平坦な表面を有する層間絶縁膜ＩＬ８（ＩＬ１）を形成することができる。
また、本実施の形態では、半導体基板ＳＢ上に形成される配線構造（多層配線構造）について、５層の配線層を含む配線構造を例示しているが、これに限定されず、６層以上やあるいは４層以下の配線層を含む配線構造であってもよい。本実施の形態または後述の実施の形態２で説明した層間絶縁膜ＩＬ８の形成法は、半導体基板ＳＢ上に形成された複数の層間絶縁膜のうち、いずれか１層以上の層間絶縁膜に適用することができる。
（実施の形態２）
本実施の形態２の層間絶縁膜の形成工程について図３７〜図４１を参照して説明する。図３７は、本実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３８〜図４１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。上記図１７〜図２６と同様に、図３８〜図３９においても、層間絶縁膜ＩＬ７よりも下の構造については、図示を省略している。
本実施の形態２は、ステップＳ２の前に絶縁膜ＩＬ８ｃをＣＶＤ法で形成してから、ステップＳ２でその絶縁膜ＩＬ８ｃ（ＣＶＤ膜）上に絶縁膜ＩＬ８ａをスピンコート法で形成する点が、上記実施の形態１と相違している。それ以外については、本実施の形態２の半導体装置の製造工程も、上記実施の形態１の半導体装置の製造工程と基本的には同じであるので、ここでは上記実施の形態１との相違点を中心に説明し、上記実施の形態１と共通の事項については、その繰り返しの説明は省略する。
上記図１９の構造を得るまでは、本実施の形態２の製造工程も、上記実施の形態１の製造工程と同様である。すなわち、本実施の形態２においても、上記実施の形態１と同様にして、ステップＳ１で層間絶縁膜ＩＬ７上に配線Ｍ７を形成して、上記図１９の構造を得る。
上記図１９の構造を得た後、本実施の形態２では、図３８に示されるように、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、ＣＶＤ法を用いて絶縁膜ＩＬ８ｃを形成する（図３７のステップＳ１１）。
絶縁膜ＩＬ８ｃは、好ましくは酸化シリコン膜からなり、ＣＶＤ法により、より好ましくはプラズマＣＶＤ法により、形成することができる。
ＣＶＤ法で形成した絶縁膜は、下地形状に対してコンフォーマルに形成される性質を有している。絶縁膜ＩＬ８ｃは、ＣＶＤ法で形成しているため、配線Ｍ７に対してコンフォーマルに形成される。このため、絶縁膜ＩＬ８ｃの表面には、配線Ｍ７を反映した段差または凹凸が形成されている。配線Ｍ７が形成されていない領域の層間絶縁膜ＩＬ７上に形成された部分の絶縁膜ＩＬ８ｃの厚みと、配線Ｍ７の上面上に形成された部分の絶縁膜ＩＬ８ｃの厚みと、配線Ｍ７の側面上に形成された部分の絶縁膜ＩＬ８ｃの厚みとは、概ね同じ厚みになっている。
ＣＶＤ法で形成した絶縁膜は、スピンコート法で形成した絶縁膜よりも、膜質が良好である。例えば、ＣＶＤ法で形成した絶縁膜は、スピンコート法で形成した絶縁膜よりも緻密であり、吸湿性が低く、機械的強度が高い。このため、ＣＶＤ法で形成した絶縁膜ＩＬ８ｃで配線Ｍ７を覆うことにより、配線Ｍ７の信頼性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。
以降の工程は、本実施の形態２も上記実施の形態１と基本的には同じである。
すなわち、本実施の形態２においても、図３９に示されるように、ステップＳ２で、半導体基板ＳＢの主面（主面全面）上に、すなわち、絶縁膜ＩＬ８ｃ上に、スピンコート法を用いて絶縁膜ＩＬ８ａを形成する。
上記実施の形態１の場合は、絶縁膜ＩＬ８ｃが形成されていないため、ステップＳ２では、絶縁膜ＩＬ８ａは、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように形成されたが、本実施の形態２の場合は、絶縁膜ＩＬ８ｃが形成されているため、ステップＳ２では、絶縁膜ＩＬ８ａは、絶縁膜ＩＬ８ｃ上に形成される。このため、絶縁膜ＩＬ８ａの下面は、絶縁膜ＩＬ８ｃの上面に接している。それ以外については、ステップＳ２については、本実施の形態２も上記実施の形態１と同様である。このため、絶縁膜ＩＬ８ａの形成法や材料などについても、本実施の形態２も上記実施の形態１と同様である。
なお、スピンコート法で絶縁膜を成膜しようとする場合、その絶縁膜を形成する下地の膜の親水性が重要である。しかしながら、下地の膜がＣＶＤ膜であれば、ＣＶＤ膜の表面は親水性が比較的高いため、ＣＶＤ膜上にスピンコート法で絶縁膜を容易かつ的確に形成することができる。このため、ステップＳ１１で絶縁膜ＩＬ８ｃをＣＶＤ法で形成した後、酸素プラズマ処理のようなステップＳ３に相当する処理を行うことなく、ステップＳ２で絶縁膜ＩＬ８ａをスピンコート法で形成することができる。これにより、製造工程数の低減を図ることができる。
ステップＳ２で絶縁膜ＩＬ８ａを形成した後、上記実施の形態１と同様に、本実施の形態２においても、上記ステップＳ３の処理を行う。すなわち、図４０に示されるように、絶縁膜ＩＬ８ａの表面に対して、酸素プラズマ処理を施す。このステップＳ３の処理は、上記実施の形態１で説明したように、絶縁膜ＩＬ８ａの表面の親水性を向上させる処理である。
ステップＳ３については、本実施の形態２も上記実施の形態１と同様である。このため、ステップＳ３の手法や意義、酸素プラズマ処理の代わりにオゾン（Ｏ３）雰囲気中の熱処理を行うこともできる点などについても、上記実施の形態１と同様である。
それから、上記実施の形態１と同様に、本実施の形態２においても、図４１に示されるように、ステップＳ４で、半導体基板ＳＢの主面（主面全面）上に、すなわち、絶縁膜ＩＬ８ａ上に、スピンコート法を用いて絶縁膜ＩＬ８ｂを形成する。
ステップＳ４については、本実施の形態２も上記実施の形態１と同様である。このため、絶縁膜ＩＬ８ｂの形成法や材料などについても、本実施の形態２も上記実施の形態１と同様である。
このようにステップＳ１１，Ｓ２，Ｓ３，Ｓ４を行うことにより、絶縁膜ＩＬ８ｃと絶縁膜ＩＬ８ｃ上の絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとの積層膜（積層絶縁膜）からなる層間絶縁膜ＩＬ８が形成される。このため、ステップＳ１１，Ｓ２，Ｓ３，Ｓ４は、層間絶縁膜ＩＬ８を形成する工程とみなすこともできる。
上記実施の形態１では、層間絶縁膜ＩＬ８は、ＣＶＤ法で形成した絶縁膜ＩＬ８ｃを有しておらず、絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとの積層膜からなるが、本実施の形態２では、層間絶縁膜ＩＬ８は、ＣＶＤ法で形成した絶縁膜ＩＬ８ｃを最下層に有しており、絶縁膜ＩＬ８ｃと絶縁膜ＩＬ８ｃ上の絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ａ上の絶縁膜ＩＬ８ｂとの積層膜からなる。層間絶縁膜ＩＬ８は、層間絶縁膜ＩＬ７上に、配線Ｍ７を覆うように、形成されている。
層間絶縁膜全体をＣＶＤ法で形成した上記第１検討例の場合は、層間絶縁膜形成後にＣＭＰ処理が必要となるが、本実施の形態２では、ＣＶＤ法で形成した絶縁膜ＩＬ８ｃ上にスピンコート法でそれぞれ形成した絶縁膜ＩＬ８ａ，ＩＬ８ｂを積層しているため、層間絶縁膜ＩＬ８を形成した後に層間絶縁膜ＩＬ８をＣＭＰ処理（研磨処理）する必要はない。絶縁膜ＩＬ８ｃの表面には、配線Ｍ７を反映した段差または凹凸が形成されているが、ステップＳ２，Ｓ３，Ｓ４を行って層間絶縁膜ＩＬ８を形成しているため、上記実施の形態１で説明したのと同様の理由により、層間絶縁膜ＩＬ８の平坦性を向上させることができ、平坦な表面を有する層間絶縁膜ＩＬ８を形成することができる。
その後、本実施の形態２においても、上記実施の形態１と同様に、上記ステップＳ５で層間絶縁膜ＩＬ８に上記スルーホールＳＨを形成し、上記ステップＳ６で上記スルーホールＳＨ内に上記ビア部Ｖ８を形成し、上記ステップＳ７で上記配線Ｍ８を形成するが、ここではその図示および繰り返しの説明は省略する。なお、上記スルーホールＳＨは、層間絶縁膜ＩＬ８を貫通して配線Ｍ７の一部を露出するように形成されるため、本実施の形態２の場合は、上記スルーホールＳＨは、絶縁膜ＩＬ８ｂと絶縁膜ＩＬ８ａと絶縁膜ＩＬ８ｃとを貫通することになる。
本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、ＣＶＤ法で形成した絶縁膜は、スピンコート法で形成した絶縁膜よりも、膜質が良好である。本実施の形態２では、ＣＶＤ法で形成した絶縁膜ＩＬ８ｃで配線Ｍ７を覆うことにより、配線Ｍ７の信頼性を向上させることができる。従って、半導体装置の信頼性を更に向上させることができる。
また、上記実施の形態１および実施の形態２の技術思想は、層間絶縁膜を形成するに際して、スピンコート法で形成した絶縁膜を複数積層するとともに、スピンコート法で形成した絶縁膜上に次の絶縁膜をスピンコート法で形成する前に、下地の絶縁膜（スピンコート法で形成した絶縁膜）の表面の親水性を向上させる処理（上記ステップＳ３に相当する処理）を行うことである。
このため、上記実施の形態１および本実施の形態２では、ステップＳ２とステップＳ３とをそれぞれ１回ずつ行った後に、ステップＳ４を行っているが、他の形態として、ステップＳ２とステップＳ３とを複数サイクル行った後に、ステップＳ４を行うこともできる。すなわち、ステップＳ２とその後のステップＳ３とを１サイクルとし、これを複数サイクル繰り返した後に、ステップＳ４を行うこともできる。この場合、スピンコート法で形成した絶縁膜ＩＬ８ａが複数層積層され、複数の絶縁膜ＩＬ８ａからなる積層膜上に、絶縁膜ＩＬ８ｂがスピンコート法で形成されることになるが、スピンコート工程と次のスピンコート工程との間には、ステップＳ３の処理が行われる。
すなわち、ステップＳ２とステップＳ３とをそれぞれ１回ずつ行った後にステップＳ４を行った場合は、スピンコート工程でそれぞれ形成された絶縁膜が２層積層される。一方、ステップＳ２とステップＳ３とを複数サイクル行った後にステップＳ４を行った場合は、スピンコート工程でそれぞれ形成された絶縁膜が３層以上積層されることになる。いずれの場合も、スピンコート工程と次のスピンコート工程との間には、ステップＳ３の処理が行われる。
一例として、ステップＳ２とステップＳ３とを３サイクル行った場合の工程フローを、図４２に示してある。図４２の場合は、ステップＳ１で配線Ｍ７を形成し、ステップＳ１１で絶縁膜ＩＬ８ｃをＣＶＤ法で形成してから、ステップＳ２とステップＳ３とを３サイクル繰り返している。１サイクル目のステップＳ２をステップＳ２ａと称し、１サイクル目のステップＳ３をステップＳ３ａと称し、２サイクル目のステップＳ２をステップＳ２ｂと称し、２サイクル目のステップＳ３をステップＳ３ｂと称し、３サイクル目のステップＳ２をステップＳ２ｃと称し、３サイクル目のステップＳ３をステップＳ３ｃと称することとする。
図４２の場合、ステップＳ１１で絶縁膜ＩＬ８ｃをＣＶＤ法で形成した後、その絶縁膜ＩＬ８ｃ上にステップＳ２ａで絶縁膜（ＩＬ８ａ）をスピンコート法で形成し、ステップＳ２ａで形成された絶縁膜（ＩＬ８ａ）の表面をステップＳ３ａで酸素プラズマ処理する。それから、その酸素プラズマ処理された絶縁膜（ＩＬ８ａ）上にステップＳ２ｂで絶縁膜（ＩＬ８ａ）をスピンコート法で形成し、ステップＳ２ｂで形成された絶縁膜（ＩＬ８ａ）の表面をステップＳ３ｂで酸素プラズマ処理する。それから、その酸素プラズマ処理された絶縁膜（ＩＬ８ａ）上にステップＳ２ｃで絶縁膜（ＩＬ８ａ）をスピンコート法で形成し、ステップＳ２ｃで形成された絶縁膜（ＩＬ８ａ）の表面をステップＳ３ｃで酸素プラズマ処理する。それから、その酸素プラズマ処理された絶縁膜（ＩＬ８ａ）上にステップＳ４で絶縁膜ＩＬ８ｂをスピンコート法で形成する。これにより、絶縁膜ＩＬ８ｃと、その上の３層の絶縁膜ＩＬ８ａと、その上の絶縁膜ＩＬ８ｂとの積層膜からなる層間絶縁膜が形成される。図４２の場合は、本実施の形態２を適用しているのでステップＳ１１が行われているが、上記実施の形態１を適用する場合は、図４２において、ステップＳ１１が省略される。
ステップＳ２とステップＳ３とを１サイクル行った場合に比べて、ステップＳ２とステップＳ３とを複数サイクル行った場合の方が、１回のスピンコート工程で形成する絶縁膜の厚みを、より薄くすることができる。このため、ステップＳ２とステップＳ３とを複数サイクル行った後にステップＳ４を行うことにより、最終的に形成される層間絶縁膜（ＩＬ８）の表面の平坦性を、より高めることができる。
一方、ステップＳ２とステップＳ３とを繰り返すサイクル数を多くすることは、半導体装置の製造工程数の増加につながる。このため、ステップＳ２とステップＳ３とをそれぞれ１回ずつ行った後に、ステップＳ４を行うことにより、形成される層間絶縁膜（ＩＬ８）の表面の平坦性を高めながら、半導体装置の製造工程数を抑制することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０，１１ ＭＩＳＦＥＴ
ＣＤ１，ＣＤ２ 導電膜
ＤＭ ダミー配線
ＤＳ 段差
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ７，ＩＬ８ 層間絶縁膜
ＩＬ８ａ，ＩＬ８ｂ，ＩＬ８ｃ 絶縁膜
ＩＬ１０８，ＩＬ２０８，ＩＬ３０８ 層間絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ７，Ｍ８ 配線
ＮＷ ｎ型ウエル
ＯＰ 開口部
ＰＡ 絶縁膜
ＰＤ パッド
ＰＲ１，ＰＲ２ フォトレジストパターン
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＨ スルーホール
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ８ ビア部

Claims (15)

  1. 半導体基板上に形成された第１層間絶縁膜を有する半導体装置の製造方法であって、
    （ａ）第１絶縁膜をスピンコート法により形成する工程、
    （ｂ）前記第１絶縁膜の表面の親水性を向上させる第１処理を行う工程、
    （ｃ）前記（ｂ）工程後に、前記第１絶縁膜上に第２絶縁膜をスピンコート法により形成する工程、
    を有し、
    前記第１層間絶縁膜は、前記第１絶縁膜と前記第２絶縁膜とを含む積層絶縁膜からなる、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で行われる前記第１処理は、酸素プラズマ処理である、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記酸素プラズマ処理の温度は、１７０℃以下である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で行われる前記第１処理は、オゾンを含有する雰囲気中の熱処理である、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程における前記第１絶縁膜の形成膜厚をＴ１とし、前記（ｃ）工程における前記第２絶縁膜の形成膜厚をＴ２としたときに、Ｔ１≧Ｔ２が成り立つ、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記第２絶縁膜とは、同じ材料からなる、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記第２絶縁膜とは、それぞれ酸化シリコンからなる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程と前記（ｂ）工程とを複数サイクル行った後に、前記（ｃ）工程が行われる、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程前に、
    （ａ１）第３絶縁膜をＣＶＤ法により形成する工程、
    を更に有し、
    前記（ａ）工程では、前記第３絶縁膜上に、前記第１絶縁膜がスピンコート法により形成され、
    前記第１層間絶縁膜は、前記第３絶縁膜と前記第１絶縁膜と前記第２絶縁膜とを含む積層絶縁膜からなる、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で行われる前記第１処理により、前記（ｃ）工程で前記第２絶縁膜を形成するために使用される薬液の前記第１絶縁膜に対する濡れ性が向上する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程前に、
    （ａ２）第２層間絶縁膜と前記第２層間絶縁膜上の配線とが主面上に形成された前記半導体基板を用意する工程、
    を更に有し、
    前記第１層間絶縁膜は、前記第２層間絶縁膜上に、前記配線を覆うように形成される、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記配線は、アルミニウム配線である、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程前に、
    （ａ３）ゲート電極が主面上に形成された前記半導体基板を用意する工程、
    を更に有し、
    前記第１層間絶縁膜は、前記半導体基板上に、前記ゲート電極を覆うように形成される、半導体装置の製造方法。
  14. 半導体基板上に形成された第１層間絶縁膜を有する半導体装置の製造方法であって、
    （ａ）第１絶縁膜をスピンコート法により形成する工程、
    （ｂ）前記第１絶縁膜の表面を酸素プラズマ処理する工程、
    （ｃ）前記（ｂ）工程後に、前記第１絶縁膜上に第２絶縁膜をスピンコート法により形成する工程、
    を有し、
    前記第１層間絶縁膜は、前記第１絶縁膜と前記第２絶縁膜とを含む積層絶縁膜からなる、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）工程の前記酸素プラズマ処理の温度は、１７０℃以下である、半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148258B (zh) * 2017-06-16 2022-05-03 联华电子股份有限公司 形成氧化层的方法
JP2019114750A (ja) * 2017-12-26 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102029101B1 (ko) 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
GB2577112A (en) * 2018-09-14 2020-03-18 Flexenable Ltd Forming dielectric for electronic devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155630A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置の製造方法
JPH05121560A (ja) * 1991-10-24 1993-05-18 Kawasaki Steel Corp 半導体装置の製造方法
JPH06216116A (ja) * 1993-01-12 1994-08-05 Sony Corp シリコーン樹脂による絶縁膜形成方法
JPH0855910A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH11135497A (ja) * 1997-10-27 1999-05-21 Canon Inc 層間絶縁膜及び表示装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3353539B2 (ja) 1995-06-01 2002-12-03 ソニー株式会社 半導体装置の製造方法
JPH09161330A (ja) 1995-12-11 1997-06-20 Shin Etsu Chem Co Ltd 光ディスクの製造方法
JPH09241518A (ja) 1996-03-13 1997-09-16 Fujitsu Ltd 樹脂組成物および多層配線形成方法
US5858882A (en) * 1997-03-24 1999-01-12 Vanguard International Semiconductor Corporation In-situ low wafer temperature oxidized gas plasma surface treatment process
US6274516B1 (en) * 1997-10-27 2001-08-14 Canon Kabushiki Kaisha Process for manufacturing interlayer insulating film and display apparatus using this film and its manufacturing method
KR100703971B1 (ko) * 2005-06-08 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155630A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置の製造方法
JPH05121560A (ja) * 1991-10-24 1993-05-18 Kawasaki Steel Corp 半導体装置の製造方法
JPH06216116A (ja) * 1993-01-12 1994-08-05 Sony Corp シリコーン樹脂による絶縁膜形成方法
JPH0855910A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH11135497A (ja) * 1997-10-27 1999-05-21 Canon Inc 層間絶縁膜及び表示装置の製造方法

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