CN1877834B - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1877834B
CN1877834B CN2006100916013A CN200610091601A CN1877834B CN 1877834 B CN1877834 B CN 1877834B CN 2006100916013 A CN2006100916013 A CN 2006100916013A CN 200610091601 A CN200610091601 A CN 200610091601A CN 1877834 B CN1877834 B CN 1877834B
Authority
CN
China
Prior art keywords
semiconductor device
layer
dielectric layer
vacuum ultraviolet
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006100916013A
Other languages
English (en)
Other versions
CN1877834A (zh
Inventor
张东烈
李泰政
金成焕
李受哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1877834A publication Critical patent/CN1877834A/zh
Application granted granted Critical
Publication of CN1877834B publication Critical patent/CN1877834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

提供了一种半导体集成电路器件及其制造方法。所述半导体集成电路器件包括：包括第一掺杂剂的半导体衬底；形成于所述半导体衬底上的第一导电层图案；形成于所述第一导电层图案上的层间介质层；形成于所述层间介质层上的第二导电层图案；以及阻挡照射到半导体衬底的真空紫外线的第一真空紫外线(VUV)阻挡层。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及一种半导体集成电路器件及其制造方法，更具体而言，本申请涉及一种具有改善的工作特性的半导体集成电路器件及其制造方法。
背景技术
诸如芯片上系统(SOC)、微控制器单元(MCU)和显示驱动器IC(DDI)的半导体集成电路器件包括多个外围器件和许多接口电路，外围器件比如是处理器、存储器、逻辑电路、视频和图像处理电路。于是，半导体集成电路器件包括具有多种驱动电压的晶体管。举例来说，在半导体集成电路器件中可以包括高压(15-30V)驱动晶体管、中压(4-6V)驱动晶体管和低压(1-3V)驱动晶体管。
具体而言，为了使高压驱动晶体管即使在施加了高压时也能够正常工作，高压驱动晶体管的漏极区和半导体衬底之间的击穿电压应当充分高。于是，漏极区的重掺杂区和栅电极隔开充分距离以提高击穿电压，而减小漏极区的轻掺杂区和半导体衬底的掺杂浓度以扩大耗尽区。因此，高压驱动晶体管的栅极绝缘层厚度大于低压驱动晶体管的栅极绝缘层厚度。
在制造高压驱动晶体管之后，执行形成多层互连线和多层绝缘层的后工艺。随后的工艺通常是诸如导电层蚀刻或光致抗蚀剂层灰化的等离子体工艺。在等离子体工艺期间产生真空紫外(VUV)线照射到半导体衬底，于是在栅极绝缘层和/或器件隔离层上沉积了正电荷(或负电荷)。由于漏极区的轻掺杂区和半导体衬底的掺杂浓度低，所以由真空紫外线导致的电荷的小变化导致高压驱动晶体管特性的显著变化。
举例来说，对于NMOS高压驱动晶体管的情况，沉积在栅极绝缘层上的正电荷在栅极绝缘层下方形成沟道，由此增大了漏极关闭电流(Idoff)。此外，沉积在器件隔离层上的正电荷在器件隔离层和P阱界面上形成反型层，并在漏极区和相邻的PMOS高压驱动晶体管的N阱之间产生隔离电流(Isol)，由此减弱隔离效果。
发明内容
本发明提供了一种具有改善的工作特性的半导体集成电路器件。
本发明还提供了一种制造具有改善的工作特性的半导体集成电路器件的方法。
在看到以下描述之后本领域的技术人员将明白本发明的上述目的以及其他目的、特点和优点。
根据本发明的一方面，提供了一种半导体集成电路器件，其包括：包括第一掺杂剂的半导体衬底；形成于所述半导体衬底上的第一导电层图案；形成于所述第一导电层图案上的层间介质层；形成于所述层间介质层上的第二导电层图案；以及形成于所述第二导电层图案和所述层间介质层上的第一真空紫外线(VUV)阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
在另一个实施例中，半导体集成电路器件可以还包括第一真空紫外线阻挡层下方的第一氧化物层。
在另一个实施例中，所述第一真空紫外线阻挡层由带隙小于氧化硅的材料形成。
在另一个实施例中，所述第一真空紫外线阻挡层包括氮化物。
在另一个实施例中，所述第一真空紫外线阻挡层为SiN层或SiON层。
在另一个实施例中，所述第一导电层图案为高压驱动晶体管的栅电极。
在另一个实施例中，所述高压驱动晶体管包括源极/漏极区，所述源极/漏极区由重掺杂区和包括第二掺杂剂的轻掺杂区构成，所述轻掺杂区设置于所述栅电极处，形成于所述半导体衬底中并与所述半导体衬底具有不同的导电类型，且所述重掺杂区与所述栅电极隔开预定间距，形成得浅于所述轻掺杂区并与所述半导体衬底具有不同的导电类型。
在另一个实施例中，所述第一掺杂剂的掺杂剂浓度在1×1015-1×1017atoms/cm3的范围内。
在另一个实施例中，所述第二掺杂剂的掺杂剂浓度在1×1014-1×1016atoms/cm3的范围内。
在另一个实施例中，半导体集成电路器件还可以包括通过等离子体淀积形成于所述第一真空紫外线阻挡层上的金属间介质层。
在另一个实施例中，所述金属间介质层包括依次形成的第一介质层和第二介质层，所述第一介质层比所述第二介质层具有更好的缝隙填充特性。
在另一个实施例中，所述半导体集成电路器件还可以包括形成于所述金属间介质层上的第三导电层图案以及形成于所述第三导电层图案和所述金属间介质层的整个表面上以阻挡照射到所述半导体衬底的真空紫外线的第二真空紫外线阻挡层。
在另一个实施例中，半导体集成电路器件可以还包括第二真空紫外线阻挡层下方的第二氧化物层。
在另一个实施例中，所述第二真空紫外线阻挡层由带隙小于氧化硅的材料形成。
根据本发明的另一方面，提供了一种制造半导体集成电路器件的方法，所述方法包括：在包括第一掺杂剂的半导体衬底上形成第一导电层图案；在所述第一导电层图案上形成层间介质层；在所述层间介质层上形成第二导电层图案；以及在所述第二导电层图案和所述层间介质层的整个表面上形成第一真空紫外线(VUV)阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
在另一个实施例中，制造半导体集成电路器件的方法可以还包括在第一真空紫外线阻挡层下方形成第一氧化物层。
在另一个实施例中，所述第一真空紫外线阻挡层由带隙小于氧化硅的材料形成。
在另一个实施例中，所述第一真空紫外线阻挡层包括氮化物。
在另一个实施例中，所述第一真空紫外线阻挡层为SiN层或SiON层。
在另一个实施例中，所述第一导电层图案为高压驱动晶体管的栅电极。
在另一个实施例中，所述高压驱动晶体管包括源极/漏极区，所述源极/漏极区由重掺杂区和包括第二掺杂剂的轻掺杂区构成，所述轻掺杂区设置于所述栅电极处，形成于所述半导体衬底中并与所述半导体衬底具有不同的导电类型，且所述重掺杂区与所述栅电极隔开预定间距，形成得浅于所述轻掺杂区并与所述半导体衬底具有不同的导电类型。
在另一个实施例中，所述第一掺杂剂的掺杂剂浓度在1×1015-1×1017atoms/cm3的范围内。
在另一个实施例中，所述第二掺杂剂的掺杂剂浓度在1×1014-1×1016atoms/cm3的范围内。
在另一个实施例中，制造半导体集成电路器件的方法还可以包括通过等离子体淀积在所述第一真空紫外线阻挡层上形成金属间介质层。
在另一个实施例中，所述金属间介质层包括依次形成的第一介质层和第二介质层，所述第一介质层比所述第二介质层具有更好的缝隙填充特性。
在另一个实施例中，所述制造半导体集成电路器件的方法还可以包括在所述金属间介质层上形成第三导电层图案以及在所述第三导电层图案和所述金属间介质层的整个表面上形成第二真空紫外线阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
在另一个实施例中，制造半导体集成电路器件的方法可以还包括在第二真空紫外线阻挡层下方形成第二氧化物层。
在另一个实施例中，所述第二真空紫外线阻挡层由带隙小于氧化硅的材料形成。
附图说明
通过参考附图详细描述其优选实施例，本发明的以上和其他特征和益处将变得更加显见，附图中：
图1为根据本发明第一实施例的半导体集成电路器件的布局；
图2为取自图1中的线II-II’的截面图；
图3A到6B为说明根据本发明第一实施例的半导体集成电路器件的效果的视图；
图7为根据本发明第二实施例的半导体集成电路器件的截面图；
图8为根据本发明第三实施例的半导体集成电路器件的截面图；
图9A到9F为说明根据本发明制造半导体集成电路器件的方法的截面图；以及
图10为在制造NMOS高压驱动晶体管和PMOS晶体管并在每个NMOS高压驱动晶体管和PMOS晶体管的第一互连线上形成SiON层之后测量漏极关闭电流的结果。
具体实施方式
参考以下的对优选实施例的详细说明和附图可以更容易地理解本发明的优点和特征以及实现方法。
文中，高压驱动晶体管是施加15-30V驱动电压的晶体管，低压驱动晶体管是施加3V或更低驱动电压的晶体管。不过，显然本领域的技术人员可以容易地改变驱动电压的特定值。
图1为根据本发明第一实施例的半导体集成电路器件的布局。图2为取自图1中的线II-II’的截面图。文中，半导体集成电路器件可以是，但不局限于显示驱动器IC(DDI)的逆变器(inverter)。
参考图1和2，根据本发明第一实施例的半导体集成电路器件1包括：具有第一掺杂剂的半导体衬底100；NMOS高压驱动晶体管200；PMOS高压驱动晶体管300和上部分层结构(upper-level layer structure)400。
半导体衬底100可以是硅衬底、SOI(绝缘体上硅)衬底、镓砷衬底、硅锗衬底、陶瓷衬底、石英衬底或用于显示装置的玻璃衬底。半导体衬底100通常为P型衬底，可以在半导体衬底100上生长P型外延层。
形成于半导体衬底100上的器件隔离层110界定有源区。隔离层可以是通过局部氧化(LOCOS)工艺形成的浅沟槽隔离(STI)或场氧化物隔离(FOX)。
可以形成P阱120和N阱130以在半导体衬底100中获得高压驱动晶体管。具体而言，用在高压驱动晶体管中的阱的掺杂剂浓度低于用在低压驱动晶体管中的阱的掺杂剂浓度。举例来说，P阱120和/或N阱130的第一掺杂剂浓度可以在1×1015-1×1017atom/cm3的范围中。
NMOS高压驱动晶体管200包括栅电极220、栅极绝缘层210、源极区230和漏极区240。
栅电极220是在半导体衬底100上沿特定方向延伸的导电层图案并经由栅极绝缘层210与半导体衬底100绝缘。栅极绝缘层210通常由氧化硅(SiOx)制成。具体而言，高压驱动晶体管的栅极绝缘层厚度大于低压驱动晶体管的栅极绝缘层厚度。举例来说，NMOS高压驱动晶体管200的栅极绝缘层210可以具有200-400
Figure 200610091601310000210003_0
的厚度，低压驱动晶体管的栅极绝缘层可以具有30-150
Figure 200610091601310000210003_1
的厚度。亦即，低压驱动晶体管的栅极绝缘层薄，于是提高了半导体器件的驱动速度，而NMOS高压驱动晶体管200的栅极绝缘层210厚，于是在15V或更高的高压下具有充分高的耐应力水平(proofstress level)。
源极区230和漏极区240设置于栅电极220的两个侧壁处。具体而言，NMOS高压驱动晶体管200的源极区230和漏极区240形成用于高压驱动的掩模隔离的(mask islanded)双扩散漏极(MIDDD)结构。亦即，具有第二掺杂剂的轻掺杂区232和242设置于栅电极220处且于是形成于半导体衬底100中，而重掺杂区234和244与栅电极220隔开预定间距且形成得比轻掺杂区232和242浅。当施加高压的重掺杂区234和244与栅电极220隔开充分大间距时就能够提高击穿电压。
具体而言，NMOS高压驱动晶体管200的轻掺杂区232和242的掺杂剂浓度低于低压驱动晶体管中所用的轻掺杂区的掺杂剂浓度。例如，轻掺杂区232和242中第一掺杂剂的浓度可以在1×1014-1×1016atom/cm3的范围内。照此，如果P阱120和轻掺杂区232和242是轻掺杂的，在P阱120和轻掺杂区232和242的边界处的耗尽区宽度就增大。由于击穿电压得到了充分提高，因此即使向漏极区240施加高压，稳定工作也是可能的。
虽然在本发明第一实施例中源极区230和漏极区240形成MIDDD结构，但是它们也可以具有轻扩散漏极(LDD)结构、掩模LDD(MLDD)结构或横向双扩散MOS(LDMOS)结构，只要它们适于高压驱动。
PMOS高压驱动晶体管300包括栅电极320、栅极绝缘层310、源极区330和漏极区340。PMOS高压驱动晶体管300与NMOS高压驱动晶体管200互补，将不会给出其描述。
上部分层结构400包括层间介质层410、接触423、第一互连线430、第一真空紫外线(VUV)阻挡层440、第一金属间介质层(intermetallic dielectriclayer)450、第一通路(via)463、第二互连线470、第二金属间介质层480、第二通路493、第三互连线495和钝化层496。
层间介质层410形成于NMOS高压驱动晶体管200、PMOS高压驱动晶体管300和半导体衬底100上。层间介质层410由低介电常数的介质材料形成。用于层间介质层410的低介电常数的介质材料可以是从例如由如下材料构成的组中选择的至少一种：可流动氧化物(FOX)层、Tonnen硅氮烷(TOSZ，Tonnen Silazane，由Tonnen公司制造的硅氮烷)层、未掺杂硅酸盐玻璃(USG)层、硼硅酸盐玻璃(BSG)层、磷硅酸盐玻璃(PSG)层、硼磷硅酸盐玻璃(BPSG)层、等离子体增强的原硅酸四乙酯(PE-TEOS)层、氟化物硅酸盐(FSG)层、高密度等离子体(HDP)层、等离子体增强的氧化物(PEOX)层和这些层的堆叠层。半导体集成电路器件1的互连线的总体介电常数和电阻-电容(RC)延迟能够得到减小。
在本发明的第一实施例中，层间介质层410包括PEOX层411、BPSG层412和PE-TEOS层413。这里，PEOX层411用作缓冲层，而BPSG层412具有出色的缝隙填充特性，于是减小了由栅电极220和320导致的台阶。PE-TEOS层413提供出色的生产能力，于是能够迅速将层间介质层410形成到预定厚度。
接触423形成于层间介质层410的预定区域中，以电连接NMOS和PMOS高压驱动晶体管200和300的源极/漏极区230、240、330、340、栅电极220和320与第一互连线430。接触423可以由比如铜、钛或钨的金属材料形成。
此外，可以围绕接触423形成第一阻挡图案422，以防止接触423的材料扩散到层间介质层410。第一阻挡图案422可以由Ti、TiN、Ti/TiN、Ta、TaN、Ta/TaN或Ta/TiN形成。
第一互连线430形成于层间介质层410上并且为导电层图案，其连接到NMOS和PMOS高压驱动晶体管200和300的源极/漏极区230、240、330、340、栅电极220和320。第一互连线430可以由铝形成至约5000
Figure 200610091601310000210003_2
的厚度。虽然未示出，但是当第一互连线430为铝互连线时，可以在第一互连线430和接触423之间进一步由Ti/TiN形成粘结膜以改善第一互连线430和接触423之间的粘附性，且可以在第一互连线430上进一步由Ti、TiN或Ti/TiN形成抗反射涂层膜以防止光刻工艺期间铝的漫反射。
在本发明的第一实施例中，第一互连线430用于将地电压施加到NMOS高压驱动晶体管200的源极区230，将电源电压施加到PMOS高压驱动晶体管300的源极区330，将预定的信号电压施加到NMOS高压驱动晶体管200的漏极区240和PMOS高压驱动晶体管300的漏极区340。
第一VUV阻挡层440形成于第一互连线430和层间介质层410的整个表面上并阻挡照射到半导体衬底100的真空紫外线。第一VUV阻挡层440由带隙小于氧化硅(SiOx)的材料形成。栅极绝缘层210和310和/或器件隔离层110主要由氧化硅(SiOx)形成。于是，在照射能量大于氧化硅(SiOx)带隙的真空紫外线时，就形成了电子-空穴对(EHP)且正电荷和/或负电荷积累在栅极绝缘层210和310和/或器件隔离层110上。所沉积的正电荷和/或负电荷提高了漏极关闭电流(Idoff)和隔离电流(Isol)。由于形成于栅极绝缘层210和310以及器件隔离层110上方的第一VUV阻挡层440由带隙小于氧化硅(SiOx)的材料形成，因此在到达栅极绝缘层210和310以及器件隔离层110之前真空紫外线能够被吸收。
带隙小于氧化硅(SiOx)的材料可以是，但不限于，氮化物层或者具体而言是SiN层或SiON层。因为具有比SiON层更好的VUV吸收特性，所以SiN层可以形成到50
Figure 200610091601310000210003_3
或更大的厚度，而SiON层可以形成到500
Figure 200610091601310000210003_4
或更大的厚度。此外，随着SiN层或SiON层厚度的增加VUV吸收得到提高，但是SiN层或SiON层的厚度可以根据半导体集成电路器件1的特性进行调节。
此外，当第一VUV阻挡层440为氮化物层时，它能够阻挡外部离子或水分进入半导体衬底100。形成于第一VUV阻挡层440上的第一金属间介质层450和第二金属间介质层480由于制造工艺的原因可能包括外部离子或水分。外部离子或水分可能被扩散并沉积在栅极绝缘层210和310和/或器件隔离层110上。沉积的外部离子或水分增大了漏极关闭电流(Idoff)和隔离电流(Isol)。由于第一VUV阻挡层440能够在外部离子或水分到达栅极绝缘层210和310和/或器件隔离层110之前阻挡外部离子或水分，因此能够减小漏极关闭电流(Idoff)和隔离电流(Isol)。
第一金属间介质层450形成于第一VUV阻挡层440上。第一金属间介质层450具有低介电常数的介质材料，可以是从例如由如下材料构成的组中选择的至少一种材料：可流动氧化物(FOX)层、Tonnen硅氮烷(TOSZ)层、未掺杂硅酸盐玻璃(USG)层、硼硅酸盐玻璃(BSG)层、磷硅酸盐玻璃(PSG)层、硼磷硅酸盐玻璃(BPSG)层、等离子体增强的原硅酸四乙酯(PE-TEOS)层、氟化物硅酸盐(FSG)层、高密度等离子体(HDP)层、等离子体增强的氧化物和这些层的堆叠层。半导体集成电路器件1的互连线的总体介电常数和电阻-电容(RC)延迟能够得到减小。
在本发明的第一实施例中，HDP层451和PE-TEOS层452是依次淀积的。在一个实施例中，HDP层451和PE-TEOS层452是通过等离子体淀积形成的。等离子体淀积有利之处在于能够以低温进行淀积。虽然在使用等离子体时可能发射真空紫外线，但是第一VUV阻挡层440吸收所发射的真空紫外线，因此防止半导体集成电路器件1被所照射的真空紫外线损伤。
此外，第一金属间介质层450可能包括外部离子或水分，但是第一VUV阻挡层440吸收外部离子或水分，由此防止半导体集成电路器件1被外部离子或水分损伤。
HDP层451具有出色的缝隙填充特性并减小由第一互连线430造成的台阶。PE-TEOS层452提供出色的生产能力，于是第一金属间介质层450能够迅速形成到预定厚度。
第一通路463形成于第一金属间介质层450的预定区域中以电连接第一互连线430和第二互连线470。第一通路463可以由比如铜、钛或钨的金属材料形成。第二阻挡图案462围绕第一通路463形成以防止第一通路463的材料扩散到第一金属间介质层450。
第二互连线470形成于第一金属间介质层450上并电连接到第一互连线430。第二互连线470可以主要由铝形成。第二金属间介质层480在第二互连线470上由低介电常数材料形成。第二通路493形成于第二金属间介质层480的预定区域中以电连接第二互连线470和第三互连线495。钝化层496形成于第三互连线495上以保护半导体集成电路器件1。
图3A到4B为说明根据本发明第一实施例的半导体集成电路器件的效果的视图。这里，图3A和4A表示半导体集成电路器件1不包括第一VUV阻挡层440的情况，而图3B和4B表示半导体集成电路器件1包括第一VUV阻挡层440的情况。
参考图3A和3B，如果将真空紫外线照射到半导体集成电路器件1，在NMOS高压驱动晶体管200的栅极绝缘层210上就会积累正电荷。一旦正电荷积累在栅极绝缘层210上，负电荷就积累在P阱120的表面上，由此形成反型层122。具体而言，可能容易形成反型层122，因为NMOS高压驱动晶体管200的P阱120具有低的掺杂剂浓度。于是，可以不向栅电极220施加高于阈值电压的电压而生成漏极关闭电流Idoff。
另一方面，由于在图3B和4B中所照射的真空紫外线被第一VUV阻挡层440吸收，所以在NMOS高压驱动晶体管200的栅极绝缘层210上不会积累正电荷。结果，不产生漏极关闭电流Idoff。
参考图4A和4B，一旦将真空紫外线照射到图4A的半导体集成电路器件1上，就在NMOS高压驱动晶体管和PMOS高压驱动晶体管(参见图2的200和300)的器件隔离层110上积累正电荷。更具体地说，当器件隔离层110是氧化硅(SiOx)层时，如果真空紫外线具有大于氧化硅层带隙的能量，就形成电子空穴对且在邻接P阱120和N阱130的器件隔离层110上积累正电荷。当在器件隔离层110上积累正电荷时，就在邻接器件隔离层110的P阱120和N阱130的表面上积累负电荷。于是，在P阱120中形成反型层122，并在N阱130中形成其中积累了正电荷的积累层132。由于P阱120和N阱130具有低的掺杂剂浓度，所以可以容易地形成反型层122和积累层132。于是，就可以通过NMOS高压驱动晶体管200的漏极区230和PMOS高压驱动晶体管300的N阱之间的反型层122形成隔离电流Isol。结果，劣化了NMOS高压驱动晶体管200和PMOS高压驱动晶体管300之间的隔离。
另一方面，由于照射的真空紫外线被图4B中的第一VUV阻挡层440吸收，所以在电隔离NMOS高压驱动晶体管200和PMOS高压驱动晶体管300的器件隔离层110上未积累正电荷。结果，未产生隔离电流Isol。
虽然在图3A到4B中仅仅描述了照射真空紫外线于是在栅极绝缘层210和器件隔离层110上积累正电荷的情形，对于本领域的技术人员很明显的是，通过施加到半导体衬底的衬底偏压也能够积累负电荷。于是，同样明显的是，当积累了负电荷时可以以类似方式生成漏极关闭电流Idoff和隔离电流Isol。
图5A到6B为展示本发明第一实施例的半导体集成电路器件的效果的视图，在其每个中，图5A和6A示出了没有第一VUV阻挡层440的半导体集成电路器件，而图5B和6B示出了有VUV阻挡层440的半导体集成电路器件。
参考图5A和5B，在图5A的半导体集成电路器件1中，来自多个金属间介质层(图2的450和480)的外部离子或水分被扩散，于是在PMOS高压驱动晶体管300的栅极绝缘层310上可能积累负电荷。一旦负电荷在栅极绝缘层310上积累，正电荷同样会积累，于是形成反型层134。具体而言，可能容易形成反型层134，因为PMOS高压驱动晶体管300的N阱130具有低的掺杂剂浓度。于是，可以不向栅电极320施加高于阈值电压的电压而生成漏极关闭电流Idoff。
另一方面，由于外部离子或水分被图5B中由氮化物形成的第一VUV阻挡层440所吸收，因此在PMOS高压驱动晶体管300的栅极绝缘层310上未积累负电荷。
参考图6A，来自多个金属间介质层(参见图2的450和480)的外部离子或水分被扩散，于是可能在电隔离NMOS高压驱动晶体管和PMOS高压驱动晶体管(参见图2的200和300)的器件隔离层110上积累负电荷。一旦在器件隔离层110上积累了负电荷，就在邻接器件隔离层110的P阱120和N阱130的表面上积累正电荷。于是，在N阱130中形成反型层134，并在P阱120中形成其中积累了正电荷的积累层124。反型层134和积累层124能够容易地形成，因为NMOS高压驱动晶体管和PMOS高压驱动晶体管的P阱120和N阱130具有低的掺杂剂浓度。于是，就可以通过PMOS高压驱动晶体管300的漏极区340和NMOS高压驱动晶体管200的P阱120之间的反型层134形成隔离电流Isol。结果，劣化了NMOS高压驱动晶体管200和PMOS高压驱动晶体管300之间的隔离。
另一方面，在图6B中，由于外部离子或水分被氮化物形成的第一VUV阻挡层440吸收，所以在电隔离NMOS高压驱动晶体管200和PMOS高压驱动晶体管300的器件隔离层110上未积累负电荷。结果，未产生隔离电流Isol。
虽然在图5A到6B中仅仅描述了在栅极绝缘层310和器件隔离层110上积累负电荷的情形，对于本领域的技术人员很明显的是，通过施加到半导体衬底的衬底偏压也能够积累正电荷。于是，同样明显的是，当积累了正电荷时可以以类似方式生成漏极关闭电流Idoff和隔离电流Isol。
图7为根据本发明第二实施例的半导体集成电路器件的截面图。与图2所示的实施例具有相同功能的部件分别以相同的附图标记标示，它们的重复描述将被省略。
参考图7，根据本发明第二实施例的半导体集成电路器件2与根据本发明第一实施例的半导体集成电路器件1的区别在于，在第二互连线470和第一金属间介质层450的整个表面上进一步形成了阻挡照射到半导体衬底100的真空紫外线的第二VUV阻挡层475。第二VUV阻挡层475阻挡照射到半导体衬底100的真空紫外线、外部离子和水分。第二VUV阻挡层475由带隙小于氧化硅(SiOx)的材料形成。例如，第二VUV阻挡层475可以是，但不限于SiN层或SiON层。
由于在根据本发明第二实施例的半导体集成电路器件2中形成有第一VUV阻挡层440和第二VUV阻挡层475，因此在阻挡真空紫外线和吸收外部离子和水分方面半导体集成电路器件2能够优于根据本发明第一实施例的半导体集成电路器件1。
在一个实施例中，可以仅仅在第二互连线470和第一金属间介质层450的整个表面上形成VUV阻挡层。不过，可能会由于在制造第一金属间介质层450的工艺期间发射的真空紫外线或者由于第一金属间介质层450中包括的外部离子和水分导致损伤。
图8为根据本发明第三实施例的半导体集成电路器件的截面图。
参考图8，根据本发明第三实施例的半导体集成电路器件3与根据本发明第一实施例的半导体集成电路器件1不同之处在于，在第一互连线430和层间介质层410以及第一VUV阻挡层440的整个表面之间进一步包括第一氧化物层435。第一氧化物层435充当着第一互连线430和层间介质层410与第一VUV阻挡层440的整个表面之间的缓冲。
在一个实施例中，可以在第一金属间介质层和第二互连线的整个表面上依次形成第二氧化物层和第二VUV阻挡层。
图9A到9F为说明根据本发明制造半导体集成电路器件的方法的截面图。
参考图9A，提供半导体衬底100。在半导体衬底100上形成器件隔离层110以界定有源区。在有源区上形成NMOS高压驱动晶体管200和PMOS高压驱动晶体管300。
接着，层间介质层410形成于NMOS高压驱动晶体管200、PMOS高压驱动晶体管300和半导体衬底100上。层间介质层410可以由低k材料形成。在本发明的该实施例中，依次形成PEOX层411、BPSG层412和PE-TEOS层413。
接着，通过在层间介质层410上执行典型的刻蚀工艺形成接触孔421，其暴露NMOS高压驱动晶体管200的源极/漏极区230和240以及PMOS高压驱动晶体管300的源极/漏极区330和340。
参考图9B，沿着接触孔421的侧面和底部以及层间介质层410的顶部的轮廓保形地形成第一阻挡层。第一阻挡层可以使用化学气相淀积(CVD)或溅射由Ti、TiN、Ti/TiN、Ta、TaN、Ta/TaN或Ta/TiN形成。
接着，通过淀积诸如Cu、Ti或W的导电材料以充分填充接触孔421在第一阻挡层440上形成金属层。这里，优选使用CVD或溅射淀积Ti或W，因为Cu容易扩散到层间介质层410中。
接着，使用化学机械抛光(CMP)抛光金属层和第一阻挡层440，直到暴露层间介质层410的表面，由此形成填充接触孔421的接触423。此时，第一阻挡层保留在接触423的侧壁和底部成为第一阻挡层图案422。
参考图9C，在层间介质层410上淀积并然后构图第一互连线导电层，由此形成第一互连线430。这里，铝被用于第一互连线导电层并使用CVD或溅射而淀积。
虽然未示出，但是当第一互连线430为铝互连线时，可以在第一互连线430和接触423之间进一步由Ti/TiN形成粘结膜以改善第一互连线430和接触423之间的粘附性，且可以在第一互连线430上进一步由Ti、TiN或Ti/TiN形成抗反射涂层膜以防止光刻工艺期间铝的漫反射。
参考图9D，在第一互连线430和层间介质层410的整个表面上形成第一VUV阻挡层440，其阻挡照射到半导体衬底100的真空紫外线。例如，第一VUV阻挡层440由带隙小于氧化硅(SiOx)的材料，例如氮化物形成。具体而言，可以通过CVD形成SiN层或SiON层。
参考图9E，在第一VUV阻挡层440上形成第一金属间介质层450。在本发明的第一实施例中，依次淀积HDP层451和PE-TEOS层452。这里，HDP层451和PE-TEOS层452是通过等离子体淀积形成的。等离子体淀积有利之处在于能够以低温进行淀积。虽然在使用等离子体时可能发射真空紫外线，但是第一VUV阻挡层440吸收所发射的真空紫外线，因此防止半导体集成电路器件1被所照射的真空紫外线损伤。
参考图9F，在第一金属间介质层450上形成光致抗蚀剂图案465，由此形成暴露第一互连线430的第一通路孔461。此后，使用高温氧等离子体通过灰化工艺除去光致抗蚀剂图案465。在使用等离子体时可能发射真空紫外线，但是第一VUV阻挡层440吸收真空紫外线，于是防止了半导体集成电路器件1被损伤。
再次参考图2，沿着第一通路孔461的侧面和底部以及第一金属间介质层450的顶部的轮廓保形地形成第二阻挡层。接着，通过在第二阻挡层上淀积诸如Cu、Ti或W的导电材料以充分填充第一通路孔461形成金属层。接着，使用CMP抛光金属层和第二阻挡层，直到暴露第一金属间介质层450的表面，由此形成填充第一通路孔461的第一通路463。
在第一金属间介质层450上形成第二互连线470。形成第二金属间介质层480、第二通路孔491、第三阻挡层图案492和第二通路493。
在第二金属间介质层480上形成第三互连线495，并在第三互连线495上形成保护半导体集成电路器件1的钝化层496。
尽管已经描述了制造根据本发明实施例的半导体集成电路器件的方法，但是本领域的技术人员从技术上能够很容易想到制造根据本发明的其他实施例的半导体集成电路器件的方法。于是将不给出其解释。
下述的实验例是为了说明的目的，本领域的普通技术人员能够容易想到其他例子和应用。
<实验例>
参考图10，在形成均具有25μm的宽度和4μm的长度的四十二个NMOS高压驱动晶体管和四十二个PMOS高压驱动晶体管之后，在十一个NMOS高压驱动晶体管N1到N11和十一个PMOS高压驱动晶体管P1到P11的每个中的第一互连线上形成厚度为260
Figure 200610091601310000210003_5
的SiON层，在二十五个NMOS高压驱动晶体管N12到N36和二十五个PMOS高压驱动晶体管P12到P36的每个中的第一互连线上形成厚度为600
Figure 200610091601310000210003_6
的SiON层，且在六个NMOS高压驱动晶体管N37到N42和六个PMOS高压驱动晶体管P37到P42中的每个的第一互连线上不形成SiON层。
接着，测量四十二个NMOS高压驱动晶体管和四十二个PMOS高压驱动晶体管的每个的漏极关闭电流Idoff，结果在图10中示出。
参考图10，x轴表示晶体管的序号，y轴表示漏极关闭电流Idoff。在实验例中，在栅极绝缘层上积累了负电荷。于是，NMOS高压驱动晶体管N1到N42的漏极关闭电流Idoff恒定，约为0.5pA/μm。另一方面，在PMOS高压驱动晶体管P1到P42中，SiON层的厚度增大，漏极关闭电流Idoff减小。亦即，在没有SiON层的PMOS高压驱动晶体管P37到P42中漏极关闭电流Idoff约为50pA/μm，在SiON层厚度为260
Figure 200610091601310000210003_7
的PMOS高压驱动晶体管P1到P11中漏极关闭电流Idoff约为5pA/μm，在SiON层厚度为600的PMOS高压驱动晶体管P12到P36中漏极关闭电流Idoff类似于NMOS高压驱动晶体管N1到N42中的漏极关闭电流Idoff。
如上所述，根据本发明的半导体集成电路器件及其制造方法至少提供了以下优点。
第一，VUV阻挡层防止真空紫外线照射到半导体衬底并防止外部离子或水分渗透到半导体衬底。
第二，通过减小诸如漏极关闭电流Idoff和隔离电流Isol的漏电流，能够改善半导体集成电路器件的工作特性。
尽管已经参考其示范性实施例特别展示和描述了本发明，但是本领域的普通技术人员的将要理解，可以在其中做出多种形式和细节上的变化而不脱离由权利要求所限定的本发明的精神和范围。因此，应当理解，上述实施例仅仅在描述的意义上提供，将不被视为对本发明的范围带来任何限制。
本申请要求于2005年6月8日在韩国知识产权局提交的韩国专利申请No.10-2005-0049016的优先权，其全部内容在此引入以做参考。

Claims (28)

1.一种半导体集成电路器件，包括：
包括第一掺杂剂的半导体衬底；
形成于所述半导体衬底上的第一导电层图案，所述第一导电层图案为高压驱动晶体管的栅电极，所述高压驱动晶体管的驱动电压为15-30V；
形成于所述第一导电层图案上的层间介质层；
形成于所述层间介质层上的第二导电层图案；以及
形成于所述第二导电层图案和所述层间介质层上的第一真空紫外线阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
2.如权利要求1所述的半导体集成电路器件，还包括所述第一真空紫外线阻挡层下方的第一氧化物层。
3.如权利要求1所述的半导体集成电路器件，其中所述第一真空紫外线阻挡层由带隙小于氧化硅的材料形成。
4.如权利要求3所述的半导体集成电路器件，其中所述第一真空紫外线阻挡层包括氮化物。
5.如权利要求4所述的半导体集成电路器件，其中所述第一真空紫外线阻挡层为SiN层或SiON层。
6.如权利要求1所述的半导体集成电路器件，其中所述高压驱动晶体管包括源极/漏极区，所述源极/漏极区由重掺杂区和包括第二掺杂剂的轻掺杂区构成，所述轻掺杂区设置于所述栅电极处，形成于所述半导体衬底中并与所述半导体衬底具有不同的导电类型，且所述重掺杂区与所述栅电极隔开预定间距，形成得浅于所述轻掺杂区并与所述半导体衬底具有不同的导电类型。
7.如权利要求6所述的半导体集成电路器件，其中所述第一掺杂剂的掺杂剂浓度在1×1015-1×1017atoms/cm3的范围内。
8.如权利要求6所述的半导体集成电路器件，其中所述第二掺杂剂的掺杂剂浓度在1×1014-1×1016atoms/cm3的范围内。
9.如权利要求1或2所述的半导体集成电路器件，还包括通过等离子体淀积形成于所述第一真空紫外线阻挡层上的金属间介质层。
10.如权利要求9所述的半导体集成电路器件，其中所述金属间介质层包括依次形成的第一介质层和第二介质层，所述第一介质层比所述第二介质层具有更好的缝隙填充特性。
11.如权利要求10所述的半导体集成电路器件，还包括形成于所述金属间介质层上的第三导电层图案以及形成于所述第三导电层图案和所述金属间介质层的整个表面上以阻挡照射到所述半导体衬底的真空紫外线的第二真空紫外线阻挡层。
12.如权利要求11所述的半导体集成电路器件，还包括所述第二真空紫外线阻挡层下方的第二氧化物层。
13.如权利要求11所述的半导体集成电路器件，其中所述第二真空紫外线阻挡层由带隙小于氧化硅的材料形成。
14.如权利要求1所述的半导体集成电路器件，其中所述第二导电层图案包括顶表面和侧壁，所述第一真空紫外线阻挡层共形地形成在所述层间介质层及所述第二导电层图案的顶表面和侧壁上。
15.一种制造半导体集成电路器件的方法，包括：
在包括第一掺杂剂的半导体衬底上形成第一导电层图案；
在所述第一导电层图案上形成层间介质层，所述第一导电层图案为高压驱动晶体管的栅电极，所述高压驱动晶体管的驱动电压为15-30V；
在所述层间介质层上形成第二导电层图案；以及
在所述第二导电层图案和所述层间介质层的整个表面上形成第一真空紫外线阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
16.如权利要求15所述的制造半导体集成电路器件的方法，还包括在所述第一真空紫外线阻挡层下方形成第一氧化物层。
17.如权利要求15所述的制造半导体集成电路器件的方法，其中所述第一真空紫外线阻挡层由带隙小于氧化硅的材料形成。
18.如权利要求17所述的制造半导体集成电路器件的方法，其中所述第一真空紫外线阻挡层包括氮化物。
19.如权利要求17所述的制造半导体集成电路器件的方法，其中所述第一真空紫外线阻挡层为SiN层或SiON层。
20.如权利要求15所述的制造半导体集成电路器件的方法，其中所述高压驱动晶体管包括源极/漏极区，所述源极/漏极区由重掺杂区和包括第二掺杂剂的轻掺杂区构成，所述轻掺杂区设置于所述栅电极处，形成于所述半导体衬底中并与所述半导体衬底具有不同的导电类型，且所述重掺杂区与所述栅电极隔开预定间距，形成得浅于所述轻掺杂区并与所述半导体衬底具有不同的导电类型。
21.如权利要求20所述的制造半导体集成电路器件的方法，其中所述第一掺杂剂的掺杂剂浓度在1×1015-1×1017atoms/cm3的范围内。
22.如权利要求20所述的制造半导体集成电路器件的方法，其中所述第二掺杂剂的掺杂剂浓度在1×1014-1×1016atoms/cm3的范围内。
23.如权利要求15所述的制造半导体集成电路器件的方法，还包括通过等离子体淀积在所述第一真空紫外线阻挡层上形成金属间介质层。
24.如权利要求23所述的制造半导体集成电路器件的方法，其中形成所述金属间介质层包括依次形成第一介质层和第二介质层，所述第一介质层比所述第二介质层具有更好的缝隙填充特性。
25.如权利要求24所述的制造半导体集成电路器件的方法，还包括在形成所述金属间介质层之后，在所述金属间介质层上形成第三导电层图案以及在所述第三导电层图案和所述金属间介质层的表面上形成第二真空紫外线阻挡层以阻挡照射到所述半导体衬底的真空紫外线。
26.如权利要求25所述的制造半导体集成电路器件的方法，还包括在形成所述第二真空紫外线阻挡层之前在所述第三导电层图案和所述金属间介质层的表面上形成第二氧化物层。
27.如权利要求25所述的制造半导体集成电路器件的方法，其中所述第二真空紫外线阻挡层由带隙小于氧化硅的材料形成。
28.如权利要求15所述的制造半导体集成电路器件的方法，其中所述第二导电层图案包括顶表面和侧壁，所述第一真空紫外线阻挡层共形地形成在所述层间介质层及所述第二导电层图案的顶表面和侧壁上。
CN2006100916013A 2005-06-08 2006-06-06 半导体集成电路器件及其制造方法 Active CN1877834B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050049016A KR100703971B1 (ko) 2005-06-08 2005-06-08 반도체 집적 회로 장치 및 그 제조 방법
KR49016/05 2005-06-08

Publications (2)

Publication Number Publication Date
CN1877834A CN1877834A (zh) 2006-12-13
CN1877834B true CN1877834B (zh) 2010-09-29

Family

ID=37510211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006100916013A Active CN1877834B (zh) 2005-06-08 2006-06-06 半导体集成电路器件及其制造方法

Country Status (6)

Country Link
US (3) US7304387B2 (zh)
JP (2) JP2006344956A (zh)
KR (1) KR100703971B1 (zh)
CN (1) CN1877834B (zh)
DE (1) DE102006024654A1 (zh)
TW (1) TWI302377B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688023B1 (ko) * 2005-12-28 2007-02-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
KR100878402B1 (ko) * 2007-07-25 2009-01-13 삼성전기주식회사 다층 배선을 구비한 반도체 장치 및 그 형성 방법
KR100922560B1 (ko) * 2007-09-28 2009-10-21 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
CN101989574B (zh) * 2009-08-06 2012-10-31 中芯国际集成电路制造(上海)有限公司 应变记忆作用的半导体器件制造方法
CN102376754A (zh) * 2010-08-19 2012-03-14 中芯国际集成电路制造(上海)有限公司 半导体器件结构及制作该半导体器件结构的方法
US20120261767A1 (en) * 2011-04-14 2012-10-18 Intersil Americas Inc. Method and structure for reducing gate leakage current and positive bias temperature instability drift
CN103021999B (zh) * 2011-09-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US8785997B2 (en) * 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
JP2014165191A (ja) * 2013-02-21 2014-09-08 Seiko Instruments Inc 紫外線消去型の不揮発性半導体装置
CN104425542B (zh) * 2013-08-26 2017-08-04 昆山工研院新型平板显示技术中心有限公司 一种有机发光显示装置及其制备方法
WO2015130277A1 (en) * 2014-02-26 2015-09-03 Halliburton Energy Services, Inc. Protein-based fibrous bridging material and process and system for treating a wellbore
CN105374740B (zh) * 2014-08-29 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
JP2016162848A (ja) * 2015-02-27 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102258112B1 (ko) * 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
CN110021559B (zh) * 2018-01-09 2021-08-24 联华电子股份有限公司 半导体元件及其制作方法
US10916498B2 (en) 2018-03-28 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for logic circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198592A (zh) * 1997-04-23 1998-11-11 日本电气株式会社 半导体器件
CN1388582A (zh) * 2001-05-25 2003-01-01 株式会社东芝 半导体器件
US6881619B1 (en) * 2003-12-23 2005-04-19 Macronix International Co. Method for fabricating a non-volatile memory and metal interconnect process

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292477A (ja) * 1985-10-18 1987-04-27 Nec Corp 半導体記憶装置の製造方法
JPS6325931A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体集積回路装置
JPH02292865A (ja) * 1989-05-02 1990-12-04 Hitachi Ltd 半導体集積回路装置
JPH04273168A (ja) * 1991-02-27 1992-09-29 Ricoh Co Ltd 不揮発性半導体メモリ装置
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
KR100308497B1 (ko) 1994-12-30 2001-12-15 박종섭 다층배선형성방법
JP3772916B2 (ja) * 1996-03-07 2006-05-10 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH1098162A (ja) 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP3612913B2 (ja) * 1996-12-29 2005-01-26 ソニー株式会社 半導体装置の製造方法
JP3610745B2 (ja) * 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
JPH10173046A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造方法
JPH10335458A (ja) 1997-05-30 1998-12-18 Nec Corp 半導体装置及びその製造方法
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
GB2358285A (en) * 1999-08-30 2001-07-18 Lucent Technologies Inc Interlevel dielectrics
JP4031158B2 (ja) 1999-09-27 2008-01-09 株式会社東芝 半導体装置
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell
JP4493779B2 (ja) * 2000-01-31 2010-06-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2001230186A (ja) 2000-02-17 2001-08-24 Hitachi Ltd 半導体集積回路装置の製造方法
KR100342359B1 (ko) 2000-04-03 2002-07-04 문학용 화물적재용 리프터
KR20020002570A (ko) * 2000-06-30 2002-01-10 박종섭 반응성 이온식각에 의한 강유전체 캐패시터 특성 저하를방지할 수 있는 강유전체 메모리 소자 제조 방법
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
JP3726760B2 (ja) * 2002-02-20 2005-12-14 セイコーエプソン株式会社 半導体装置の製造方法
JP3640186B2 (ja) * 2002-03-06 2005-04-20 セイコーエプソン株式会社 半導体装置の製造方法
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6774432B1 (en) 2003-02-05 2004-08-10 Advanced Micro Devices, Inc. UV-blocking layer for reducing UV-induced charging of SONOS dual-bit flash memory devices in BEOL
US6924241B2 (en) * 2003-02-24 2005-08-02 Promos Technologies, Inc. Method of making a silicon nitride film that is transmissive to ultraviolet light
JP3833189B2 (ja) * 2003-05-27 2006-10-11 株式会社リコー 半導体装置及びその製造方法
JP4545401B2 (ja) * 2003-07-22 2010-09-15 パナソニック株式会社 半導体装置の製造方法
US7045414B2 (en) * 2003-11-26 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high voltage transistor
JP4813778B2 (ja) * 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1198592A (zh) * 1997-04-23 1998-11-11 日本电气株式会社 半导体器件
CN1388582A (zh) * 2001-05-25 2003-01-01 株式会社东芝 半导体器件
US6881619B1 (en) * 2003-12-23 2005-04-19 Macronix International Co. Method for fabricating a non-volatile memory and metal interconnect process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
全文.

Also Published As

Publication number Publication date
US7304387B2 (en) 2007-12-04
KR100703971B1 (ko) 2007-04-06
JP2006344956A (ja) 2006-12-21
US20080057689A1 (en) 2008-03-06
DE102006024654A1 (de) 2007-02-01
CN1877834A (zh) 2006-12-13
US8058185B2 (en) 2011-11-15
US20060278949A1 (en) 2006-12-14
TW200721451A (en) 2007-06-01
KR20060127687A (ko) 2006-12-13
TWI302377B (en) 2008-10-21
US20120032269A1 (en) 2012-02-09
JP2013145901A (ja) 2013-07-25

Similar Documents

Publication Publication Date Title
CN1877834B (zh) 半导体集成电路器件及其制造方法
US7898037B2 (en) Contact scheme for MOSFETs
US6611024B2 (en) Method of forming PID protection diode for SOI wafer
TWI603444B (zh) 具有絕緣體下之互連件之絕緣體上半導體積體電路
US11670711B2 (en) Metal gate electrode of a semiconductor device
JP4176342B2 (ja) 半導体装置およびそのレイアウト方法
US8253217B2 (en) Seal ring structure in semiconductor devices
US9721951B2 (en) Semiconductor device using Ge channel and manufacturing method thereof
JP3888658B2 (ja) Ｓｏｉ構造を有する半導体素子及びその製造方法
US20220367271A1 (en) Semiconductor device and method for fabricating the same
US10686030B2 (en) Resistor structure
JPH11135799A (ja) 半導体集積回路及びその製造方法
US20060284219A1 (en) Semiconductor integrated circuit device method of fabricating the same
JPH06291262A (ja) 半導体装置の製造方法
US11894439B2 (en) Semiconductor device
CN211455688U (zh) 一种低压铝栅器件
JP4601919B2 (ja) 半導体装置の製造方法
JP2003078144A (ja) Ｓｏｉ素子及びその製造方法
JPH07321118A (ja) 半導体装置の配線形成方法
CN111129154A (zh) 一种低压铝栅的加工方法及低压铝栅器件
CN116344620A (zh) 具有屏蔽栅的mos结构及其制造方法
JPH08288509A (ja) 半導体装置及びその製造方法
JP2000260980A (ja) 半導体装置及びその製造方法
JPH10189591A (ja) 半導体集積回路装置およびその製造方法
JP2008294463A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant