KR100922560B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 고집적화 시 문제가 되는 RC 지연을 방지함과 아울러 신뢰성을 향상시키는 플래시 메모리 소자를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명의 실시예에 따른 플래시 메모리 소자는, 기판 상에 구비된 기저 절연막 상에 형성된 제 1 절연층과, 상기 제 1 절연층에 구비된 트렌치를 매립하여 형성된 하부 배선층과, 상기 제 1 절연층 및 하부 배선층 상부에 차례로 형성된 제 1 층간 절연막 및 제 2 절연층과, 상기 제 2 절연층에 구비된 트렌치를 매립하여 형성된 중간 배선층과, 상기 중간 배선층 상부에 차례로 형성된 제 2 층간 절연막 및 상부 배선층을 포함하여 구성되고, 상기 하부 배선층, 중간 배선층 및 상부 배선층은 서로 전기적으로 연결됨과 아울러 상기 제 1 절연층은 기저 절연막과 접하는 저유전 물질층을 포함하고, 상기 제 1 층간 절연막, 제 2 절연층 및 제 2 층간 절연막은 FSG막을 포함하여 구성되는 것을 특징으로 하는 플래시 메모리 소자.
플래시 메모리, 저유전 물질층, 필링, FSG

Description

플래시 메모리 소자 및 그의 제조 방법{Flash Memory Device and Method For Manufacturing the Same}
본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 보다 자세히는 고집적도화에 따라 신뢰성이 저하되는 문제를 해결하기 위한 플래시 메모리 소자 및 그의 제조 방법을 제공한다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 소자(NVM: Non플래시 메모리 소자의 수요가 증가하고 있다.
여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
일반적으로 플래시 메모리 소자는 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)와, 복수개의 메모리 셀들이 병렬로 접속된 노어 플래시 메모리 소자(NOR-type flash memory device)로 구분되며,
노어 플래시 메모리 소자와 달리 낸드 플래시 메모리 소자는 순차적으로 정보를 독출(read)하는 특성을 가지고, F-N 터널링 (tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어하여 소자의 프로그램 및 소거를 수행하는 특징을 가지고,
노어 플래시 메모리 소자는 모든 셀들의 정보가 동시에 소거되므로 데이터 처리 속도가 빠른 특징을 가진다.
이와 같은 플래시 메모리 소자에 대해서, 보다 많은 데이터를 저장할 수 있는 대용량 메모리 소자를 구현하기 위하여 고집적화 기술에 대한 연구가 활발하게 진행되고 있는 실정이다.
그러나, 이와 같이 플래시 메모리 소자의 고집적화를 구현하면서, 저항 및 기생용량에 의한 RC 지연(delay)현상 등이 문제가 되었고, 이를 해결하기 구리배선과 같은 저저항 배선을 사용함과 아울러 유전율이 3.0 이하인 저유전 물질(low-k)을 유전체로 사용하였다.
그러나, 이와 같이 저유전 물질을 사용할 경우 금속과의 계면 특성에 의하여 접착 특성(adhesion)이 좋지 않아서 소자의 신뢰성이 저하되는 문제가 발생하였다.
즉, 도1a 같이 소자의 패드(pad)(10)와 리드 프레임(20)을 서로 연결하는 와이어 본딩(wire bonding)을 실시한 후에 와이어(30)에 대하여 (A)방향으로 힘을 가하면서 와이어가 끊어지는 힘을 측정하는 풀링 테스트(pooling test)를 실시하게 되는데,
플래시 메모리 소자의 하부 구조가 취약할 경우, 와이어를 패드(10)에 본딩할 때 패드 하부층에서 도1b 내지 도1e와 같이,필링(peeling) 현상이 발생하여 와이어가 본딩되지 않는 문제점이 발생하게 된다.
참고로 도1b 내지 도1e는 플래시 메모리 소자에서 필링 현상이 발생한 부분에 대한 광학 현미경 이미지(image) 및 FIB(Focused Ion Beam)와 SEM(Scanning Electron Microscope)을 이용한 단면의 이미지이다.
이와 같이 필링 현상이 발생하면 패키징(packaging)이 불가능하게 되어 소자로서 사용할 수 없게 된다.
본 발명은, RC 지연 현상을 줄이면서도 이와 같은 필링 현상을 방지할 수 있는 플래시 메모리 소자 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 플래시 메모리 소자는,
기판 상에 구비된 기저 절연막 상에 형성된 제 1 절연층과, 상기 제 1 절연층에 구비된 트렌치를 매립하여 형성된 하부 배선층과, 상기 제 1 절연층 및 하부 배선층 상부에 차례로 형성된 제 1 층간 절연막 및 제 2 절연층과, 상기 제 2 절연층에 구비된 트렌치를 매립하여 형성된 중간 배선층과, 상기 중간 배선층 상부에 차례로 형성된 제 2 층간 절연막 및 상부 배선층을 포함하여 구성되고,
상기 하부 배선층, 중간 배선층 및 상부 배선층은 서로 전기적으로 연결됨과 아울러,
상기 제 1 절연층은 기저 절연막과 접하는 저유전 물질층을 포함하고, 상기 제 1 층간 절연막, 제 2 절연층 및 제 2 층간 절연막은 FSG막을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은,
기판에 구비된 기저 절연막 상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층에 트렌치를 형성하는 단계와, 상기 제 1 절연층에 형성된 트렌치를 매립하여 하부 배선층을 형성하는 단계와, 상기 하부 배선층을 포함하는 기판 상부에 제 1 층간 절연막 및 제 2 절연층을 형성하는 단계와, 상기 제 1 층간 절연막에 제 1 컨택홀을 형성함과 아울러, 상기 제 2 절연층에 트렌치를 형성하는 단계와, 상기 제 1 컨택홀을 매립하는 제 1 갭필층을 형성함과 아울러 상기 제 2 절연층에 구비된 트렌치를 매립하여 중간 배선층을 형성하는 단계와, 상기 중간 배선층을 포함한 기판 상부에 제 2 층간 절연막을 형성한 후, 상기 제 2 층간 절연막을 선택적으로 제거하여 제 2 컨택홀을 형성하는 단계와, 상기 제 2 컨택홀을 매립하는 제 2 갭필층 및 상기 제 2 층간 절연막 상부에 상부 배선층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 플래시 메모리 소자는,
구리 배선 및 저유전 물질을 사용하여 고집적화에 따른 RC 지연을 방지함과 아울러,
하부 배선층이 형성된 제 1 절연층은 기저 절연막과 접하도록 형성된 저유전 물질층을 포함하고,
제 1 절연층을 제외한 층간 절연막 및 절연층은 FSG막을 포함하여 구성됨으로서, 기계적 신뢰성을 향상시키는 효과를 제공한다.
먼저, 본 발명자들은 필링 현상의 원인에 대하여 분석한 결과, 도1e에서와 같이 중간 배선층(M2)와 중간 배선층 상부의 저유전 물질층(low-k)의 계면에서 필링 현상이 발생함을 알 수 있었다.
이는 와이어 본딩 공정을 수행할 때, 중간 배선층과 상부 배선층을 연결하는 인터커넥션(interconnection)층, 중간 배선층, 중간 배선층과 하부 배선층을 연결하는 인터커넥션층, 하부 배선층의 순으로 압력이 작용하기 때문인 것으로 조사되었다.
따라서, 본 발명의 실시예에 따른 플래시 메모리 소자는,
기판 상에 구비된 기저 절연막 상에 구비된 제 1 절연층과, 상기 제 1 절연층에 구비된 트렌치에 형성된 하부 배선층과, 상기 제 1 절연층과 하부 배선층의 상부에 차례로 형성된 제 1 층간 절연막 및 제 2 유전층과, 상기 제 2 유전층에 구비된 트렌치에 형성된 중간 배선층과, 상기 제 2 유전층과 중간 배선층의 상부에 형성된 제 2 층간 절연막과, 상기 제 2 층간 절연막 상부에 형성된 상부 배선층을 포함하여 구성되고,
상기 제 1 층간 절연막 및 제 2 층간 절연막에는 각각, 하부 배선층과 중간 배선층, 중간 배선층과 상부 배선층을 전기적으로 연결하는 갭필층이 형성됨과 아울러,
상기 제 1 절연층은 유전율이 3.0 이하인 저유전 물질로 이루어진 저유전 물질층을 포함하여 구성되고, 상기 제 1 층간 절연막 및 제 2 절연층과, 제 2 층간 절연막은 FSG막을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 저유전 물질층은 기저 절연막과의 계면을 가지는 것을 특징으로 한다.
다음으로, 본 발명의 다른 실시예에 대하여 도면을 참조로 하여 설명하기로 한다.
먼저, 도2는 본 발명의 실시예에 따라 형성된 90nm 이하 반도체 공정에서 사용될 수 있는 3-Metal 구조의 플래시 메모리 소자의 단면을 도시한 단면도이다.
이하의 도면에서 동일한 도면 부호는 동일한 구성 요소를 지칭하는 것으로 한다.
도2에 도시된 바와 같이, 본 발명의 실시예에 따른 플래시 메모리 소자는,
기판(미도시)에 구비된 기저 절연막(110) 상부에 형성된 제 1 절연층(112)과, 상기 기저 절연막(110)이 노출되도록 상기 제 1 절연층(112)의 일부가 제거된 영역에 형성된 하부 배선층(130)과, 상기 제 1 절연층(112) 및 상기 하부 배선층(130)의 상부에 형성된 제 1 층간 절연막(136)과, 상기 제 하부 배선층(130)이 노출되도록 상기 제 1 층간 절연막(136)의 일부가 제거되어 형성된 제 1 컨택홀 및 상기 제 1 컨택홀을 갭-필(gap-fill)하는 제 1 갭필층(131)과, 상기 제 1 갭필층(131) 및 상기 제 1 층간 절연막(136)의 상부에 형성된 제 2 절연층(146)과, 상기 제 1 컨택홀에 대응되는 영역을 포함하도록 제 2 절연층(146)을 선택적으로 제거한 영역에 형성된 중간 배선층(132)과, 상기 제 2 절연층(146) 및 중간 배선층(132)의 상부에 형성된 제 2 층간 절연막(160)과, 상기 중간 배선층이 노출되도록 상기 제 2 층간 절연막(160)의 일부가 제거되어 형성된 제 2 컨택홀 및 상기 제 2 컨택홀을 갭-필하는 제 2 갭필층(133)과, 상기 제 2 층간 절연막(160) 및 제 2 갭필층(133) 상부에 형성된 상부 배선층(170)을 포함하여 구성된다.
상기 기저 절연막(110)은 예를 들면 USG(Undoped Silicate Glass)막으로 형성될 수 있다.
상기 제 1 절연층(112)은 도2에 도시된 바와 같이, 제 1 유전층(115) 및 제 1 USG막(120)의 적층 구조로 형성될 수 있다 .
상기 제 1 층간 절연막(136)은 제 1 배리어막(barrier layer)(135)과, 제 2 유전층(140)이 적층되어 형성될 수 있으며, 도시하지는 않았지만 제 1 배리어막(135)과 제 2 유전층(140) 사이에 USG막을 더 구비할 수 있다.
상기 제 1 배리어막(135)은 SiCN으로 형성한다.
상기 제 2 절연층(146)은, 유전막(145)과, 제 2 USG막(150)의 적층 구조로 형성될 수 있으며, 상기 유전막(145)과 제 2 유전층(140)은 동일한 물질로 형성될 수 있다.
상기 제 2 층간 절연막(160)은, 도시하지는 않았지만, 제 2 배리어막과, 제 3 유전층을 포함하여 구성되며, 상기 제 3 유전층의 상부 및 하부에 USG막을 더 구비할 수 있다.
상기 제 2 배리어막(미도시)는 SiN으로 형성한다.
상기 하부 배선층(130) 및 중간 배선층(132), 제 1 갭필층(131) 및 제 2 갭필층(133)은 저저항 금속, 예를 들면 구리(Cu)를 이용하여 형성하는 것이 가능할 것이다.
상기 하부 배선층(130) 및 중간 배선층(132), 제 1 갭필층(131) 및 제 2 갭필층(133)을 구리를 이용하여 형성할 경우에는, 도시하지는 않았지만, 구리 확산(diffusion)을 방지하기 위하여 배리어 금속층(barrier metal)이 상기 구리로 형성된 층을 감싸도록 형성되도록 한다.
상기 상부 배선층(170)은 알루미늄(Al)로 형성한다.
상기 제 1 유전층(115)은, 예를 들면, HSQ(Hydrogen-silsesquioxane)나 MSQ(Methyl-silsesquioxane) 와 같은 SSQ(silsesquioxane) 계열의 저유전 물질이나, 실리카 계열 저유전 물질이나 유기 폴리머 계열 저유전 물질 등과 같은 유전율 3.0 이하의 저유전 물질(low-k)물질을 사용하여 형성된다.
상기 제 2 유전층(140) 및 제 3 유전층(미도시)은 FSG(Fluorine doped Silicate Glass)로 형성한다.
즉, 본 발명의 실시예에 따른 플래시 메모리 소자는,
하부 배선층이 형성되는 트렌치를 포함하는 제 1 절연층의 유전층이, 유전율이 3.0 이하인 저유전 물질로 형성됨과 아울러,
와이어 본딩시 가장 큰 압력이 작용되는 중간 배선층과 제 1 층간 절연막 사이의 계면의 유전층은 FSG로 형성하여,
와이어 본딩시 발생하는 필링 현상을 감소시킴과 아울러, RC 지연 현상을 방지할 수 있는 플래시 메모리 소자를 제공한다.
다음으로 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법에 대하여 설명하기로 한다.
첨부된 도3a 내지 도3h는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 나타낸 공정 단면도이다.
먼저, 도3a에 도시된 바와 같이, 기판(미도시)상에 구비된 기저 절연막(110) 막 상에 제 1 절연층(112)을 형성한다.
상기 제 1 절연층(112)은 예를 들면, 도3a와 같이, 제 1 유전층(115) 및 제 1 USG막(120)을 차례로 적층하여 형성할 수 있을 것이다.
상기 제 1 유전층(115)은 유전율일 3.0 이하인 저유전 물질로 형성한다.
다음으로 도3b에 도시된 바와 같이, 상기 제 1 절연층(112) 상부에 포토레지스트를 도포하고, 상기 포토레지스트를 노광하여 제 1 포토레지스트 패턴(125)을 형성한다. 상기 제 1 포토레지스트 패턴(125)은 하부 배선층을 형성할 영역이 노출되도록 형성한다.
다음으로 도3c와 같이, 상기 제 1 포토레지스트 패턴을 마스크로 하여 제 1 절연층(112)을 선택적으로 제거하여 하부 배선층이 형성될 트렌치를 형성한 후, 상기 제 1 포토레지스트 패턴을 제거한다.
다음으로, 도3d와 같이, 상기 제 1 절연층(112)이 선택적으로 제거된 트렌치에 하부 배선층(130)을 형성한다.
상기 하부 배선층(130)은 상기 트렌치를 매립하도록 예를 들면 구리와 같은 저저항 금속을 증착하여 형성할 수 있을 것이다. 또한, 금속을 증착한 후 화학적 기계적 연마 공정(CMP : Chemical Mechanical Polishing)을 통해 상부를 평탄화 할 수 있을 것이다.
다음으로, 도3e와 같이, 상기 제 1 절연층(112) 및 하부 배선층(130) 상부에 제 1 층간 절연막(136) 및 제 2 절연층(146)을 차례로 적층하여 형성한다.
상기 제 1 층간 절연막은 예를 들면, 제 1 배리어막(barrier layer)(135)과 제 2 유전층(140)을 차례로 적층하여 형성할 수 있으며, 제 1 배리어막(135)과 제 2 유전층(140) 사이에 USG막을 더 형성하는 것도 가능할 것이다.
참고로 USG(Un-doped Silicate Glass)는 TEOS(Tetra Ethyl Ortho Silicate)-베이스드(based) 산화막과 SiH4-베이스드(based) 산화막을 가리키며, SiH4-베이스드 산화막은 SRO(Silicon-rich Oxide) 라고도 한다.
상기 제 1 배리어막(135)은 SiCN으로 형성하고, 제 2 유전층(140)은 FSG로 형성한다.
즉, 일반적으로 저유전 물질의 배리어막으로는 SiCN이 사용되며, 상기 제 1 배리어막(135) 하부의 제 1 절연층(112)이 low-k 물질 베이스(base)로 형성되었기 때문에 제 1 배리어막은 SiCN으로 형성한다.
또한, 상기 제 2 유전층(140)은 저유전 물질보다 기계적 특성이 우수한 FSG로 형성한다.
일반적으로 저유전 물질의 경도(hardness)는 2GPa 이하이고, 인장 강도(modulus)는 20GPa 이하인 것에 비하여, FSG의 경도는 5GPa 이상이고, 인장 강도는 50GPa 이상으로, FSG가 저유전 물질에 비하여 기계적 특성이 우수함을 알 수 있다.
상기 제 2 절연층(146)은, 유전막(145)과 제 2 USG막(150)을 차례로 적층하여 형성할 수 있으며, 상기 유전막(145)과 제 2 유전층(140)은 동일한 물질로 동시에 형성할 수도 있다.
다음으로, 도3f와 같이, 상기 제 1 층간 절연막(136)을 선택적으로 제거하여 제 1 컨택홀(155)을 형성한 후, 상기 제 2 절연층(146)을 선택적으로 제거하여 중간 배선층이 형성될 트렌치(156)를 형성한다.
또한, 상기 트렌치(156)를 먼저 형성한 후 제 1 컨택홀(155)을 형성하는 것도 가능할 것이다.
다음으로, 도3g와 같이, 상기 제 1 컨택홀 및 트렌치를 구리와 같은 저저항 금속으로 매립하여 제 1 갭필층(131) 및 중간 배선층(132)을 형성한다.
즉, 상기 하부 배선층(130)과 중간 배선층(132)은 제 1 갭필층(131)을 통해 서로 전기적으로 연결된다.
금속을 매립하여 중간 배선층(132)을 형성한 후, 화학적 기계적 연마 공정을 통해 상기 중간 배선층(132)의 상부를 평탄하게 할 수도 있을 것이다.
다음으로, 상기 중간 배선층(132) 및 제 2 절연층(146) 상부에 제 2 층간 절연막(160)을 형성하고, 상기 제 2 층간 절연막을 선택적으로 제거하여 상기 중간 배선층을 노출시키도록 제 2 컨택홀(157)을 형성한다.
상기 제 2 층간 절연막(160)은, 제 2 배리어막과 제 3 유전층을 차례로 적층하여 형성하며, 상기 제 3 유전층의 상부 및 하부에 USG막을 더 형성할 수도 있다.
상기 제 3 유전층은 FSG로 형성하며, 또한 상기 제 2 배리어막은 SiN으로 형성한다.
즉, 일반적으로 FSG의 배리어막으로는 SiN이 사용되고, 상기 제 2 배리어막의 상부의 제 3 유전층과 및 제 2 배리어막의 하부의 제 2 유전층이 모두 FSG로 형 성되기 때문에, 제 2 배리어막은 SiN으로 형성한다.
다음으로, 도3h와 같이 상기 구리와 같은 저저항 금속으로 상기 제 2 컨택홀을 매립하여 제 2 갭필층(133)을 형성하고, 상기 제 2 갭필층 및 제 2 층간 절연막(160) 상부에 상부 배선층(170)을 형성한다
상기 상부 배선층(170)은 바람직하게는 알루미늄으로 형성한다.
참고로, 하부 배선층, 중간 배선층, 제 1 및 제 2 갭필층이 구리로 형성될 경우, 각 층의 표면에는 구리의 확산을 방지하기 위하여 배리어 금속막을 형성하는 공정을 더 포함한다.
이와 같이, 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은,
하부 배선층이 형성되는 트렌치를 포함하는 제 1 절연층의 유전층은 저유전 물질로 형성함과 아울러, 와이어 본딩시 가장 큰 압력이 작용되는 중간 배선층 및 제 1 층간 절연막의 계면의 유전층은 FSG로 형성하여,
와이어 본딩시 발생하는 필링 현상을 감소시킴과 아울러, RC 지연 현상을 방지할 수 있는 플래시 메모리 소자를 제공한다.
도1a는 풀링 테스트를 나타낸 도면.
도1b 내지 도1e는 필링 현상을 나타낸 도면.
도2는 본 발명의 실시예에 따른 플래시 메모리 소자의 단면도.
도3a 내지 도3h는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 나타낸 공정 단면도.
<도면 부호의 간단한 설명>
110 : 기저 절연막 112 : 제 1 절연층
115 : 제 1 유전층 120 : 제 1 USG막
130 : 하부 배선층 131 : 제 1 갭필층
136 : 제 1 층간 절연막 135 : 제 1 배리어막
140 : 제 2 유전층 146 : 제 2 절연층
145 : 유전막 150 : 제 2 USG막
132 : 중간 배선층 160 : 제 2 층간 절연막
133 : 제 2 갭필층 170 : 상부 배선층
155 : 제 1 컨택홀 157 : 제 2 컨택홀
156 : 제 2 절연층에 구비된 트렌치 125 : 제 1 포토레지스트 패턴

Claims (9)

  1. 기판 상에 구비된 기저 절연막과 접하는 유전율이 3.0 이하인 저유전 물질층을 포함하도록 형성되는 제 1 절연층;
    상기 제1 절연층에 구비된 제1 트렌치를 매립하여 형성되는 하부 배선층;
    상기 제1 절연층 및 하부 배선층 상부에 형성되는 제1 층간 절연막;
    상기 하부 배선층이 노출되도록 상기 제1 층간 절연막 일부가 제거되어 형성된 제1 컨택홀을 갭필하는 제1 갭필층;
    상기 제1 갭필층 및 상기 제1 층간 절연막 상부에 형성되는 제2 절연층;
    상기 제1 컨택홀에 대응되는 영역을 포함하도록 제2 절연층을 선택적으로 제거한 영역에 형성되는 중간 배선층;
    상기 중간 배선층 및 제2 절연층 상부에 형성되는 제2 층간 절연막; 및
    상기 중간 배선층이 노출되도록 상기 제2 층간 절연막의 일부가 제거되어 형성된 제2 컨택홀을 갭필하는 제2 갭필층; 및
    상기 제2 층간 절연막 및 상기 제2 갭필층 상에 형성되는 상부 배선층을 포함하며,
    상기 제1 층간 절연막, 제2 절연층 및 제2 층간 절연막 각각은 FSG막을 포함하여 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하부 배선층, 중간 배선층, 제 1 및 제 2 갭필층은 구리로 형성되고, 상기 상부 배선층은 알루미늄으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 1 층간 절연막은 FSG막 및 SiCN막이 차례로 적층되도록 구성되고, 상기 제 2 층간 절연막은 FSG막 및 SiN막이 차례로 적층되도록 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  5. 삭제
  6. 기판에 구비된 기저 절연막 상에 유전율이 3.0 이하인 저유전 물질층을 포함하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 매립하여 하부 배선층을 형성하는 단계;
    상기 하부 배선층을 포함하는 기판 상부에 제1 FSG막을 포함하는 제1 층간 절연막 및 제2 FSG막을 포함하는 제2 절연층을 형성하는 단계;
    상기 제1 FSG막을 포함하는 제1 층간 절연막에 제1 컨택홀을 형성함과 아울러, 상기 제2 FSG막을 포함하는 제2 절연층에 제2 트렌치를 형성하는 단계;
    상기 제1 컨택홀을 매립하는 제1 갭필층을 형성함과 아울러 상기 제2 트렌치를 매립하여 중간 배선층을 형성하는 단계;
    상기 중간 배선층을 포함한 기판 상부에 제3 FSG막을 포함하는 제2 층간 절연막을 형성한 후, 상기 제3 FSG막을 포함하는 제2 층간 절연막을 선택적으로 제거하여 제2 컨택홀을 형성하는 단계; 및
    상기 제2 컨택홀을 매립하는 제2 갭필층 및 상기 제3 FSG막을 포함하는 제2 층간 절연막 상부에 상부 배선층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 1 층간 절연막은 FSG막 및 SiCN막이 차례로 적층되도록 형성하고, 상기 제 2 층간 절연막은 FSG막 및 SiN막이 차례로 적층되도록 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 삭제
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