JP2009124103A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2009124103A
JP2009124103A JP2008209031A JP2008209031A JP2009124103A JP 2009124103 A JP2009124103 A JP 2009124103A JP 2008209031 A JP2008209031 A JP 2008209031A JP 2008209031 A JP2008209031 A JP 2008209031A JP 2009124103 A JP2009124103 A JP 2009124103A
Authority
JP
Japan
Prior art keywords
film
metal wiring
semiconductor device
manufacturing
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008209031A
Other languages
English (en)
Inventor
Min Chul Gil
▲ミン▼ 徹 吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009124103A publication Critical patent/JP2009124103A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消すること。
【解決手段】半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。
【選択図】図６

Description

本発明は、半導体素子及びその製造方法に関するものであり、特に、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消する半導体素子及びその製造方法に関するものである。
半導体素子は、多数のメモリセル(memory cell)、セレクトトランジスタ(select transistor)及び高電圧トランジスタ(high voltage transistor)を含む。そのうち、ナンドフラッシュメモリ素子は、順に情報を読み出す(read)メモリ素子である。このようなナンドフラッシュメモリ素子のプログラム及び消去は、F-Nトンネリング(tunneling)方式を用いてフローティングゲート(floating gate)に電子を注入したり放出しながらメモリセルのしきい値電圧(threshold Voltage、Vt)を制御することによりなされる。
ナンドフラッシュメモリ素子では、金属配線を通じて外部から印加される駆動電圧(バイアス電圧)を下部の半導体構造物層、例えば、接合領域であるソース領域及びドレイン領域に電気的に接続させるためにコンタクトプラグ(contact plug)が必要である。ナンドフラッシュメモリ素子においてコンタクトプラグとしては、大きくソースコンタクトプラグ(SouRce ConTact Plug、SRCT)、ドレインコンタクトプラグ(DRain CoTact Plug、DRCT)、メタルコンタクトプラグがある。ソースコンタクトプラグは、アクティブ領域に形成されたセルのソース領域と上部金属配線、例えば、共通ソースラインを連結させ、ドレインコンタクトプラグはセルのドレイン領域と上部の金属配線、例えば、ビットラインを電気的に連結させ、メタルコンタクトプラグは、アクティブ領域に形成されたソース領域またはドレイン領域を金属配線と電気的に連結させるために金属配線と同時に形成される。
従来のナンドフラッシュメモリ素子を形成するための工程過程中、金属配線を電気的に連結させるコンタクトプラグを形成する工程過程を簡略に説明すれば、次の通りである。ビットラインダマシンパターン(Bit Line Damascene Pattern)を形成した後に、このような金属パターンを電気的に連結するタングステンプラグ(W Plug)を形成するために、ビアホール(Via Hole)エッチングを進めた後、ビアホールの下部及び側壁にタングステンプラグ金属障壁層(W Plug Metal Barrier Layer)を形成してタングステン(W)を蒸着する。
しかし、このようなタングステンプラグ金属障壁層及びタングステンの蒸着工程過程で一部のタングステンプラグ金属が十分にビアホール内に満たされない場合、図１で見られるように、タングステンプラグ金属障壁層のキャッピング(Capping)が不良な部分において銅(Cu)元素の結合(Incorporation)により、タングステン-銅(W-Cu)の固形体(A)が形成されることがある。これにより、図２で見られるように、WEBエッチング時にタングステン-銅の固形体(A)により、エッチングされないアンエッチ(Un-Etch)性の残留物(Residue)(B)の形態が存在する。これにより、図３で見られるように、後続工程でパターン(Pattern)問題の誘発及び近隣ビアホールとのブリッジ(Bridge)(C)発生の問題を惹起して素子の信頼性を低下させる問題があった。
前述した問題を解決するために、本発明は、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消することができる半導体素子及びその製造方法を提供することに目的がある。
前述した目的を達成するために、本発明は、半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階からなる。
本発明において、前記反応防止膜を形成した後、前記金属配線を含む前記層間絶縁膜上に拡散防止膜を形成する段階をさらに含む。
本発明において、前記拡散防止膜は窒化膜(Nitride)で形成する。
本発明において、前記金属配線は銅で形成される。
本発明において、前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれらの2個以上が含まれた積層膜で形成される。
本発明において、前記ビアプラグはタングステンで形成される。
本発明において、前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成される。
また、本発明は、半導体基板上に形成された多数の金属配線;ビアホールが形成される領域の前記金属配線上に形成された反応防止膜;前記反応防止膜上に形成されたビアホールを含む層間絶縁膜;及び前記ビアホール内に形成されたビアプラグを含む半導体素子からなる。
本発明において、前記反応防止膜及び前記金属配線を含む前記層間絶縁膜上に形成された拡散防止膜をさらに含む半導体素子を含む。
本発明において、前記拡散防止膜は窒化膜で形成された半導体素子を含む。
本発明において、前記金属配線が銅で形成された半導体素子を含む。
本発明において、前記反応防止膜はTaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成された半導体素子を含む。
本発明において、前記ビアプラグはタングステンで形成された半導体素子を含む。
本発明において、前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成された半導体素子を含む。
本発明によれば、半導体素子のビアプラグを形成するために、ビアホールエッチング工程を行う前に、ビアホールが形成される領域の金属配線の上部に伝導性及び銅拡散防止機能を満たすことができるTaN/Ti/TiN積層構造の反応防止膜を形成する。即ち、ビアホールエッチングの進行時に反応防止膜に含まれたTiNにより下部銅配線の銅イオンが直接的に示されない。また、 TaNにより銅拡散防止機能を行うことができ、後続のタングステンプラグ金属障壁層及びタングステン膜形成時のパターン問題の誘発や近隣ビアホールとのブリッジ発生の問題を解消することができ、素子の信頼性を大きく向上させることができる。
以下では、添付した図面を参照し、本発明の一実施例による半導体素子及びその製造方法を詳しく説明する。
本発明の属する技術分野によく知られており、本発明と直接的に関連がない技術内容については説明を省略する。これは、不要な説明を省略することにより、本発明の要旨をぼかさずにより明確に伝達するためである。
図４を参照すれば、金属配線216を含む第1の層間絶縁膜214上にビアホールが形成される領域の金属配線の上部に反応防止膜218を形成する。具体的には、半導体基板210上に所定の下部構造物(図示せず)が備えられた状態で、下部層間絶縁膜212を含む半導体基板210上に第1の層間絶縁膜214が形成され、第1の層間絶縁膜214には多数のダマシンパターンが形成される。ダマシンパターンは導電物質で満たされ、その結果、ダマシンパターン内には金属配線216が形成される。ここで、金属配線216は銅で形成されることができる。一方、金属配線216と第1の層間絶縁膜214との間には金属配線216の金属成分が第1の層間絶縁膜214に拡散されるのを防止するために、障壁金属膜213(barrier metal layer)が形成されることが好ましい。
ナンドフラッシュメモリ素子の場合、金属配線216がビットラインになり得、一部の金属配線はウェルピックアップ(well pick up)領域に形成される。
次いで、後続工程でビアプラグが形成される領域の金属配線216の上部には、ビアプラグの物質と金属配線216の物質が反応するのを防止するための反応防止膜218が形成される。反応防止膜218は、伝導性物質で形成する。金属配線216が銅で形成され、後続工程でビアプラグがタングステンで形成される場合、銅とタングステンが反応して素子の信頼性を低下させる問題が発生するのを防止するために反応防止膜218が形成され、このような反応防止膜218はTaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成することができる。また、反応防止膜218の幅はビアプラグの幅より広い幅で形成されることが好ましい。しかし、隣接した金属配線と反応防止膜218が連結される場合、ブリッジによる不良が発生することがあるため、隣接した金属配線との距離を考慮して反応防止膜218の幅を調節しなければならない。
そして、図４では、ウェルピックアップ領域の金属配線216上にのみ反応防止膜218が形成されるものと示されたが、それ以外にもビアプラグが形成される他の領域に反応防止膜が追加で形成されることができる。
従って、ビアホールエッチング工程前に、ビアホールが形成される領域の金属配線の上部に反応防止膜218を形成することにより、ビアホールエッチング進行時に反応防止膜218に含まれたTiNにより下部銅配線の銅イオンが直接的に示されない。また、 TaNにより銅拡散防止機能を行うことができる。そして、後続のタングステンプラグを形成するために行う金属障壁膜蒸着工程時にタングステンプラグ金属障壁膜の一部を満たせない問題が発生する場合にも、ビアホールが形成される領域の銅配線の上部に伝導性と銅拡散防止機能がある反応防止膜218を形成することにより、銅が露出されないため、素子の信頼性の側面で効率的である。参考までに、図５は、図４の平面図である。
図６を参照すれば、反応防止膜218が形成された金属配線216及び残りの金属配線216を含む第1の層間絶縁膜214上にビアホール224を含む第2の層間絶縁膜222を形成する。具体的には、金属膜積層構造の反応防止膜218が形成された金属配線216及び残りの金属配線216を含む第1の層間絶縁膜214上に拡散防止膜220及び第2の層間絶縁膜222を順に形成する。次いで、ビアホールマスク(図示せず)を用いて反応防止膜218の一部が露出されるように第2の層間絶縁膜222及び拡散防止膜220のエッチング工程を行ってビアホール224を形成する。この時、拡散防止膜220は窒化膜(Nitride)で形成する。また、第2の層間絶縁膜222及び拡散防止膜220のエッチング工程は、それぞれの膜に対する適切な工程条件を用いてイン-サイチュ(In-situ)で進めることができる。その後、ビアホール224内部にタングステン膜を蒸着してタングステンビアプラグを形成することができる。このような工程過程を通じて後続のタングステンビアプラグ金属障壁層及びタングステン膜形成時にパターン問題の誘発や近隣ビアホールとのブリッジ発生問題を解消することができ、素子の信頼性を大きく向上させることができる。
これまで本発明の具体的な具現例を図面を参照として説明したが、これは、本発明の属する技術分野において平均的知識を有する者が容易に理解することができるようにするためのものであり、発明の技術的範囲を制限するためのものではない。従って、本発明の技術的範囲は、特許請求の範囲に記載された事項により定められ、図面を参照として説明した具現例は本発明の技術的思想と範囲内でいくらでも変形または修正することができる。
本発明は、半導体素子及びその製造方法に関するものであり、特に、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消する半導体素子及びその製造方法に関する。
従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。 従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。 従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。
符号の説明
210…半導体基板
212…下部層間絶縁膜
213…障壁金属膜
214…第1の層間絶縁膜
216…金属配線
218…反応防止膜
220…拡散防止膜
222…第2の層間絶縁膜
224…ビアホール

Claims (14)

  1. 半導体基板上に多数の金属配線を形成する段階;
    ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;
    前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;
    前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;
    前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。
  2. 前記反応防止膜を形成した後、前記金属配線を含む前記層間絶縁膜上に拡散防止膜を形成する段階をさらに含む請求項１に記載の半導体素子の製造方法。
  3. 前記拡散防止膜は、窒化膜(Nitride)で形成する請求項２に記載の半導体素子の製造方法。
  4. 前記金属配線は、銅で形成される請求項１に記載の半導体素子の製造方法。
  5. 前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成される請求項１に記載の半導体素子の製造方法。
  6. 前記ビアプラグは、タングステンで形成される請求項１に記載の半導体素子の製造方法。
  7. 前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成される請求項１に記載の半導体素子の製造方法。
  8. 半導体基板上に形成された多数の金属配線;
    ビアホールが形成される領域の前記金属配線上に形成された反応防止膜;
    前記反応防止膜上に形成されたビアホールを含む層間絶縁膜;及び
    前記ビアホール内に形成されたビアプラグを含む半導体素子。
  9. 前記反応防止膜及び前記金属配線を含む前記層間絶縁膜上に形成された拡散防止膜をさらに含む請求項８に記載の半導体素子。
  10. 前記拡散防止膜は、窒化膜(Nitride)で形成された請求項９に記載の半導体素子。
  11. 前記金属配線が銅で形成された請求項８に記載の半導体素子。
  12. 前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成された請求項８に記載の半導体素子。
  13. 前記ビアプラグは、タングステンで形成された請求項８に記載の半導体素子。
  14. 前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成された請求項８に記載の半導体素子。
JP2008209031A 2007-11-09 2008-08-14 半導体素子及びその製造方法 Pending JP2009124103A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070114437A KR20090048178A (ko) 2007-11-09 2007-11-09 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
JP2009124103A true JP2009124103A (ja) 2009-06-04

Family

ID=40622956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008209031A Pending JP2009124103A (ja) 2007-11-09 2008-08-14 半導体素子及びその製造方法

Country Status (3)

Country Link
US (1) US20090121354A1 (ja)
JP (1) JP2009124103A (ja)
KR (1) KR20090048178A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051323B (zh) * 2013-03-13 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种半导体封装结构及其制备方法
CN114203658A (zh) * 2020-09-17 2022-03-18 长鑫存储技术有限公司 焊盘结构、半导体结构、半导体封装结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003526944A (ja) * 2000-03-13 2003-09-09 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置を製造する方法
US6521523B2 (en) * 2001-06-15 2003-02-18 Silicon Integrated Systems Corp. Method for forming selective protection layers on copper interconnects
WO2003005438A2 (en) * 2001-07-02 2003-01-16 Dow Corning Corporation Improved metal barrier behavior by sic:h deposition on porous materials
US7294565B2 (en) * 2003-10-01 2007-11-13 International Business Machines Corporation Method of fabricating a wire bond pad with Ni/Au metallization
US7211494B2 (en) * 2004-12-28 2007-05-01 Medtronic, Inc. Semiconductor structures utilizing thin film resistors and tungsten plug connectors and methods for making the same

Also Published As

Publication number Publication date
KR20090048178A (ko) 2009-05-13
US20090121354A1 (en) 2009-05-14

Similar Documents

Publication Publication Date Title
US7462905B2 (en) Nonvolatile semiconductor memory device, semiconductor device and method of manufacturing nonvolatile semiconductor memory device
US7888798B2 (en) Semiconductor devices including interlayer conductive contacts and methods of forming the same
US20090026618A1 (en) Semiconductor device including interlayer interconnecting structures and methods of forming the same
KR20180126602A (ko) 탄소, 산소, 붕소 및 인 중 적어도 1종과 규소 및 질소를 함유하는 재료를 포함하는 집적 구조체
US8193088B2 (en) Method of forming metal lines of semiconductor device
JP6872991B2 (ja) 半導体装置およびその製造方法
US20080003747A1 (en) Non-volatile memory device and manufacturing method thereof
US20090212345A1 (en) Semiconductor Device and Method for Manufacturing the Same
KR100533302B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US20090065940A1 (en) Metal wiring of a semiconductor device and method of forming the same
JP2000091450A (ja) 不揮発性半導体記憶装置及びその製造方法
US8207611B2 (en) Semiconductor device and fabrication method thereof
JP5330687B2 (ja) 半導体装置およびその製造方法
JP2010040538A (ja) 半導体装置の製造方法
US20110062507A1 (en) Semiconductor device and a method of fabricating the same
JP2009124103A (ja) 半導体素子及びその製造方法
KR100794085B1 (ko) 플래시 메모리 소자의 제조 방법
US20050095838A1 (en) Method for manufacturing semiconductor device
US7847340B2 (en) Semiconductor device and method for manufacturing the same
KR101030642B1 (ko) 비휘발성 메모리 소자의 금속 배선 형성 방법
JP2006066886A (ja) フラッシュメモリ素子の製造方法
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
JP2008166325A (ja) 半導体装置の製造方法
JP2007088018A (ja) 半導体装置およびその製造方法
US20240107772A1 (en) Semiconductor structure and method of manufacturing the same