JP2008166325A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供する。
【解決手段】半導体基板１上に、第１方向Ａに延在し、それと交差する第２方向Ｂに並んで配置されるように、第１ゲート電極Ｇ１を形成する。続いて、第２絶縁膜２２と第２導体膜３２とを順に形成し、その上から保護膜５１を形成し、保護膜５１をエッチバックする。その際、第１ゲート電極Ｇ１の上面上に形成された第２導体膜３２が露出し、かつ、第１ゲート電極の隣接間に保護膜５１が残るように、エッチングを止める。続いて、残った保護膜５１をエッチングマスクとして第２導体膜３２にエッチングを施し、第１ゲート電極Ｇ１上面上の第２導体膜３２を除去する。その後、第２導体膜３２をパターニングすることにより、取り出し領域Ｒにおいて、取り出し部を備える第２ゲート電極を形成する。
【選択図】図４

Description

本発明は、半導体装置の製造技術に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリを備える半導体装置の製造に適用して有効な技術に関するものである。

電気的にデータの書き換えが可能な不揮発性メモリの一種として、ＭＯＮＯＳ積層構造を用いたメモリセル構造が知られている。

ＭＯＮＯＳ型不揮発性メモリは、ＯＮＯ（Oxide/Nitride/Oxide）積層構造中の窒化シリコン膜（Nitride）に電荷を注入することで書き込みを行う。そして、窒化シリコン膜を挟んだ２層の酸化シリコン膜（Oxide）がポテンシャルバリアとなり、注入された電荷が半導体基板（Semiconductor）や電極（Metal）へ抜け出すのを防ぐことによって、電荷蓄積状態が保持されるという特徴を持つ。ＭＯＮＯＳ型不揮発性メモリはデータ保持の信頼性に優れ、かつ低い書き込み・消去電圧で動作できるといった利点を備えている。

更に、上記のような半導体不揮発性メモリセルを、論理用ロジック回路と同一基板上に混載した半導体集積回路は、プログラマブルな組み込み型マイクロコンピュータとして、産業用機器、家電品、自動車搭載装置などに広く利用されている。

ＭＯＮＯＳ型不揮発性メモリの形成技術も含め、このようなメモリ／ロジック混載集積回路の形成技術は、例えば特開２００６−１５６６２６号公報（特許文献１）などで公示されている。

また、反射防止膜を用いて、不揮発性メモリの浮遊ゲート電極をエッチングする技術として、特開２００５−２０９９３１号公報（特許文献２）などで公示されている。
特開２００６−１５６６２６号公報 特開２００５−２０９９３１号公報

本発明者は、ＭＯＮＯＳ型不揮発性メモリを有する半導体装置の製造方法に関し、以下で説明する課題を見出した。

本発明者が検討したＭＯＮＯＳ型不揮発性メモリを有する半導体装置は、図１３に示すように、単結晶シリコンを母材とする半導体基板１上に、情報を電荷として蓄積する不揮発性メモリセル領域Ｍ（以下、単にメモリセル領域）と、その蓄積電荷情報を読むためのメモリゲート取り出し領域Ｒ（以下、単に取り出し領域）とを持っている。

メモリセル領域Ｍでは、注入電荷を蓄積するＯＮＯ積層絶縁膜２２、その電荷注入を制御する制御ゲート電極Ｇ１、および、電荷蓄積状態によりメモリ状態を読み出すメモリゲート電極Ｇ２が形成され、これら二つのゲート電極を一対として一つのメモリセルが構成されている。この制御ゲート電極Ｇ１は、図１３における紙面垂直方向Ａに延在している。

取り出し領域Ｒでは、メモリゲート電極Ｇ２に直接電気的な接続が取れるように水平な取り出し部Ｓを設け、そこにコンタクトプラグ３３を接続している。通常、取り出し部Ｓは、延在する制御ゲート電極Ｇ１の端部におけるメモリゲート電極Ｇ２に設けられる。

本発明者が見出した課題とは、取り出し部Ｓを備えたメモリゲート電極Ｇ２の製造工程に起因するものである。

メモリセル領域Ｍにおけるメモリゲート電極Ｇ２のように、コントロールゲートの側壁に電極を設ける場合は、導体膜を形成した後にその全面に対してエッチング処理を施す（以下、エッチバック）ことで形成できる。一方、取り出し領域Ｒにおいては、メモリゲート電極Ｇ２に水平の取り出し部Ｓを形成する必要がある。そのため、図１４に示すように、第２導体膜３２のエッチバックの際に、後に水平な取り出し部Ｓとなる箇所をレジスト膜６３により保護しておいて、エッチングを施さなければならない。このとき、フォトリソグラフィの位置合わせに余裕を持たせるため、レジスト膜６３の保護領域は制御ゲート電極Ｇ１に重なるように形成される。従って、図１５に示すように、取り出し領域Ｒのメモリゲート電極Ｇ２は、制御ゲート電極Ｇ１に乗り上げる部分Ｐ（以下、乗り上げ部）を持つように加工されるのである。

このメモリゲート電極Ｇ２への乗り上げ部Ｐのように、他の部分に比して高く突出部した箇所があると、後の工程、特に周辺回路を加工する際のフォトリソグラフィ工程などで、発明者が見出した課題が生じる。

即ち、図１６に示すように、周辺回路のフォトリソグラフィ工程などのために、反射防止膜５３とレジスト膜６４とを回転塗布すると、メモリゲート電極Ｇ２の乗り上げ部Ｐにおいて被覆性が悪くなり、反射防止膜５３とレジスト膜６４の薄い箇所ができてしまう。そして、この状態で周辺回路を加工するためのエッチングを施すと、図１７に示すように、乗り上げ部Ｐでは、メモリゲート電極Ｇ２が露出する。更に、周辺回路の加工対象が、メモリゲート電極Ｇ２と同じ材料のゲート電極などである場合、露出したメモリゲート電極Ｇ２までもがエッチングされて、削れを起こしてしまうのである。

このようなメモリゲート電極Ｇ２の削れは、隣接する制御ゲート電極Ｇ１とのショートの原因となるなど、本発明者が検討した半導体装置の信頼性、歩留まりの低下を引き起こしている。

現在、本発明者らは、図１５の状態にある、制御ゲート電極Ｇ１に乗り上げたメモリゲート電極Ｇ２を覆うように酸化膜を形成するなどして、周辺回路の加工中は保護しておくことで、上記の課題を回避している。しかし、この手法では、周辺回路の加工に際してメモリ領域を覆っておく酸化膜のパターンを形成するリソグラフィ工程と、周辺回路加工後に、酸化膜を除去するためのリソグラフィ工程との、少なくとも二つのフォトリソグラフィ工程が必要となる。従って、マスクが増え、半導体装置の製造コストの増加をもたらしている。

本発明の目的は、不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

即ち、半導体基板の主面上に複数の第１ゲート電極を形成する工程と、前記半導体基板の主面上に、前記複数の第１ゲート電極を覆うように、絶縁膜を介して第２ゲート電極形成用の導体膜を堆積する工程と、前記複数の第１ゲート電極の上面上に前記第２ゲート電極形成用の導体膜が残らないように、前記第２ゲート電極形成用の導体膜をエッチングした後、残された前記第２ゲート電極形成用の導体膜をパターニングして、前記第１ゲート電極の端部側に前記第２ゲート電極と一体的に形成された導体パターンを形成する工程とを有するものである。

また、半導体基板の主面上に第１ゲート電極を形成する工程と、前記第１ゲート電極の側壁に絶縁膜を介して第２ゲート電極を形成するとともに、前記第１ゲート電極の端部側に、前記第２ゲート電極と一体的に形成され、一部が前記第１ゲート電極の上面上に乗り上がる導体パターンを形成する工程と、前記第１ゲート電極の上面上に乗り上がる前記導体パターンの一部を除去する工程とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

不揮発性メモリを有する半導体装置の製造方法において、第１ゲート電極上に乗り上げる第２ゲート電極形成用の導体膜部分を除去する工程を有することにより、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、細く説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明の実施の形態１では、ＭＯＮＯＳ型不揮発性メモリの製造工程において、メモリゲート電極用の導体膜のうち、制御ゲート電極上に堆積した部分を、フォトリソグラフィ工程によらずに予め除去する手法を示す。これには図１〜図８を用いて説明する。各図では、ＭＯＮＯＳ型不揮発性メモリ素子を形成する領域Ｍ（以下、単にメモリセル領域）と、そのメモリ情報を周辺回路に伝達するために取り出すための部分を形成する領域Ｒ（以下、単に取り出し領域）とにおける製造工程を同時に示す。

まず、図１に示すように、単結晶シリコンを母材とした半導体基板１の主面上に、後にＭＯＮＯＳ型不揮発性メモリの制御ゲート電極の性能として要求される膜厚の、第１ゲート絶縁膜２１（第１絶縁膜）、および、第１ゲート導体膜３１（第１導体膜）を順に形成する。第１ゲート絶縁膜２１としては、例えば酸化シリコン膜などを、第１ゲート導体膜３１としては、例えば多結晶シリコンなどを用いる。

そして、第１ゲート導体膜３１をパターニングすることにより、図１において紙面に垂直な第１方向Ａに延在し、かつ、図１において紙面に水平な第２方向Ｂに並んで配置された、複数の制御ゲート電極Ｇ１（第１ゲート電極）を形成する。

本実施の形態１で製造工程を示す半導体装置においては、特に、この延在する制御ゲート電極Ｇ１の第１方向Ａにおける端部にメモリゲート取り出し部（詳細は後に記述）を形成する。即ち、各図中における取り出し領域Ｒとは、この制御ゲート電極Ｇ１の第１方向Ａにおける端部の断面を示したものである。

その後、半導体基板１の主面側から、イオン注入法などによりドナーまたはアクセプタイオンをドープし、制御ゲート電極Ｇ１が形成されていない領域の半導体基板１表面に、後にメモリゲートのチャネル領域となる不純物導入領域４ａを形成する。従って、ＭＯＮＯＳ型不揮発性メモリの蓄積電荷のキャリアとして、電子を用いる場合にはドナーイオンをドープし、ホールを用いる場合にはアクセプタイオンをドープする。以後、断りがない限り不純物導入領域を形成するためのイオン種に関しては同様とする。その後、不純物導入領域４ａの表面上に形成されていた第１ゲート絶縁膜２１をエッチングにより除去する。

次に、半導体基板１の主面上に、制御ゲート電極Ｇ１を覆うように、酸化シリコン膜２２ａ、窒化シリコン膜２２ｂおよび酸化シリコン膜２２ｃからなる積層絶縁膜２２（第２絶縁膜）を形成する。これは、ＯＮＯ（Oxide/Nitride/Oxide）構造を持つ積層絶縁膜２２であり、ＭＯＮＯＳ型不揮発性メモリにおいて電荷の蓄積を担う層となる。その後、積層絶縁膜２２を覆うように、例えば多結晶シリコンからなる第２ゲート導体膜３２（第２導体膜）を形成する。これは後に、ＭＯＮＯＳ型不揮発性メモリにおいてメモリゲート電極となる。

その後、図２に示すように、半導体基板１上において第２ゲート導体膜３２を覆うように、例えば反射防止膜（バーク）５１（保護膜）を、制御ゲート電極Ｇ１による凹凸が埋まる程度に十分厚く形成する。その後、反射防止膜５１の全面に対し異方性のドライエッチング処理を施す（以下、エッチバックと記述）。

この反射防止膜５１のエッチバックの際、図３に示すように、複数の制御ゲート電極Ｇ１の隣接間では反射防止膜５１が残る程度でエッチバックを止める。これにより、制御ゲート電極Ｇ１の上面上の反射防止膜５１を除去できる。即ち、この工程により、制御ゲート電極Ｇ１の上面上に形成された第２ゲート導体膜３２が、露出することになる。

その後、図４に示すように、残った反射防止膜５１をエッチングマスクとして、露出した第２ゲート導体膜３２に対してエッチング処理を施すことで、制御ゲート電極Ｇ１の上面上の第２ゲート導体膜３２を除去することができる。その後、反射防止膜５１を除去する。

ここまでの工程により、制御ゲート電極Ｇ１の上面上の第２ゲート導体膜３２が除去されたことになる。即ち、本実施の形態１によれば、本発明者が課題として見出していた、制御ゲート電極Ｇ１上に乗り上げてしまう部分の第２ゲート導体膜３２を、予め除去できる。

この後は、第２ゲート導体膜３２をパターニングすることで、メモリゲートを形成する工程となる。

メモリセル領域Ｍでは、制御ゲート電極Ｇ１の側壁にメモリゲートを形成すれば良く、図５に示すように、レジスト膜によるマスクを形成せずに第２ゲート導体膜３２をエッチバックする。一方、メモリゲートにコンタクトプラグを直接接続する必要があるため、取り出し領域Ｒにおいて第２ゲート導体膜３２には、半導体基板１に対して水平な、幅広の取り出し部分を残さなければならない。従って、半導体基板１上に延在する部分の一部をレジスト膜６１によってエッチングから保護しておく。

上記図５の状態で、第２ゲート導体膜３２にエッチングを施すことで、図６に示す構造が形成される。即ち、メモリセル領域Ｍでは、制御ゲート電極Ｇ１の側壁に、積層絶縁膜２２を介して第２ゲート導体膜３２が残り、メモリゲート電極Ｇ２（第２ゲート電極）が形成される。それとともに、制御ゲート電極Ｇ１の端部側の取り出し領域Ｒでは、レジスト膜６１で保護していた部分として、半導体基板１の主面上に一部水平に延在する取り出し部Ｓが、メモリゲートＧ２と一体的な導体パターンとなるように形成される。

上記の工程中、取り出し領域Ｒにおいてメモリゲート電極Ｇ２を加工する際に、取り出し部Ｓを設けるために、エッチングマスクとしてレジスト膜６１で保護した。その際、本発明者が検討した前述の方法と同様に、フォトリソグラフィの位置合わせに余裕を持たせるために、制御ゲート電極Ｇ１と一部重なるようにレジスト膜６１が形成された（図５）。これに対して、本実施の形態１によれば、これ以前の工程で既に制御ゲート電極Ｇ１の上面上の第２ゲート導体膜３２は除去されているため、制御ゲート電極Ｇ１にメモリゲート電極Ｇ２が乗り上げ、他の部分よりも高く突出する部分が形成されない。

この後、周辺回路を加工することになる（図示しない）。ここで、本発明者が検討した方法によれば、周辺回路のゲート電極などを加工する際に塗布する反射防止膜およびフォトレジスト膜が、メモリ領域において制御ゲート電極上に高く突出したメモリゲート電極の箇所で薄くなり、メモリゲート電極までもが削れてしまうという現象が起きていた。更に、このようなメモリゲート電極の削れにより、制御ゲート電極とのショートを引き起こしていた。これに対し、本実施の形態１によれば、上述のように、制御ゲート電極上のメモリゲート電極は周辺回路加工の前に除去してあるため、周辺回路の加工時にメモリゲート電極が削れを起こすことは無い。

また、現状では、上記のようなメモリゲート電極の削れを防ぐため、周辺回路を加工している間は、メモリ領域を酸化膜などで保護していた。しかしこれは、半導体基板上に堆積した酸化膜にフォトレジストを塗布し、所望のパターンのマスクを介して露光し、現像するという一連のフォトリソグラフィ工程を、周辺回路領域の酸化膜を除去する工程と、メモリ領域の酸化膜を除去する工程との、少なくとも二回必要としていた。一方、本実施の形態１によれば、保護膜の堆積とエッチバックとによる単純な手法により上記の課題を解決できる。即ち、本実施の形態１においては、新たなマスクを用いたフォトリソグラフィ工程を導入する必要がない。これは、半導体装置の製造コストの削減に有効である。

次の工程では、図７に示すように、周知の製造方法により各素子を完成させる。まず、メモリセル領域Ｍにおいて、二つの制御ゲート電極Ｇ１を一対として、その隣接間で対面して形成されていたメモリゲート電極Ｇ２および積層絶縁膜２２を、フォトリソグラフィ法により選択的に除去する。その後、制御ゲート電極Ｇ１およびメモリゲート電極Ｇ２が形成されている領域以外の半導体基板１表面に、イオン注入法により不純物導入領域４ｂを形成する。ここで不純物導入領域４ｂは、先に形成した不純物導入領域４ａと同じ極性であり、かつ、不純物導入領域４ａよりも高濃度にドープするものとする。

続いて、制御ゲート電極Ｇ１またはメモリゲート電極Ｇ２の側壁に、絶縁体からなるスペーサ２３を形成する。これらは、スペーサ２３用の絶縁膜を基板表面に形成し、エッチバックすることで形成する。スペーサ２３用の絶縁膜としては、例えば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造などを用いる。

その後、メモリセル領域ＭにおいてＭＯＮＯＳ型不揮発性メモリと、後に形成する金属配線とのコンタクト領域を形成するために、イオン注入法により不純物導入領域４ｃを形成する。ここで不純物導入領域４ｃは、先に形成した不純物導入領域４ａ，４ｂと同じ極性であり、かつ、不純物導入領域４ｂよりも高濃度にドープするものとする。続いて、不純物導入領域４ｃ，制御ゲート電極Ｇ１およびメモリゲート電極Ｇ２の取り出し部Ｓそれぞれの表面に、金属配線とのオーミック接続を目的としたシリサイド層７の形成を行う。シリサイド層７は以下の周知の方法により形成できる。まず、シリサイドの対象となる金属（例えばコバルト）を、スパッタ法により半導体基板１の表面に堆積する。続いて熱処理を施すことで、絶縁膜を介さずにシリコンと金属が接している不純物導入領域４ｃ表面、制御ゲート電極Ｇ１上面およびメモリゲート電極Ｇ２の取り出し部Ｓ表面において、金属とシリコンの合金化が進み、シリサイド層７が形成される。

その後、絶縁膜２４として、例えば窒化シリコン膜を半導体基板１表面全体に形成する。続いて、各素子の上部に形成される金属配線の層間絶縁膜２５として、例えば酸化シリコン膜を形成する。

この後の工程は、周知の方法による金属配線工程となる。まず、図８に示すように、層間絶縁膜２５にコンタクトホールＨ１を形成した後、金属（例えばタングステン）膜を堆積し、表面研磨することで、各素子への金属コンタクトプラグ３３を形成する。その後、配線層を形成するための絶縁膜２６を形成し、配線パターンＨ２をフォトリソグラフィ法により形成する。続いて、スパッタ法などにより金属（例えば銅）を堆積し、表面研磨することで、配線パターンＨ２中に金属配線３４を形成する。

この工程により、取り出し領域Ｒにおいて、メモリゲート電極Ｇ２からの取り出し部Ｓに、金属コンタクトプラグ３３が接続されることになる。

その後同様の工程を繰り返すことで上部金属配線を形成し、本実施の形態１による半導体装置が完成する。

本実施の形態１によれば、ＭＯＮＯＳ型不揮発性メモリを有する半導体装置の製造工程において、メモリゲート電極Ｇ２用の第２ゲート導体膜３２を形成した直後に、フォトリソグラフィ工程に依らずに、制御ゲート電極Ｇ１上の第２ゲート導体膜３２を除去できる。これにより、メモリ取り出し領域Ｒにおいて、制御ゲート電極Ｇ１上にメモリゲート電極Ｇ２が乗り上げることが無い。従って、後の工程で、メモリゲート電極に局所的な削れが起こり、制御ゲート電極とショートしてしまうなど、信頼性を損ねる要因を排除できる。

（実施の形態２）
上記実施の形態１では、ＭＯＮＯＳ型不揮発性メモリを有する半導体装置の製造工程において、制御ゲート電極上に堆積したメモリゲート用の導体膜を、メモリゲート電極の加工前に除去する手法を示した。

本実施の形態２では、通常の方法でメモリゲート電極を加工した後に、制御ゲート電極に乗り上げたメモリゲート電極を選択的に除去する手法を、図９〜図１２を用いて示す。

まず、上記実施の形態１において図１を用いて説明した方法と同様にして、図９に示すように、半導体基板１の主面上に形成した制御ゲート電極Ｇ１を、電荷蓄積用の積層絶縁膜２２およびメモリゲート電極用の第２ゲート導体膜３２で覆った構造を形成する。

その後、本発明者が検討した方法と同様に、メモリゲート電極を加工する工程に入る。即ち、メモリセル領域Ｍでは、第２ゲート導体膜３２をそのままエッチバックし、取り出し領域Ｒでは、メモリゲートに半導体基板１上の一部に延在する取り出し部を設けるため、水平な部分をレジスト膜６２で覆い、第２ゲート導体膜３２にエッチングを施す。

このとき、フォトリソグラフィの位置合わせに余裕を持たせるため、レジスト膜６２の保護領域は制御ゲート電極Ｇ１に一部重なるように形成する。

続いて、図９の状態で第２導体膜３２に対してエッチングを施すことで、図１０に示す構造となる。即ち、メモリセル領域Ｍでは、制御ゲート電極Ｇ１の側壁に、積層絶縁膜２２を介して第２ゲート導体膜３２が残り、メモリゲート電極Ｇ２（第２ゲート電極）が形成される。それとともに、制御ゲート電極Ｇ１の端部側の取り出し領域Ｒでは、レジスト膜６２で保護していた部分として、制御ゲート電極Ｇ１の上面上に部分的に乗り上げた状態で、かつ、半導体基板１の主面上に一部水平に延在する取り出し部Ｓが、メモリゲートＧ２と一体的な導体パターンとなるように形成される。

上記のように、この段階では、本発明者が検討した方法と同様に、フォトリソグラフィの都合上、取り出し領域Ｒにおいて、制御ゲート電極Ｇ１上の一部にメモリゲート電極Ｇ２が乗り上げている。

続いて、本実施の形態２では、これまでの工程で半導体基板１上に形成した制御ゲート電極Ｇ１およびメモリゲート電極Ｇ２を覆うように、例えば反射防止膜（バーク）５２（保護膜）を、制御ゲート電極Ｇ１およびメモリゲート電極Ｇ２による凹凸が埋まる程度に十分厚く形成する。その後、反射防止膜５２をエッチバックする。

この反射防止膜５２のエッチバックの際、図１１に示すように、複数の制御ゲート電極Ｇ１の隣接間において反射防止膜５２が残るように、エッチバックを止める。これにより、制御ゲート電極Ｇ１の上面上の反射防止膜５２を除去できる。即ち、この工程により、取り出し領域Ｒに形成された第２ゲート導体膜３２のうち、取り出し領域Ｒの制御ゲート電極Ｇ１の上面上に一部乗り上げて形成された部分が露出することになる。

その後、図１２に示すように、残された反射防止膜５２をエッチングマスクとして、露出した第２ゲート導体膜３２に対してエッチング処理を施すことにより、制御ゲート電極Ｇ１の上面上に一部乗り上げていた第２ゲート導体膜３２を除去することができる。

このように、本実施の形態２の手法によれば、本発明者が課題として見出していた、制御ゲート電極Ｇ１上に乗り上げてしまう部分の第２ゲート電極Ｇ２を、選択的に除去できるのである。更に、本手法は膜形成とエッチバックとによるものであるから、マスクを用いたフォトリソグラフィ工程の追加を必要としない。

続いて、エッチングマスクとして残した反射防止膜５２を除去すれば、上記実施の形態１において図６に示した構造と同じ構造が形成される。即ち、半導体基板１上に、メモリセル領域Ｍにおいては制御ゲート電極Ｇ１と、電荷蓄積のための積層絶縁膜２２を介してメモリゲート電極Ｇ２とを形成し、取り出し領域Ｒにおいては、制御ゲート電極Ｇ１に乗り上げず、かつ取り出し部Ｓを備えるようなメモリゲート電極Ｇ２を形成した。

その後のＭＯＮＯＳ型不揮発性メモリ素子を完成するための工程、それらに接続される配線を形成する工程、およびその工程により形成される構造は、上記実施の形態１において図７および図８を用いて説明した工程および構造と同様であり、ここでの説明は省略する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１，２において、制御ゲート電極Ｇ１上の第２ゲート導体膜３２またはメモリゲート電極Ｇ２を選択的に除去するために形成した保護膜として、反射防止膜５１，５２を用いたが、メモリゲート電極Ｇ２用の第２ゲート導体膜３２のエッチング速度に対して十分な選択比を持つ材料を用いることでも、同様の効果が得られる。

本発明は、半導体装置の製造方法に適用して有効であり、特に、ＭＯＮＯＳ型不揮発性メモリを有する半導体装置の製造に効果的である。

本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 本発明者が検討した半導体装置の要部断面図である。 本発明者が検討した半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。

符号の説明

１ 半導体基板
２１ 第１ゲート絶縁膜（第１絶縁膜）
２２ 積層絶縁膜（第２絶縁膜）
３１ 第１ゲート導体膜（第１導体膜）
３２ 第２ゲート導体膜（第２導体膜）
５１ 反射防止膜（保護膜）
５２ 反射防止膜（保護膜）
Ｍ メモリセル領域
Ｒ 取り出し領域
Ｓ 取り出し部
Ａ 第１方向
Ｂ 第２方向
Ｇ１ 制御ゲート電極（第１ゲート電極）
Ｇ２ メモリゲート電極（第２ゲート電極）

Claims (4)

1. 以下の工程を有することを特徴とする半導体装置の製造方法：
   （ａ）半導体基板の主面上に、第１絶縁膜および第１導体膜を順に形成する工程、
   （ｂ）前記第１導体膜をパターニングすることにより、前記半導体基板の主面における第１方向に延在し、かつ、前記第１方向に交差する第２方向に並んで配置された複数の第１ゲート電極を形成する工程、
   （ｃ）前記（ｂ）工程後、前記半導体基板の主面上に、前記複数の第１ゲート電極を覆うように、第２絶縁膜および第２導体膜を順に形成する工程、
   （ｄ）前記（ｃ）工程後、前記半導体基板の主面上に、前記第２導体膜を覆うように保護膜を形成した後、前記保護膜に対してエッチング処理を施すことにより、前記複数の第１ゲート電極の隣接間では前記保護膜が残るように、前記保護膜を除去する工程、
   （ｅ）前記（ｄ）工程後、前記保護膜をエッチングマスクとして前記第２導体膜に対してエッチング処理を施すことにより、前記複数の第１ゲート電極の上面上の前記第２導体膜を除去する工程、
   （ｆ）前記（ｅ）工程後、前記保護膜を除去した後、前記第２導体膜をパターニングすることにより、
   前記複数の第１ゲート電極の側壁に、前記第２絶縁膜を介して第２ゲート電極を形成するとともに、前記複数の第１ゲート電極の端部側に、前記半導体基板の主面上に一部延在する取り出し部を、前記第２ゲート電極と一体的な導体パターンとなるように形成する工程。
2. 以下の工程を有することを特徴とする半導体装置の製造方法：
   （ａ）半導体基板の主面上に、第１絶縁膜および第１導体膜を順に形成する工程、
   （ｂ）前記第１導体膜をパターニングすることにより、前記半導体基板の主面における第１方向に延在し、かつ、前記第１方向に交差する第２方向に並んで配置された複数の第１ゲート電極を形成する工程、
   （ｃ）前記（ｂ）工程後、前記半導体基板の主面上に、前記複数の第１ゲート電極を覆うように、第２絶縁膜および第２導体膜を順に形成する工程、
   （ｄ）前記（ｃ）工程後、前記第２導体膜をパターニングすることにより、
   前記複数の第１ゲート電極の側壁に、前記第２絶縁膜を介して第２ゲート電極を形成するとともに、前記複数の第１ゲート電極の端部側に、前記複数の第１ゲート電極の端部の上面上に部分的に乗り上げた状態で、かつ、前記半導体基板の主面上に一部延在する取り出し部を、前記第２ゲート電極と一体的な導体パターンとなるように形成する工程、
   （ｅ）前記（ｄ）工程後、前記半導体基板の主面上に、前記複数の第１ゲート電極および前記第２ゲート電極を覆うように保護膜を形成した後、前記保護膜に対してエッチング処理を施すことにより、前記複数の第１ゲート電極の隣接間に前記保護膜が残るように、前記保護膜を除去する工程、
   （ｆ）前記（ｅ）工程後、前記保護膜をエッチングマスクとして、前記第２ゲート電極取り出し用の導体パターンにおいて、前記複数の第１ゲート電極の端部の上面上に部分的に乗り上げている部分を除去する工程。
3. 請求項１または２記載の半導体装置の製造方法において、
   前記複数の第１ゲート電極は制御ゲート電極であり、
   前記第２ゲート電極はメモリゲート電極であり、
   前記第２絶縁膜は情報の記憶に寄与する電荷蓄積層であることを特徴とする半導体装置の製造方法。
4. 請求項１、２または３記載の半導体装置の製造方法において、
   前記第２絶縁膜は酸化膜、窒化膜および酸化膜の積層膜であり、
   前記保護膜は反射防止膜であることを特徴とする半導体装置の製造方法。

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