TW202415242A

TW202415242A - 半導體記憶裝置、及半導體裝置之製造方法

Info

Publication number: TW202415242A
Application number: TW112104821A
Authority: TW
Inventors: 藤井光太郎
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-09-20
Filing date: 2023-02-10
Publication date: 2024-04-01

Abstract

本發明之實施方式係關於一種半導體記憶裝置、及半導體裝置之製造方法。實施方式之半導體記憶裝置具有第1配線、第2配線、第1絕緣層、第1絕緣部、及導電部。上述第1絕緣層包含第1部分、第2部分、及第3部分。上述第1部分積層於上述第1配線。上述第2部分積層於上述第2配線。上述第3部分相對於上述第1部分及上述第2部分而言位於與上述第1配線及上述第2配線為相反側。上述導電部包含：第1部分，其貫通上述第1絕緣層之上述第3部分及上述第1部分並與上述第1配線相接；及第2部分，其貫通上述第1絕緣層之上述第3部分並與上述第1絕緣部相接，且與上述導電部之上述第1部分之間具有階差。

Description

半導體記憶裝置、及半導體裝置之製造方法

本發明之實施方式係關於一種半導體記憶裝置、及半導體裝置之製造方法。

已知有一種半導體記憶裝置，該裝置具有字元線與絕緣層交替地積層而成之積層體、貫通積層體之記憶體柱、及連接於記憶體柱之位元線。

實施方式之半導體記憶裝置具有第1配線、第2配線、第1絕緣層、第1絕緣部、及導電部。上述第1配線沿第1方向延伸。上述第2配線於與上述第1方向交叉之第2方向上與上述第1配線有距離，且沿上述第1方向延伸。上述第1絕緣層包含第1部分、第2部分、及第3部分。上述第1部分於與上述第1方向及上述第2方向交叉之第3方向上積層於上述第1配線。上述第2部分於上述第3方向上積層於上述第2配線。上述第3部分相對於上述第1部分及上述第2部分而言位於與上述第1配線及上述第2配線為相反側，且以跨及上述第1部分與上述第2部分之方式至少沿上述第2方向延伸。上述第1絕緣部包含於上述第2方向上位於上述第1絕緣層之上述第1部分與上述第2部分之間之部分。上述導電部自相對於上述第1絕緣層而言與上述第1配線為相反側朝上述第1絕緣層延伸。上述導電部包含：第1部分，其於上述第3方向上貫通上述第1絕緣層之上述第3部分及上述第1部分並與上述第1配線相接；及第2部分，其於上述第3方向上貫通上述第1絕緣層之上述第3部分並與上述第1絕緣部相接，且與上述導電部之上述第1部分之間具有階差。

根據本發明之一實施方式，可提供一種能夠謀求提高電性特性之半導體記憶裝置、及半導體裝置之製造方法。

以下，參考圖式就實施方式之半導體記憶裝置及半導體裝置之製造方法進行說明。於以下之說明中，對具有相同或類似之功能之構成標註相同符號。而且，有時省略該等構成之重複說明。於以下之說明中，末尾附有用以區分之數字或英文之參考符號於亦可不相互區分之情形時，有時省略末尾之數字或英文。

於本申請案中按以下方式來定義用語。所謂「平行」、「正交」、或「相同」，分別可包含「大致平行」、「大致正交」、或「大致相同」之情況。所謂「連接」，並不限定於機械連接，亦可包含電性連接。即，所謂「連接」，並不限定於將作為連接對象之2個要素直接連接之情況，亦可包含將作為連接對象之2個要素於中間介置其他要素而連接之情況。所謂「相鄰」，並不限定於2個要素相接之情況，亦可包含2個要素相互分離之情況(例如於2個要素之間介置其他要素之情況)。所謂「層」及「膜」，係為了區分構成要素而方便起見分開使用之用語，實質上係指相同者。因此，於以下之說明中「層」及「膜」亦可相互替換。

X方向、Y方向、+Z方向、及-Z方向按以下方式來定義。X方向係下述字元線WL(參考圖3)延伸之方向。Y方向係與X方向交叉(例如正交)之方向。Y方向係下述位元線BL(參考圖3)延伸之方向。+Z方向及-Z方向係與X方向及Y方向交叉(例如正交)之方向。+Z方向係自下述積層體40朝向位元線BL之方向(參考圖3)。-Z方向係與+Z方向相反之方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。於以下之說明中，有時將Z方向之位置稱為「高度」。但是，該表述係為了方便說明，並不規定重力方向。Y方向係「第1方向」之一例。X方向係「第2方向」之一例。Z方向係「第3方向」之一例。

(實施方式)

＜1.半導體記憶裝置之構成＞

圖1係表示半導體記憶裝置1之構成之一部分之方塊圖。半導體記憶裝置1例如係非揮發性半導體記憶裝置，且係NAND(Not AND，反及)型快閃記憶體。半導體記憶裝置1例如能夠與外部之主機裝置連接，用作主機裝置之記憶空間。半導體記憶裝置1例如包含記憶胞陣列11、指令暫存器12、位址暫存器13、控制電路(定序儀)14、驅動器模組15、列解碼器模組16、及感測放大器模組17。

記憶胞陣列11包含複數個區塊BLK0～BLK(k－1)(k為1以上之整數)。區塊BLK係非揮發地記憶資料之複數個記憶胞電晶體之集合。區塊BLK用作資料之抹除單位。於記憶胞陣列11中，設置有複數個位元線及複數個字元線。各記憶胞電晶體與1根位元線及1根字元線建立關聯。

指令暫存器12保存半導體記憶裝置1自主機裝置接收之指令CMD。位址暫存器13保存半導體記憶裝置1自主機裝置接收之位址資訊ADD。控制電路14係控制半導體記憶裝置1之各種動作之電路。例如，控制電路14基於保存於指令暫存器12中之指令CMD，執行資料之寫入動作、讀出動作、或抹除動作等。

驅動器模組15包含電壓產生電路，產生半導體記憶裝置1之各種動作中所使用之電壓。列解碼器模組16將施加至與所選字元線對應之信號線之電壓傳送至所選字元線。感測放大器模組17於寫入動作中，對各位元線施加所期望之電壓。感測放大器模組17於讀出動作中，基於各位元線之電壓或電流來判定記憶於各記憶胞電晶體中之資料值，將判定結果作為讀出資料DAT傳送至主機裝置。

＜2.記憶胞陣列之電性構成＞

接下來，就記憶胞陣列11之電性構成進行說明。

圖2係表示記憶胞陣列11之一部分等效電路之圖。圖2表示記憶胞陣列11中所包含之1個區塊BLK。區塊BLK包含複數個串單元SU0～SUQ(Q為1以上之整數)。

各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含複數個記憶胞電晶體MT0～MTn(n為1以上之整數)、1個以上之汲極側選擇電晶體STD、及1個以上之源極側選擇電晶體STS。

於各NAND串NS中，記憶胞電晶體MT0～MTn串聯地電性連接。各記憶胞電晶體MT包含控制閘極及電荷蓄積部。記憶胞電晶體MT之控制閘極電性連接於字元線WL0～WLn中之任一個。各記憶胞電晶體MT根據經由字元線WL施加至控制閘極之電壓於電荷蓄積部中蓄積電荷，且非揮發地保存資料值。

汲極側選擇電晶體STD之汲極電性連接於與該NAND串NS對應之位元線BL。汲極側選擇電晶體STD之源極電性連接於串聯地電性連接之記憶胞電晶體MT0～MTn之一端。汲極側選擇電晶體STD之控制閘極電性連接於汲極側選擇閘極線SGD0～SGDQ中之任一個。汲極側選擇電晶體STD經由汲極側選擇閘極線SGD而與列解碼器模組16電性連接。汲極側選擇電晶體STD於對所對應之汲極側選擇閘極線SGD施加了規定電壓之情形時，將NAND串NS與位元線BL電性連接。

源極側選擇電晶體STS之汲極電性連接於串聯地電性連接之記憶胞電晶體MT0～MTn之另一端。源極側選擇電晶體STS之源極電性連接於源極線SL。源極側選擇電晶體STS之控制閘極電性連接於源極側選擇閘極線SGS。源極側選擇電晶體STS於對源極側選擇閘極線SGS施加了規定電壓之情形時，將NAND串NS與源極線SL電性連接。

於同一區塊BLK中，記憶胞電晶體MT0～MTn之控制閘極共通連接於各自所對應之字元線WL0～WLn。各串單元SU0～SUQ內之汲極側選擇電晶體STD之控制閘極共通連接於各自所對應之選擇閘極線SGD0～SGDQ。源極側選擇電晶體STS之控制閘極共通連接於選擇閘極線SGS。於記憶胞陣列11中，位元線BL由於各串單元SU中被分配同一行位址之NAND串NS共有。

＜3.半導體記憶裝置之物理構成＞

接下來，就半導體記憶裝置1之物理構成進行說明。

圖3係表示半導體記憶裝置1之一部分之剖視圖。半導體記憶裝置1例如具有第1晶片2及第2晶片3。

＜3.1第1晶片＞

首先，就第1晶片2進行說明。第1晶片2係包含周邊電路22之電路晶片。第1晶片2例如包含半導體基板21、周邊電路22、絕緣部23、及複數個焊墊24。

半導體基板21例如係成為第1晶片2之基底之基板。半導體基板21之至少一部分為沿著X方向及Y方向之板狀。半導體基板21例如由矽之類之半導體材料形成。

周邊電路22係用以使上述記憶胞陣列11發揮功能之電路。周邊電路22包含上述指令暫存器12、位址暫存器13、控制電路14、驅動器模組15、列解碼器模組16、及感測放大器模組17中之一個以上。周邊電路22例如包含複數個電晶體31、複數個觸點32、複數個配線層33、及複數個通孔34。

複數個電晶體31設置於半導體基板21上。電晶體31例如包含形成於半導體基板21之上表面部之源極區域及汲極區域。複數個觸點32具有導電性，沿Z方向延伸。各觸點32與電晶體31之源極區域、汲極區域、或閘極電極相接。

複數個配線層33分為複數個高度而配置。各配線層33包含沿X方向或Y方向延伸之複數個配線33a。各通孔34沿Z方向延伸。複數個通孔34例如包含將配置於不同高度之2個配線33a連接之通孔34、及將配線33a與焊墊24連接之通孔34。

絕緣部23覆蓋複數個電晶體31、複數個觸點32、複數個配線層33、及複數個通孔34。複數個焊墊24設置於絕緣部23之表面。各焊墊24經由通孔34而電性連接於配線33a。

＜3.2第2晶片＞

首先，就第2晶片3進行說明。第2晶片3係包含記憶胞陣列11之陣列晶片。第2晶片3例如具有記憶胞陣列11、絕緣部35、及複數個焊墊36。此處，就絕緣部35及複數個焊墊36進行說明，關於記憶胞陣列11則於下文進行敍述。

絕緣部35覆蓋記憶胞陣列11。複數個焊墊36設置於絕緣部35之表面。各焊墊36電性連接於下述記憶胞陣列11之配線部70中所包含之配線(例如配線72或配線74)。於本實施方式中，藉由將第1晶片2之複數個焊墊24與第2晶片3之複數個焊墊36相互面對地貼合，而使第1晶片2與第2晶片3一體化。

＜4.記憶胞陣列之物理構成＞

接下來，就記憶胞陣列11之物理構成進行說明。

如圖3所示，記憶胞陣列11具有積層體40、源極線SL、複數個記憶體柱50、用於記憶體柱之複數個觸點61(於圖3中僅圖示出1個)、用於導電層之複數個觸點62(於圖3中僅圖示出1個)、及配線部70。

＜4.1積層體＞

首先，就積層體40進行說明。

圖4係表示圖3所示之記憶胞陣列11之以F4線包圍之區域之剖視圖。再者，圖4係相對於圖3上下反向地旋轉後之圖。以下，為了方便說明，有時將自積層體40觀察時位元線BL所處之一側(即+Z方向側)稱為「上」，將其相反側(即-Z方向側)稱為「下」。但是，該等表述並不規定半導體記憶裝置1之重力方向。

積層體40包含複數個導電層41及複數個絕緣層42。複數個導電層41及複數個絕緣層42於Z方向上以1層為單位交替地積層。

導電層41沿著X方向及Y方向。各導電層41例如由鎢之類之導電材料形成。導電層41係「閘極電極層」之一例。

複數個導電層41中位於上方之1個以上(例如複數個)導電層41作為汲極側選擇閘極線SGD發揮功能。汲極側選擇閘極線SGD相對於於X方向或Y方向上排列之複數個記憶體柱50共通地設置。汲極側選擇閘極線SGD與各記憶體柱50之通道層52(下述)之交叉部分作為上述汲極側選擇電晶體STD發揮功能。

複數個導電層41中位於下方之1個以上(例如複數個)導電層41作為源極側選擇閘極線SGS發揮功能。源極側選擇閘極線SGS相對於於X方向或Y方向上排列之複數個記憶體柱50共通地設置。源極側選擇閘極線SGS與各記憶體柱50之通道層52之交叉部分作為上述源極側選擇電晶體STS發揮功能。

複數個導電層41中設置於作為汲極側選擇閘極線SGD及源極側選擇閘極線SGS發揮功能之導電層41之間之其餘導電層41之至少一部分作為字元線WL發揮功能。字元線WL相對於於X方向及Y方向上排列之複數個記憶體柱50共通地設置。於本實施方式中，字元線WL與各記憶體柱50之通道層52之交叉部分作為記憶胞電晶體MT發揮功能。關於記憶胞電晶體MT，將於下文中詳細地敍述。

絕緣層42係設置於Z方向上相鄰之2個導電層41之間且使該2個導電層41絕緣之層間絕緣膜。絕緣層42沿著X方向及Y方向。絕緣層42由包含矽與氧之膜(例如SiO ₂膜)之類之絕緣材料形成。絕緣層42係「第2絕緣層」之一例。

＜4.2源極線＞

源極線SL相對於積層體40而言配置於-Z方向側。源極線SL係於X方向及Y方向上擴展之板狀導電層。源極線SL由包含多晶矽或鎢之導電層之類之導電材料形成。

＜4.3記憶體柱＞

複數個記憶體柱50沿Z方向延伸，且貫通積層體40。各記憶體柱50之下端50a與源極線SL相接。另一方面，各記憶體柱50之上端50b與下述觸點61相接。記憶體柱50係「柱狀體」之一例。

圖5係圖4所示之記憶胞陣列11之沿著F5-F5線之剖視圖。記憶體柱50例如具有記憶體膜(多層膜)51、通道層52、絕緣芯53、及蓋部54(參考圖4)。

記憶體膜51設置於通道層52之外周側。記憶體膜51位於複數個導電層41與通道層52之間。記憶體膜51例如包含隧道絕緣膜57、電荷捕獲膜58、及阻擋絕緣膜59。

隧道絕緣膜57設置於通道層52與電荷捕獲膜58之間。隧道絕緣膜57例如為沿著通道層52之外周面之環狀，且沿著通道層52於Z方向上延伸。隧道絕緣膜57例如遍及記憶體柱50之Z方向全長。隧道絕緣膜57係通道層52與電荷捕獲膜58之間之電位障壁。隧道絕緣膜57由包含矽與氧之膜或包含矽、氧及氮之膜形成。

電荷捕獲膜58設置於隧道絕緣膜57之外周側。電荷捕獲膜58位於隧道絕緣膜57與阻擋絕緣膜59之間。電荷捕獲膜58沿Z方向延伸。電荷捕獲膜58例如遍及記憶體柱50之Z方向全長。電荷捕獲膜58係具有複數個結晶缺陷(捕獲能階)且能夠將電荷捕獲至結晶缺陷之功能膜。電荷捕獲膜58例如由包含矽與氮之膜形成。電荷捕獲膜58之中與各字元線WL相鄰之部分係藉由蓄積電荷而能夠記憶資訊之「電荷蓄積部」之一例。

阻擋絕緣膜59設置於電荷捕獲膜58之外周側。阻擋絕緣膜59位於複數個導電層41與電荷捕獲膜58之間。阻擋絕緣膜59係抑制反向穿隧之絕緣膜。反向穿隧係電荷自字元線WL向電荷捕獲膜58返回之現象。阻擋絕緣膜59沿Z方向延伸。阻擋絕緣膜59例如遍及記憶體柱50之Z方向全長。阻擋絕緣膜59例如係包含矽與氧之膜或包含金屬與氧之膜等複數個絕緣膜積層而成之積層結構膜。包含金屬與氧之膜之一例為鋁氧化物。阻擋絕緣膜59亦可包含矽氮化物或氧化鉿之類之高介電常數材料(High-k材料)。

通道層52設置於記憶體膜51之內側。通道層52形成為環狀。通道層52沿Z方向延伸。通道層52例如遍及記憶體柱50之Z方向全長。通道層52由多晶矽之類之半導體材料形成。通道層52亦可摻雜有雜質。於對字元線WL施加電壓之情形時，通道層52形成通道而將位元線BL與源極線SL電性連接。

藉此，於與各字元線WL相同之高度，由與記憶體柱50相鄰之字元線WL之端部、阻擋絕緣膜59、電荷捕獲膜58、隧道絕緣膜57、及通道層52形成MANOS(Metal-Al-Nitride-Oxide-Silicon)型記憶胞電晶體MT。再者，記憶體膜51亦可具有浮動閘極方式之電荷蓄積部(浮動閘極電極)來代替電荷捕獲膜58，作為電荷蓄積部。浮動閘極電極例如由包含雜質之多晶矽形成。

絕緣芯53設置於通道層52之內側。絕緣芯53將通道層52內部之一部分填埋。絕緣芯53由包含矽與氧之膜之類之絕緣材料形成。絕緣芯53之一部分形成為沿著通道層52之內周面之環狀，亦可於內部具有空間部(氣隙)S。絕緣芯53沿Z方向延伸。絕緣芯53係例如遍及除記憶體柱50之上端部以外之記憶體柱50之Z方向之大部分(參考圖4)。

接下來，返回至圖4中，就蓋部54進行說明。蓋部54設置於絕緣芯53之上方。蓋部54係由非晶矽或多晶矽之類之半導體材料形成之半導體部。蓋部54亦可摻雜有雜質。蓋部54配置於記憶體膜51之上端部之內周側，與通道層52一體地形成。蓋部54與通道層52之上端部一起，形成記憶體柱50之上端部。用於記憶體柱之觸點61於Z方向上與蓋部54相接。

＜4.4用於記憶體柱之觸點＞

接下來，就用於記憶體柱之觸點61進行說明。觸點61係將記憶體柱50與配線部70中所包含之位元線BL電性連接之電性連接部。自上方觀察時，複數個觸點61配置於與複數個記憶體柱50對應之位置。各觸點61沿Z方向延伸。各觸點61之下端與記憶體柱50之上端50b相接。另一方面，各觸點61之上端經由設置於觸點61之上方之通孔71(下述)而連接於位元線BL。

＜4.5用於導電層之觸點＞

接下來，返回至圖3中，就用於導電層之觸點62進行說明。觸點62係將導電層41與配線部70中所包含之配線74電性連接之電性連接部。複數個觸點62例如於積層體40中與複數個導電層41之端部配置成階梯狀之階梯區域對應地配置。自上方觀察時，複數個觸點62配置於與複數個導電層41對應之位置。複數個觸點62沿Z方向延伸，且Z方向上之長度互不相同。

＜4.6配線部＞

接下來，就配線部70進行說明。配線部70例如配置於積層體40與半導體基板21之間(參考圖3)。配線部70例如包含複數個位元線BL、複數個通孔71、複數個配線72、複數個通孔73、及複數個配線74。

各位元線BL係為了選擇記憶體柱50而控制電壓之施加狀態之配線。複數個位元線BL相互隔開間隔而於X方向上並排配置。複數個位元線BL相互平行地沿Y方向延伸。各位元線BL配置於至少一部分與對應之用於記憶體柱之觸點61於Z方向上重疊之位置。於位元線BL與觸點61之間，設置有將位元線BL與觸點61連接之通孔71。位元線BL經由通孔71及觸點61，而電性連接於記憶體柱50之通道層52。藉此，利用字元線WL與位元線BL之組合，能夠自配置成三維狀之複數個記憶胞電晶體MT之中選擇任意之記憶胞電晶體MT。關於位元線BL，將於下文中詳細地敍述。

各配線72係用以將位元線BL與焊墊36電性連接之電性連接部。複數個配線72例如相對於複數個位元線BL而言配置於+Z方向側。各配線72例如沿X方向或Y方向延伸。於配線72與位元線BL之間，設置有將配線72與位元線BL連接之通孔73。關於配線72及通孔73，將於下文中詳細地敍述。

各配線74係為了選擇導電層41(字元線WL、汲極側選擇閘極線SGD、或源極側選擇閘極線SGS)而控制電壓之施加狀態之配線。各配線74係將觸點62與焊墊36電性連接之電性連接部。

＜5.位元線與配線之連接結構＞

接下來，就位元線BL與配線72之連接結構進行說明。

圖6係表示圖3所示之記憶胞陣列11之以F6線包圍之區域之剖視圖。再者，圖6相對於圖3上下反向地旋轉。如圖6所示，記憶胞陣列11具有上述複數個位元線BL、絕緣層80、第1絕緣部91、上述複數個配線72、複數個通孔73(於圖6中僅圖示出1個)、及第2絕緣部92。以下，詳細地就該等進行說明。

＜5.1位元線＞

複數個位元線BL相互隔開間隔地於X方向上排列。以下，為了方便說明，將複數個位元線BL中所包含之1個位元線BL-1稱為「第1位元線BL-1」，將與第1位元線BL-1相鄰之1個位元線BL稱為「第2位元線BL-2」。第1位元線BL-1係「第1配線」之一例。第2位元線BL-2係「第2配線」之一例。

位元線BL例如由能夠藉由反應性離子蝕刻(RIE：Reactive Ion Etching)進行加工之配線材料形成。位元線BL例如由鎢、鉬、鉻、或釕形成。

如圖6所示，各位元線BL於沿著X方向及Z方向之1個剖面中，具有第1端101a及第2端101b。第1端101a係Z方向上絕緣層80所處之一側之端。第1端101a於Z方向上與下述絕緣層80之第1層部81相接。第2端101b係Z方向上位於與第1端101a為相反側之端。即，第2端101b係積層體40所處之一側之端。第2端101b於Z方向上與通孔71相接。

於本實施方式中，複數個位元線BL藉由反應性離子蝕刻而圖案化。因此，關於各位元線BL，位元線BL之第2端101b之X方向上之寬度W2大於位元線BL之第1端101a之X方向上之寬度W1。各位元線BL於沿著X方向及Z方向之1個剖面中，為隨著接近積層體40所處之一側而X方向上之寬度逐漸變大之梯形。

於本實施方式中，各位元線BL不具有障壁金屬層。換言之，各位元線BL於沿著X方向及Z方向之1個剖面中，具有第1側端101c、及位於與第1側端101c為相反側之第2側端101d。第1側端101c與第1絕緣部91相接。第2側端101d於與第1側端101c不同之位置，與第1絕緣部91相接。而且，位元線BL之內部於第1側端101c與第2側端101d之間係均勻的。即，位元線BL之內部於第1側端101c與第2側端101d之間係相同之材質(例如鎢或鉬)連續著。

＜5.2絕緣層＞

絕緣層80例如係於通孔73相對於位元線BL發生了位置偏移之情形時用以抑制該位置偏移所造成之影響之絕緣層。絕緣層80配置於相對於複數個位元線BL而言與積層體40為相反側(即+Z方向側)。絕緣層80例如具有複數個第1層部81及第2層部82。再者，於圖6中，為了方便說明，對第1層部81與第2層部82標註了不同之陰影。但是，第1層部81與第2層部82例如包含相同之材料而一體地存在。因此，第1層部81與第2層部82之間之交界消失，作為1個絕緣層80存在。絕緣層80係「第1絕緣層」之一例。

＜5.2.1第1層部＞

複數個第1層部81係與複數個位元線BL對應地設置。第1層部81係絕緣層80中例如負責電性絕緣性(耐壓性)之部分。第1層部81相對於對應之位元線BL而言位於+Z方向側。第1層部81積層於位元線BL上。第1層部81沿著位元線BL之表面於Y方向上延伸(參考圖8)。複數個第1層部81相互於X方向上隔開間隔而配置。積層於第1位元線BL-1上之第1層部81(第1層部81-1)係「第1絕緣層之第1部分」之一例。積層於第2位元線BL-2上之第1層部81(第1層部81-2)係「第1絕緣層之第2部分」之一例。

第1層部81例如包括含有氮之絕緣材料G2。絕緣材料G2例如係包含矽與氮之膜(例如SiN)、包含矽、碳及氮之膜(例如SiCN)、或者包含矽、氧及氮之膜(例如SiON)中之任一種。於考慮下述第1絕緣部91與第1層部81之蝕刻選擇比之情形時，作為絕緣材料G2，較佳為矽氮化物(SiN)或矽碳氮化物(SiCN)。

又，於考慮下述配線72與位元線BL之間之層間電容之情形時(想要減小層間電容之情形時)，作為絕緣材料G2，相比矽氮化物(SiN)而言較佳為矽碳氮化物(SiCN)。另一方面，於進而考慮下述第1絕緣部91與第1層部81之蝕刻選擇比之情形時(想要提高選擇比之情形時)，作為絕緣材料G2，相比矽碳氮化物(SiCN)而言較佳為矽氮化物(SiN)。絕緣材料G2係「第2絕緣材料」之一例。

於本實施方式中，第1層部81之X方向上之最大寬度W3(例如，與位元線BL之第1端101a之X方向上之寬度W1相同)大於第1層部81之Z方向上之厚度T1。複數個第1層部81例如與位元線BL一起藉由反應性離子蝕刻而圖案化。因此，第1層部81之第1端101a側之X方向上之寬度W3大於第2層部82側之X方向上之寬度。第1層部81於沿著X方向及Z方向之1個剖面中，為隨著接近積層體40所處之一側而X方向上之寬度逐漸變大之梯形。

於本實施方式中，第1層部81之內部不存在空隙或膜之接縫，但因製造步驟偏差等所致之意料之外之空隙或膜之接縫除外。換言之，於沿著X方向及Z方向之1個剖面中，將使下述第2層部82與第1絕緣部91之交界B1於X方向上延長所得之線設為第1假想線L1時，至少於Z方向上第1假想線L1與第2位元線BL-2之間之區域(於圖6中以單點鏈線表示之區域R1)中，絕緣層80之內部係均勻的。即，於該區域R1中，不存在空隙或膜之接縫，但因製造步驟偏差等所致之意料之外之空隙或膜之接縫除外。

＜5.2.2第2層部＞

第2層部82例如係於用以形成通孔73之孔加工時，作為針對該孔加工之擋止層發揮功能之部分。第2層部82相對於複數個第1層部81而言位於+Z方向側。即，第2層部82相對於複數個第1層部81而言位於與複數個位元線BL為相反側。第2層部82以跨及複數個第1層部81之方式至少沿X方向延伸。於本實施方式中，第2層部82沿著X方向及Y方向擴展。第2層部82之Z方向上之厚度T2例如與第1層部81之Z方向上之厚度T1相同。換言之，第1層部81之X方向上之最大寬度W3大於第2層部82之Z方向上之厚度T2。第2層部82係「第1絕緣層之第3部分」之一例。

第2層部82例如包含與第1層部81相同之絕緣材料G2。即，第2層部82例如包括包含矽與氮之膜(例如SiN)、包含矽、碳及氮之膜(例如SiCN)、或者包含矽、氧及氮之膜(例如SiON)。於本實施方式中，第1層部81與第2層部82由相同之材料形成。

於本實施方式中，第2層部82具有於Z方向上與第1絕緣部91相接之第1表面S1、及位於與第1表面S1為相反側之第2表面S2。第2表面S2係沿著X方向及Y方向之平坦面。換言之，於沿著X方向及Z方向之1個剖面中，第2表面S2至少於自Z方向觀察時與上述第1配線重疊之區域(即於圖6中以單點鏈線表示之區域R2)，不具有Z方向上之深度超過10 nm之凹陷。

＜5.3第1絕緣部＞

第1絕緣部91相對於絕緣層80而言配置於-Z方向側。第1絕緣部91包含於X方向上位於複數個位元線BL之間之部分91a、及於X方向上位於絕緣層80之複數個第1層部81之間之部分91b。第1絕緣部91之部分91b於Z方向上與絕緣層80之第2層部82之第1表面S1相接。第1絕緣部91例如包括含有氧之絕緣材料G1。絕緣材料G1例如為包含矽與氧之膜(例如SiO ₂)。絕緣材料G1係「第1絕緣材料」之一例。

＜5.4配線＞

複數個配線72相對於絕緣層80而言配置於+Z方向側。於圖6所示之例子中，配線72沿Y方向延伸。取而代之，配線72亦可沿X方向延伸。

複數個配線72之中連接於第1位元線BL-1之配線72-1係「第3配線」之一例。配線72-1相對於通孔73而言配置於與第1位元線BL-1為相反側。配線72-1連接於通孔73，且經由通孔73而電性連接於第1位元線BL-1。於本申請案中所謂「連接於通孔(導電部)」，並不限定於通孔(導電部)與配線分別形成後連接之情況，亦包含藉由將通孔(導電部)與配線一體地形成而將兩者連接之情況。

複數個配線72之中不連接於第1位元線BL-1之配線72-2係「第4配線」之一例。配線72-2例如於X方向上配置於配線72-1之旁邊。

於本實施方式中，配線72包含表層72m、及設置於表層72m之內部之主部72n。表層72m例如為障壁金屬層。表層72m例如由包含鈦之導電材料形成。主部72n例如由金屬材料之類之導電材料形成。主部73n例如由鎢、鉬、或銅等形成。

＜5.5通孔＞

通孔73係將配線72與位元線BL(例如，配線72-1與第1位元線BL-1)電性連接之電性連接部。通孔73於Z方向上配置於配線72與位元線BL之間，沿Z方向延伸。通孔73自相對於絕緣層80而言與第1位元線BL-1為相反側朝絕緣層80延伸。通孔73係「導電部」之一例。通孔73例如具有第1部分73a及第2部分73b。

第1部分73a係自Z方向觀察時通孔73之中與位元線BL重疊之部分。第1部分73a於Z方向上貫通絕緣層80之第2層部82及第1層部81而與位元線BL相接。第1部分73a將配線72與位元線BL電性連接。

第2部分73b係自Z方向觀察時通孔73之中偏離位元線BL之部分。第2部分73b於X方向上與第1部分73a相鄰。第2部分73b於Z方向上貫通絕緣層80之第2層部82而與第1絕緣部91相接。第2部分73b之-Z方向側之端73be例如位於絕緣層80之第2層部82與第1絕緣部91之交界B1。於第1部分73a與第2部分73b之間，形成Z方向之階差73s。第2部分73b相對於非連接對象之第2位元線BL-2，至少以大於絕緣層80之第1層部81之Z方向上之厚度T1之距離離開。

圖7係將圖6中所示之記憶胞陣列11之一部分之沿著F7-F7線之剖面之一部分放大後之剖視圖。於本實施方式中，通孔73於沿著X方向及Y方向之剖面中，為於X方向具有短軸、於Y方向具有長軸之橢圓狀。第1部分73a與第2部分73b之間之階差73s沿著第1層部81與第1絕緣部91之交界B2於Y方向上延伸。

返回至圖6中繼續進行說明。於本實施方式中，通孔73包含表層73m、及設置於表層73m之內部之主部73n。表層73m例如為障壁金屬層。表層73m例如由包含鈦之導電材料形成。主部73n例如由金屬材料之類之導電材料形成。主部73n例如由鎢、鉬、或銅等形成。

＜5.6第2絕緣部＞

第2絕緣部92相對於絕緣層80而言配置於+Z方向側。第2絕緣部92沿著絕緣層80之第2層部82之第2表面S2，於X方向及Y方向上擴展。第2絕緣部92例如包括含有氧之絕緣材料G4。絕緣材料G4例如為包含矽與氧之膜(例如SiO ₂)。絕緣材料G4既可以與絕緣材料G1相同，亦可不同。絕緣材料G4係「第4絕緣材料」之一例。

圖8係圖6中所示之記憶胞陣列11之一部分之沿著F8-F8線之剖視圖。第2絕緣部92之一部分於偏離通孔73之位置配置於配線72(例如配線72-1)與絕緣層80之第2層部82之間。於本實施方式中，配線72(例如配線72-1)與絕緣層80之第2層部82之間之第2絕緣部92之Z方向上之厚度T4大於絕緣層80之Z方向上之厚度T3。絕緣層80之Z方向上之厚度T3例如為第1層部81之Z方向上之厚度T1與第2層部82之Z方向上之厚度T2之合計。

如圖6所示，第2絕緣部92之另一部分配置於配線72(例如配線72-2)與絕緣層80之第2層部82之間。配線72(例如配線72-2)與絕緣層80之第2層部82之間之第2絕緣部92之Z方向上之厚度T4較絕緣層80之Z方向上之厚度T3厚。

＜6.製造方法＞

接下來，就半導體記憶裝置1之製造方法進行說明。

圖9至圖11係用以說明半導體記憶裝置1之製造方法之剖視圖。再者，半導體記憶裝置1之積層體40、記憶體柱50、觸點61、及通孔71等能夠利用公知之方法來製造。以下，就與位元線BL、絕緣層80、配線72、及通孔73相關之部分進行說明。

首先，如圖9中之(a)所示，形成包含積層體40、記憶體柱50、觸點61、及通孔71之結構體210。接下來，於結構體210上，藉由化學氣相沈積(CVD：Chemical Vapor Deposition)而形成金屬層211。金屬層211為沿著X方向及Y方向之板狀。金屬層211係於後續步驟中形成位元線BL之金屬層。接下來，於金屬層211上形成絕緣膜212。絕緣膜212沿著X方向及Y方向。絕緣膜212係於後續步驟中形成複數個第1層部81之絕緣膜。接下來，於絕緣膜212上形成功能層213，上述功能層213形成例如非晶矽之類之材料且成為硬質遮罩之來源。

接下來，如圖9中之(b)所示，藉由對功能層213進行規定之加工，而自功能層213形成與位元線BL之配置對應之硬質遮罩M。

接下來，如圖9中之(c)所示，藉由使用硬質遮罩M進行反應性離子蝕刻，而將金屬層211之不需要部分及絕緣膜212之不需要部分去除。即，藉由利用反應性離子蝕刻將金屬層211於X方向上分斷，而自金屬層211形成複數個位元線BL。又，藉由利用上述反應性離子蝕刻將絕緣膜212與金屬層211一起於X方向上分斷，而自絕緣膜212形成複數個第1層部81。積層於第1位元線BL-1之第1層部81係「第1絕緣膜」之一例。積層於第2位元線BL-2之第1層部81係「第2絕緣膜」之一例。

接下來，如圖9中之(d)所示，以填埋複數個位元線BL及複數個第1層部81之方式設置絕緣部220。絕緣部220例如使用TEOS(原矽酸四乙酯(Si(OC ₂H ₅) ₄)而形成。

接下來，如圖10中之(e)所示，藉由將絕緣部220之上端部利用平坦化處理(CMP：Chemical Mechanical Polishing，化學機械拋光)去除，而自絕緣部220形成第1絕緣部91。藉此，第1絕緣部91之上表面位於與複數個第1層部81之上表面相同之面上。藉此，形成包含複數個位元線BL、複數個第1層部81、及第1絕緣部91之結構體230。

接下來，如圖10中之(f)所示，以覆蓋複數個第1層部81之上表面及第1絕緣部91之上表面之方式形成第2層部82。藉此，由複數個第1層部81與第2層部82形成絕緣層80。第2層部82係「第3絕緣膜」之一例。

接下來，如圖10中之(g)所示，於絕緣層80上形成第2絕緣部92。第2絕緣部92例如使用TEOS(原矽酸四乙酯(Si(OC ₂H ₅) ₄)而形成。

接下來，如圖10中之(h)所示，設置未圖示之遮罩，於第2絕緣部92形成用以設置通孔73之孔H。孔H例如藉由反應性離子蝕刻而形成。形成孔H之蝕刻首先於第1條件下進行。第1條件係將第2絕緣部92削掉，但與第2絕緣部92相比不將絕緣層80削掉之蝕刻條件。藉此，首先，形成於Z方向上貫通第2絕緣部92而到達絕緣層80之第2表面S2之孔H1。

接下來，如圖11中之(i)所示，將蝕刻條件自第1條件切換為第2條件來進行用以形成孔H之蝕刻。第2條件係將絕緣層80削掉，但與絕緣層80相比不將第1絕緣部91削掉之蝕刻條件。

藉此，形成包含第1部分Ha及第2部分Hb之孔H。第1部分Ha係自Z方向觀察時於孔H之中與位元線BL重疊之部分。第1部分Ha於Z方向上貫通絕緣層80之第2層部82及第1層部81而到達位元線BL(例如第1位元線BL-1)之表面。第2部分Hb係自Z方向觀察時於孔H之中偏離位元線BL之部分。第2部分Hb於Z方向上貫通絕緣層80之第2層部82後於第1絕緣部91之上表面停止。於第1部分Ha與第2部分Hb之間，存在Z方向之階差Hs。

接下來，如圖11中之(j)所示，設置未圖示之遮罩，利用第2絕緣部92之上表面形成用以形成配線72之槽G。槽G例如藉由反應性離子蝕刻而形成。

接下來，如圖11中之(k)所示，於槽G及孔H之內表面，形成成為配線72之表層72m及通孔73之表層72m之障壁金屬層241。接下來，藉由向槽G及孔H之內部供給導電材料，而形成配線72之主部72n及通孔73之主部73n。藉此，於槽G及孔H之內部分別形成配線72及通孔73。此時，於孔H之第1部分Ha形成通孔73之第1部分73a，於孔H之第2部分Hb形成通孔73之第2部分73b。

＜7.優點＞

作為比較例1，考慮以下例子：不藉由反應性離子蝕刻形成位元線BL及第1層部81，而係於絕緣部之上表面形成槽，於該槽之內部形成位元線及絕緣部。於該比較例1中，例如，考慮於由矽氧化物(SiO ₂)形成之絕緣部之上表面形成槽，於該槽內之下部形成位元線，於該槽內之上部及上述絕緣部之上表面形成包含矽氮化物(SiN)之絕緣層。根據此種構成，與上述實施方式同樣地，能夠於通孔之底部設置階差。

然而，於比較例1之構成中，為了確保耐壓性(即，於將通孔連接於第1位元線之情形時，為了確保通孔與非連接對象之第2位元線之間之距離)，必須於槽內設置較厚之絕緣層。於該情形時，必須於槽內之空間填埋大量矽氮化物。然而，矽氮化物一般而言填埋性較差，當於槽內填埋矽氮化物時，容易於矽氧化物之內部產生空隙。又，當於槽內填埋矽氮化物時，容易於與槽之上方對應之絕緣層之區域之上表面產生朝向槽凹陷之大之凹陷(超過10 nm之凹陷)。因此，於比較例1之構成中，有時難以提高耐壓性或其他電性特性。

接下來，作為比較例2，考慮利用較厚之矽氮化物層之結構。於該比較例2中，首先，形成成為位元線之來源之金屬層，於該金屬層上，形成較厚之矽氮化物層，將該等金屬層與較厚之矽氮化物層利用反應性離子蝕刻於特定方向上分斷，藉此形成複數個位元線、及設置於複數個位元線上之複數個第1絕緣部。複數個第1絕緣部與複數個位元線1對1地對應，並且具有上述較厚之矽氮化物層之厚度。接下來，形成填埋複數個位元線及複數個第1絕緣部之第2絕緣部。第2絕緣部包含矽氧化物。接下來，將複數個第1絕緣部之中與形成通孔之位置對應之部分藉由反應性離子蝕刻去除，於藉由該去除而形成於第2絕緣部內之空間部形成通孔，於其餘之複數個第1絕緣部上及第2絕緣部上形成連接於通孔之配線(以下稱為「特定配線」)。根據此種構成，抑制通孔相對於位元線發生位置偏移。

然而，於比較例2之構成中，位元線與特定配線之Z方向上之距離由作為矽氮化物之第1絕緣部之厚度界定。因此，為了確保位元線與特定配線之間之距離，需要較厚之第1絕緣部。此處，若第1絕緣部變厚，則於將上述金屬層及較厚之矽氮化物層分別藉由反應性離子蝕刻分斷為複數個時，必須以較高之深寬比進行加工，較厚之第1絕緣部有可能會倒塌。因此，難以增大第1絕緣部之厚度。因此，於比較例2之構成中，難以謀求提高耐壓性。

又，於比較例2之構成中，複數個第1絕緣部由於分別藉由反應性離子蝕刻而形成，故而形成為越接近位元線則第1絕緣部之橫寬越寬之梯形(以下稱為「純錐形之梯形」)。其結果，於將形成通孔之位置之第1絕緣部藉由反應性離子蝕刻去除，藉由該去除而於第2絕緣部內形成用以形成通孔之空間部之情形時，該空間部成為模仿第1絕緣部之外形之純錐形之梯形，供給導電材料之入口部變窄，並且空間部之內部變寬。其結果，有可能於通孔之內部發生填埋不良。

進而，於第2比較例之構成中，由於位元線與特定配線之間由矽氮化物填埋，故而有可能層間電容會變大，發生RC延遲等，從而電性特性可能會降低。

另一方面，於本實施方式中，絕緣層80包含於Z方向上積層於第1位元線BL-1之第1層部81(第1部分)、於Z方向上積層於第2位元線BL-2之第1層部81(第2部分)、及相對於複數個第1層部81而言位於與位元線BL為相反側且至少沿X方向延伸之第2層部82(第3部分)。第1絕緣部91包含位於絕緣層80之複數個第1層部81之間之部分91b。通孔73包含於Z方向上貫通絕緣層80之第2層部82及第1層部81並與第1位元線BL-1相接之第1部分73a、及於Z方向上貫通絕緣層80之第2層部82並與第1絕緣部91相接且與第1部分73a之間具有階差73s之第2部分73b。

根據此種構成，藉由設置第1層部81及第2層部82，能夠形成於底部具有階差73s之通孔73。藉此，於通孔73連接於第1位元線BL-1之情形時，能夠確保通孔73與非連接對象之第2位元線BL-2之間之距離，提高耐壓性。藉此，能夠謀求提高半導體記憶裝置1之電性特性。

又，根據本實施方式之上述構成，與比較例2之構成相比，無須以較高之深寬比進行加工，能夠抑制較厚之第1絕緣部倒塌。換言之，根據本實施方式之上述構成，能夠藉由低加工難易度之配線製程來謀求提高耐壓性。

又，根據本實施方式之上述構成，與比較例2之構成不同，無須對純錐形之梯形之空間部供給導電材料。因此，能夠抑制於通孔73之內部發生填埋不良。

又，根據本實施方式之上述構成，與比較例2之構成不同，第1層部81之厚度T1(負責耐壓性之絕緣部之厚度)能夠根據所需耐壓來調整。因此，藉由根據所需耐壓來調整第1層部81之厚度T1，能夠調整通孔73之底與第2位元線BL-2之間之距離。

又，根據本實施方式之上述構成，藉由利用反應性離子蝕刻將絕緣膜212與金屬層211一起於X方向上分斷，能夠自金屬層211形成複數個位元線BL，並且自絕緣膜212形成複數個第1層部81。於該情形時，不需要於槽內填埋矽氮化物之步驟。因此，與第1比較例相比，不易於第1層部81之內部產生空隙，並且不易於第2層部82之第2表面S2產生凹陷。因此，與比較例1相比，容易增大第1層部81之厚度T1，容易確保耐壓性。藉此，能夠謀求進一步提高半導體記憶裝置1之電性特性。

於本實施方式中，第1絕緣部91包括含有氧之絕緣材料G1。絕緣層80之第1層部81、第1層部81及第2層部82包括含有氮之絕緣材料G2。根據此種構成，利用絕緣材料G1與絕緣材料G2之蝕刻選擇比，容易形成於第1部分Ha與第2部分Hb之間具有階差Hs之孔H，作為設置通孔73之孔。

於本實施方式中，配線72於Z方向上相對於絕緣層80而言配置於與第1位元線BL-1為相反側，且連接於通孔73。第2絕緣部92於偏離通孔73之位置配置於配線72與絕緣層80之間，包括含有氧之絕緣材料G4。根據此種構成，包括含有氧之絕緣材料G4之第2絕緣部92存在於配線72與位元線BL之間。含有氧之絕緣材料G4(例如矽氧化物)與矽氮化物相比介電常數較低。因此，例如與比較例2相比，能夠減小配線72與位元線BL之間之層間電容。藉此，能夠抑制例如RC延遲，從而能夠謀求提高半導體記憶裝置1之電性特性。

＜8.變化例＞

接下來，就幾個變化例進行說明。再者，於各變化例中以下說明以外之構成與上述實施方式相同。

＜8.1第1變化例＞

圖12係表示第1變化例之記憶胞陣列11之一部分之剖視圖。於第1變化例中，絕緣層80之第1層部81例如包括含有氮之絕緣材料G2。絕緣材料G2例如為矽氮化物(SiN)、矽碳氮化物(SiCN)、及矽氮氧化物(SiON)中之任一種。

另一方面，絕緣層80之第2層部82包括含有氮之絕緣材料G3。絕緣材料G3係與絕緣材料G2不同之絕緣材料。絕緣材料G3例如為矽氮化物(SiN)、矽碳氮化物(SiCN)、及矽氮氧化物(SiON)中之任意另一種。絕緣材料G3係「第3絕緣材料」之一例。

根據此種構成，由於利用特性不同之多種絕緣材料來形成絕緣層80，故而有時能夠謀求提高半導體記憶裝置1之電性特性。

＜8.2第2變化例＞

圖13係表示第2變化例之記憶胞陣列11之一部分之剖視圖。於第2變化例中，第1層部81之Z方向上之厚度T1大於第2層部82之Z方向上之厚度T2。根據此種構成，於需要較高之耐壓性之情形時，能夠謀求進一步提高耐壓性。根據本變化例，由於複數個第1層部81係藉由利用反應性離子蝕刻將絕緣膜212分斷而形成，故而即便於設置有較厚之第1層部81之情形時，亦不易於第1層部81之內部產生空隙，並且不易於第2層部82之第2表面S2產生凹陷。

以上，對1個實施方式及幾個變化例進行了說明，但實施方式及變化例並不限定於上述例。例如，第1層部81之Z方向上之厚度T1亦可小於第2層部82之Z方向上之厚度T2。

上述實施方式及變化例能夠應用於NAND型快閃記憶體以外之半導體記憶裝置(例如，NOR型記憶體或MRAM(Magnetoresistive Random Access Memory，磁阻隨機存取記憶體)、阻變型記憶體、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體))。又，上述實施方式及變化例能夠應用於半導體記憶裝置以外之半導體裝置(例如，CPU(Central Processing Unit，中央處理單元)之類之處理器或各種IC(Integrated Circuit，積體電路)零件)。於本申請案中表示「第1」、「第2」之類之序列之用語亦可適當重新標註。

根據以上所說明之至少一個實施方式，實施方式之半導體記憶裝置具有第1配線、第2配線、第1絕緣層、第1絕緣部、及導電部。上述第1絕緣層包含第1部分、第2部分、及第3部分。上述第1部分積層於上述第1配線。上述第2部分積層於上述第2配線。上述第3部分相對於上述第1部分及上述第2部分而言位於與上述第1配線及上述第2配線為相反側。上述導電部包含：第1部分，其貫通上述第1絕緣層之上述3部分及上述第1部分並與上述第1配線相接；及第2部分，其貫通上述第1絕緣層之上述第3部分並與上述第1絕緣部相接，且與上述導電部之上述第1部分之間具有階差。根據此種構成，能夠謀求提高電性特性。

對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並非意圖限定發明之範圍。該等實施方式能以其他各種方式實施，於不脫離發明主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍中所記載之發明及與其均等之範圍內。 [相關申請案之交叉參考]

本申請案享有以日本專利申請案2022-149422號(申請日：2022年9月20日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。

1:半導體記憶裝置 11:記憶胞陣列 12:指令暫存器 13:位址暫存器 14:控制電路(定序儀) 15:驅動器模組 16:列解碼器模組 17:感測放大器模組 21:半導體基板 22:周邊電路 23:絕緣部 24:焊墊 31:電晶體 32:觸點 33:配線層 33a:配線 34:通孔 35:絕緣部 36:焊墊 40:積層體 41:導電層(閘極電極層) 42:絕緣層(第2絕緣層) 50:記憶體柱(柱狀體) 50b:上端 51:記憶體膜 52:通道層 53:絕緣芯 54:蓋部 57:隧道絕緣膜 58:電荷捕獲膜 59:阻擋絕緣膜 61:觸點 62:觸點 70:配線部 71:通孔 72:配線 72-1:配線(第3配線) 72-2:配線(第4配線) 72m:表層 72n:主部 73:通孔 73a:第1部分 73b:第2部分 73be:端 73m:表層 73n:主部 73s:階差 74:配線 80:絕緣層(第1絕緣層) 81:第1層部 81-1:第1層部(第1部分、第1絕緣膜) 81-2:第2層部(第2部分、第2絕緣膜) 82:第2層部(第3部分、第3絕緣膜) 91:第1絕緣部 91a:部分 91b:部分 92:第2絕緣部 101a:第1端 101b:第2端 101c:第1側端 101d:第2側端 210:結構體 211:金屬層 212:絕緣膜 213:功能層 220:絕緣部 230:結構體 241:障壁金屬層 B1:交界 B2:交界 BL:位元線 BL0～BLm:位元線 BL-1:第1位元線(第1配線) BL-2:第2位元線(第2配線) BLK0～BLK(k－1):區塊 G1:絕緣材料 G2:絕緣材料 G4:絕緣材料 H:孔 H1:孔 Ha:第1部分 Hb:第2部分 Hs:階差 L1:第1假想線 MT0～MTn:記憶胞電晶體 NS: R1:區域 R2:區域 S1:第1表面 S2:第2表面 SGD0～SGDQ:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU0～SUQ:串單元 T1:厚度 T2:厚度 T3:厚度 T4:厚度 W1:寬度 W2:寬度 W3:最大寬度 WL:字元線

圖1係表示實施方式之半導體記憶裝置之構成之一部分之方塊圖。圖2係表示實施方式之記憶胞陣列之一部分之等效電路之圖。圖3係表示實施方式之半導體記憶裝置之一部分之剖視圖。圖4係表示圖3所示之記憶胞陣列之以F4線包圍之區域之剖視圖。圖5係圖4所示之記憶胞陣列之沿著F5-F5線之剖視圖。圖6係表示圖3所示之記憶胞陣列之以F6線包圍之區域之剖視圖。圖7係將圖6所示之記憶胞陣列之沿著F7-F7線之剖面之一部分放大後之剖視圖。圖8係圖6所示之記憶胞陣列之沿著F8-F8線之剖視圖。圖9(a)～(d)係用以說明實施方式之半導體記憶裝置之製造方法之剖視圖。圖10(e)～(h)係用以說明實施方式之半導體記憶裝置之製造方法之剖視圖。圖11(i)～(k)係用以說明實施方式之半導體記憶裝置之製造方法之剖視圖。圖12係表示實施方式之第1變化例之記憶胞陣列之一部分之剖視圖。圖13係表示實施方式之第2變化例之記憶胞陣列之一部分之剖視圖。

71:通孔

72:配線

72-1:配線(第3配線)

72-2:配線(第4配線)

72m:表層

72n:主部

73:通孔

73a:第1部分

73b:第2部分

73be:端

73m:表層

73n:主部

73s:階差

80:絕緣層(第1絕緣層)

81:第1層部

81-1:第1層部(第1部分、第1絕緣膜)

81-2:第2層部(第2部分、第2絕緣膜)

82:第2層部(第3部分、第3絕緣膜)

91:第1絕緣部

91a:部分

91b:部分

92:第2絕緣部

101a:第1端

101b:第2端

101c:第1側端

101d:第2側端

B1:交界

BL:位元線

BL-1:第1位元線(第1配線)

BL-2:第2位元線(第2配線)

G1:絕緣材料

G2:絕緣材料

G4:絕緣材料

L1:第1假想線

R1:區域

R2:區域

S1:第1表面

S2:第2表面

T1:厚度

T2:厚度

T3:厚度

T4:厚度

W1:寬度

W2:寬度

W3:最大寬度

Claims

一種半導體記憶裝置，其包含：第1配線，其沿第1方向延伸；第2配線，其於與上述第1方向交叉之第2方向上與上述第1配線有距離，且沿上述第1方向延伸；第1絕緣層，其包含於與上述第1方向及上述第2方向交叉之第3方向上積層於上述第1配線之第1部分、於上述第3方向上積層於上述第2配線之第2部分、及相對於上述第1部分及上述第2部分而言位於與上述第1配線及上述第2配線為相反側，且以跨及上述第1部分與上述第2部分之方式至少沿上述第2方向延伸之第3部分；第1絕緣部，其包含於上述第2方向上位於上述第1絕緣層之上述第1部分與上述第2部分之間之部分；及導電部，其係自相對於上述第1絕緣層而言與上述第1配線為相反側朝上述第1絕緣層延伸者，且包含第1部分及第2部分，該第1部分於上述第3方向上貫通上述第1絕緣層之上述第3部分及上述第1部分並與上述第1配線相接，該第2部分於上述第3方向上貫通上述第1絕緣層之上述第3部分並與上述第1絕緣部相接且與上述導電部之上述第1部分之間具有階差。
如請求項1之半導體記憶裝置，其中上述第1絕緣部包括含有氧之第1絕緣材料，上述第1絕緣層之上述第1部分、上述第2部分、及上述第3部分，包括含有氮之第2絕緣材料。
如請求項1之半導體記憶裝置，其中上述第1絕緣部包括含有氧之第1絕緣材料，上述第1絕緣層之上述第1部分及上述第2部分包括含有氮之第2絕緣材料，上述第1絕緣層之上述第3部分包括含有氮且與上述第2絕緣材料不同之第3絕緣材料。
如請求項1之半導體記憶裝置，其進而包含：第3配線，其相對於上述導電部而言配置於與上述第1配線為相反側，連接於上述導電部，且沿上述第1方向或上述第2方向延伸；及第2絕緣部，其於偏離上述導電部之位置配置於上述第3配線與上述第1絕緣層之間，且包括含有氧之第4絕緣材料。
如請求項1之半導體記憶裝置，其中上述第1配線於上述第3方向上，具有位於上述第1絕緣層側之第1端、及位於與上述第1端為相反側之第2端，上述第2端之上述第2方向上之寬度，大於上述第1端之上述第2方向上之寬度。
如請求項5之半導體記憶裝置，其中上述第1配線於沿著上述第2方向及上述第3方向之1個剖面中，為隨著自上述第1端朝向上述第2端、上述第2方向之寬度逐漸變寬之梯形。
如請求項1至6中任一項之半導體記憶裝置，其進而包含：積層體，其相對於上述第1配線及上述第2配線而言配置於與上述第1絕緣層為相反側，包含複數個閘極電極層及複數個第2絕緣層，且上述複數個閘極電極層與上述複數個第2絕緣層係於上述第3方向上以1層為單位交替地積層；及柱狀體，其於上述積層體內沿上述第3方向延伸，且包含絕緣芯、配置於上述複數個閘極電極層與上述絕緣芯之間之通道層、及配置於上述複數個閘極電極層與上述通道層之間之記憶體膜。
如請求項7之半導體記憶裝置，其中上述第1配線係電性連接於上述柱狀體之上述通道層之位元線。
如請求項7之半導體記憶裝置，其中上述第1配線於沿著上述第2方向及上述第3方向之1個剖面中，具有與上述第1絕緣部相接之第1側端、及位於與上述第1側端為相反側之第2側端，上述第1配線之內部於上述第1側端與上述第2側端之間係均勻的。
如請求項7之半導體記憶裝置，其中於沿著上述第2方向及上述第3方向之1個剖面中，將上述第1絕緣層之上述第3部分與上述第1絕緣部之交界於上述第2方向上延長所得之線設為第1假想線時，至少於上述第3方向上述第1假想線與上述第2配線之間之區域中，上述第1絕緣層之內部係均勻的。
如請求項7之半導體記憶裝置，其中上述第1絕緣層之上述第3部分，具有於上述第3方向上與上述第1絕緣部相接之第1表面、及位於與上述第1表面為相反側之第2表面，於沿著上述第2方向及上述第3方向之1個剖面中，上述第2表面於自上述第1方向觀察時與上述第2配線重疊之區域，不具有上述第3方向之深度超過10 nm之凹陷。
一種半導體裝置之製造方法，其包含以下步驟：形成結構體，該結構體包含沿第1方向延伸之第1配線、於與上述第1方向交叉之第2方向上與上述第1配線有距離且沿上述第1方向延伸之第2配線、於與上述第1方向及上述第2方向交叉之第3方向上積層於上述第1配線之第1絕緣膜、於上述第3方向上積層於上述第2配線之第2絕緣膜、及包含於上述第2方向上位於上述第1絕緣膜與上述第2絕緣膜之間之部分的第1絕緣部；藉由在上述第1絕緣膜上、上述第2絕緣膜上、及上述第1絕緣部上設置至少沿上述第2方向延伸之第3絕緣膜，而形成包含由上述第1絕緣膜形成之第1部分、由上述第2絕緣膜形成之第2部分、及由上述第3絕緣膜形成之第3部分之第1絕緣層；於上述第1絕緣層上形成第2絕緣部；形成孔，該孔於上述第3方向上貫通上述第2絕緣部及上述第1絕緣層，且包含於上述第3方向上貫通上述第1絕緣層之上述第3部分及上述第1部分並到達上述第1配線之第1部分、及於上述第3方向上貫通上述第1絕緣層之上述第3部分並到達上述第1絕緣部且與上述第1部分之間具有階差之第2部分；及於上述孔之內部形成導電部。
如請求項12之半導體裝置之製造方法，其中上述第1配線及上述第2配線，係藉由將沿著上述第1方向及上述第2方向之金屬層，利用反應性離子蝕刻於上述第2方向上分斷而形成。
如請求項13之半導體裝置之製造方法，其中上述第1絕緣膜及上述第2絕緣膜係藉由將形成於上述金屬層上之沿著上述第1方向及上述第2方向之絕緣膜，與上述金屬層一起利用上述反應性離子蝕刻於上述第2方向上分斷而形成。