JP5875368B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
半導体装置の製造工程において、コンタクトプラグの開口を形成する時の回路部の金属による汚染の防止、コンタクトプラグの製造ばらつきの低減等を目的として、コンタクトプラグを２回以上に分けて個別に形成する方法が用いられうる。例えば、特許文献１及び２には、２回のコンタクトプラグ形成工程を含む方法が開示されている。しかし、コンタクトプラグ形成工程は、例えば、エッチング工程や金属除去工程を伴い、複数回にわたって実施するほど（層間）絶縁層が薄くなり、半導体装置に電気的な短絡や応力耐性の低下をもたらしうる。
半導体装置に、絶縁層の膜厚を予め大きく設けることも考えられる。しかしながら、この膜厚の大きい絶縁層にコンタクトプラグの開口を形成することは、アスペクト比（開口の深さと幅の比）を変えることになり、製造上の観点から好ましくない。
本発明の目的は、半導体装置の信頼性を担保した製造方法を提供することにある。
本発明の一つの側面は半導体装置の製造方法にかかり、前記半導体装置の製造方法は、半導体基板の上に第１絶縁層を形成する工程と、前記第１絶縁層に第１開口を形成する工程と、前記第１絶縁層の上及び前記第１開口の中に導電性部材を堆積した後に、前記第１絶縁層が露出するように当該導電性部材の一部を除去して第１コンタクトプラグを形成する工程と、前記第１コンタクトプラグを形成した後に、前記第１絶縁層の上に前記第１コンタクトプラグを覆う第２絶縁層を形成する工程と、前記第１絶縁層及び前記第２絶縁層に第２開口を形成する工程と、前記第２絶縁層の上及び前記第２開口の中に導電性部材を堆積した後に、前記第２絶縁層が露出するように当該導電性部材の一部を研磨によって除去して第２コンタクトプラグを形成する工程と、前記第２コンタクトプラグを形成した後に、前記第１コンタクトプラグ及び前記第１絶縁層が露出するように前記第２絶縁層を除去する工程と、を含み、前記第２コンタクトプラグを形成する工程において、前記第２絶縁層の厚さが薄くなるように前記研磨が行われることを特徴とする。
本発明によれば、半導体装置の信頼性を担保した製造方法を提供することができる。
＜第１実施形態＞
図１を参照しながら、第１実施形態の半導体装置の製造方法を説明する。本実施形態では、半導体装置の一例として、固体撮像装置について説明する。図１（ａ）に例示されるように、半導体基板１００（例えば、Ｐ型Ｓｉ基板）は、画素領域１０１と周辺回路領域１０２を備えている。画素領域１０１には、例えば、フォトダイオードのような光電変換部、及び光電変換部で生じたキャリアを転送するための転送トランジスタ等を備える画素が二次元状に配されうる。周辺回路領域１０２には、画素領域１０１からの信号を読み出し、処理する論理部が配されうる。周辺回路領域１０２は画素領域１０１以外の領域である。
図１を参照しながら、第１実施形態の半導体装置の製造方法を説明する。本実施形態では、半導体装置の一例として、固体撮像装置について説明する。図１（ａ）に例示されるように、半導体基板１００（例えば、Ｐ型Ｓｉ基板）は、画素領域１０１と周辺回路領域１０２を備えている。画素領域１０１には、例えば、フォトダイオードのような光電変換部、及び光電変換部で生じたキャリアを転送するための転送トランジスタ等を備える画素が二次元状に配されうる。周辺回路領域１０２には、画素領域１０１からの信号を読み出し、処理する論理部が配されうる。周辺回路領域１０２は画素領域１０１以外の領域である。
画素領域１０１には、Ｎ型拡散層１０５及びＰ型拡散層１０６を含む光電変換部、転送トランジスタのゲート電極１０７、転送された電荷を保持するＮ型拡散層１０３（フローティングディフュージョン）、並びに、素子分離部１０４が配されている。また、画素領域１０１には、これらを覆うように、例えば、Ｓｉ３Ｎ４膜１１３及びＳｉＯ２膜１１４が配されている。
周辺回路領域１０２には、ゲート電極１０８、ドレイン及びソースのＮ型拡散層１０９及び１１０を備えたＬＤＤ構造のＭＯＳトランジスタが配されている。また、ソース、ゲート、及びドレインの上部は、シリサイド層１１６（金属と半導体部材との化合物を含む半導体化合物）を備えており、周辺回路領域１０２は、いわゆる半導体化合物領域である。画素領域１０１及び周辺回路領域１０２は、ＣＭＯＳ製造プロセスによって、同一の半導体基板１００の上に形成されうる。また、ゲート電極１０８の両側面には、Ｓｉ３Ｎ４膜１１１、及びＳｉＯ２膜１１２により形成されるサイドスペーサが配されている。また、周辺回路領域１０２には、これらを覆うように、例えば、Ｓｉ３Ｎ４膜、又はＳｉＯ２膜を含む絶縁膜１１５が配されている。これらを備えた半導体基板１００の全体を覆うように、半導体基板１００の上に第１絶縁層１１７（層間絶縁層）が形成されうる（第１絶縁層形成工程）。第１絶縁層１１７は、例えば、ＳｉＯ２、Ｂ、Ｐ等を含むＳｉＯ２、Ｓｉ３Ｎ４等を含みうる（酸化シリコン又は窒化シリコンを主成分とする絶縁層。以下、同様。）。
次に、図１（ｂ）に例示されるように、第１絶縁層１１７に第１開口１１８が形成される（第１開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、画素領域１０１と周辺回路領域１０２のうち画素領域１０１の第１絶縁層１１７に第１開口１１８が形成されうる。
次に、図１（ｃ）に例示されるように、第１開口１１８に導電性部材を堆積した後に、第１絶縁層１１７が露出するように当該導電性部材の一部を除去して第１コンタクトプラグ１１９が形成される（第１コンタクトプラグ形成工程）。導電性部材（例えば、単層又は多層の金属膜）がＣＶＤ法等により堆積され、第１開口１１８に埋設されうる。その後、ＣＭＰ法等による研磨工程を経て、第１コンタクトプラグ１１９が形成されうる。具体的には、導電性部材が第１開口１１８の内部、および第１絶縁層１１７の上面に堆積される。第１開口１１８の内部以外の第１絶縁膜１１７の上面を覆う導電性部材をＣＭＰ法等によって除去することによって第１コンタクトプラグ１１９が形成される。このとき、第１絶縁層１１７が露出するように研磨されるため、第１絶縁層１１７の厚さは薄くなる。
次に、図１（ｄ）に例示されるように、第１コンタクトプラグ形成工程の後に、第１絶縁層１１７の上に第２絶縁層１２０が形成される（第２絶縁層形成工程）。第２絶縁層１２０を形成することによって、第１コンタクトプラグ１１９形成時のスクラッチ等の凹凸を埋めることが出来る。仮に、第２絶縁層１２０を設けない場合には、第２コンタクトプラグ形成のための導電性部材が第１絶縁層１１７のスクラッチ等の凹凸に残り、ショートの可能性や光を遮る可能性がある。しかし、本実施形態の構成によって、ショート等を発生させる残渣を低減することが可能となる。第２絶縁層１２０は、例えば、ＳｉＯ２、Ｂ、Ｐ等を含むＳｉＯ２、Ｓｉ３Ｎ４等を含みうる。第２絶縁層１２０がＢ、Ｐ等を含むＳｉＯ２の場合は、その後に熱処理が為されることにより、より第１コンタクトプラグ１１９の形成の際に生じたスクラッチ等が軽減されうる。
次に、図１（ｅ）に例示されるように、第１コンタクトプラグ１１９を露出させることなく第１絶縁層１１７及び第２絶縁層１２０に第２開口１２１が形成される（第２開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、画素領域１０１と周辺回路領域１０２のうち周辺回路領域１０２の第１絶縁層１１７及び第２絶縁層１２０に第２開口１２１が形成されうる。
次に、図１（ｆ）に例示されるように、第２開口１２１に導電性部材を堆積した後に、第２絶縁層１２０が露出するように導電性部材の一部を除去して第２コンタクトプラグ１２２が形成される（第２コンタクトプラグ形成工程）。導電性部材（例えば、単層又は多層の金属膜）がＣＶＤ法等により堆積され、第２開口１２１に埋設されうる。その後、ＣＭＰ法等による研磨工程を経て、第２コンタクトプラグ１２２が形成されうる。このとき、第２絶縁層１２０が露出するように研磨されるため、第２絶縁層１２０の厚さは薄くなる。その後、第２コンタクトプラグ形成工程の後に、第１コンタクトプラグ１１９が露出するように第２絶縁層１２０が除去される（絶縁層除去工程）。
本実施形態においては、画素領域１０１及び周辺回路領域１０２のそれぞれについて個別に、２回のコンタクトプラグ形成工程が行われたが、３回以上でもよい。３回以上の場合には、第２コンタクトプラグ形成後に第２絶縁層１２０を完全に除去してもよいが、完全に除去しない状態で、第２絶縁層１２０の上に第３絶縁層を形成してもよい。このような方法によって、第１絶縁層１１７の膜厚をより維持することが可能となる。例えば、１回のコンタクトプラグ形成工程において、コンタクトプラグを露出させるときに第１絶縁層１１７が削られて、第１絶縁層１１７が厚さαだけ薄くなる場合を考える。第１絶縁層１１７の初期の厚さＴとしたとき、Ｎ回（Ｎ≧２）のコンタクトプラグ形成工程が従来通りの方法で為された場合は、第１絶縁層１１７の最終的な厚さはＴ−Ｎ×αとなる。一方で、本実施形態の方法を用いた場合は、第２絶縁層１２０を除去して第１絶縁層１１７を露出させるときに第１絶縁層１１７は厚さがβ（β＜α）だけ薄くなる。そのため、第１絶縁層１１７の最終的な厚さはＴ−α−βあるいはＴ−α−（Ｎ―１）×βに留めることが出来る。
このようにして、第１絶縁層１１７が薄くなる工程（本実施形態の例では、ＣＭＰ法のような金属膜除去工程）を伴うコンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第１絶縁層１１７が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、画素領域１０１のコンタクトプラグ１１９を形成した後に、周辺回路領域１０２のコンタクトプラグ１２２を形成したが、逆の順に形成されてもよい。しかし、光電変換部の周りの半導体領域に導電性部材が混入するとノイズが増大するため、画素領域１０１を先に形成することが好ましい。また、第１絶縁層１１７や第２絶縁層１２０は複数の層によって構成されていてもよく、第１絶縁層１１７と第２絶縁層１２０とが異なる材料から構成されていてもよい。
＜第２実施形態＞
図２を参照しながら、第２実施形態の半導体装置の製造方法を説明する。本実施形態は、ドレイン端子／ソース端子とゲート端子のそれぞれについて個別にコンタクトプラグが形成される点で第１実施形態と異なる。まず、図１（ａ）に例示される第１実施形態と同様にして、第１絶縁層形成工程がなされる（図２（ａ））。以下、第１実施形態と同様の構成、あるいは製造方法を行うことが可能な場合には、詳細な説明を省略する。
図２を参照しながら、第２実施形態の半導体装置の製造方法を説明する。本実施形態は、ドレイン端子／ソース端子とゲート端子のそれぞれについて個別にコンタクトプラグが形成される点で第１実施形態と異なる。まず、図１（ａ）に例示される第１実施形態と同様にして、第１絶縁層形成工程がなされる（図２（ａ））。以下、第１実施形態と同様の構成、あるいは製造方法を行うことが可能な場合には、詳細な説明を省略する。
次に、図２（ｂ）に例示されるように、第１絶縁層１１７に第１開口２０１が形成される（第１開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、ドレイン端子／ソース端子とゲート端子のうちドレイン端子／ソース端子の第１絶縁層１１７に第１開口２０１が形成されうる。次に、図２（ｃ）に例示されるように、第１開口２０１に導電性部材を堆積した後に、第１絶縁層１１７が露出するように当該導電性部材の一部を除去して第１コンタクトプラグ２０２が形成される（第１コンタクトプラグ形成工程）。次に、図２（ｄ）に例示されるように、第１コンタクトプラグ形成工程の後に、第１絶縁層１１７の上に第２絶縁層１２０が形成される（第２絶縁層形成工程）。
次に、図２（ｅ）に例示されるように、第１コンタクトプラグ２０２を露出させることなく第１絶縁層１１７及び第２絶縁層１２０に第２開口２０３が形成される（第２開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、ドレイン端子／ソース端子とゲート端子のうちゲート端子の第１絶縁層１１７及び第２絶縁層１２０に第２開口２０３が形成されうる。次に、図２（ｆ）に例示されるように、第２開口２０３に導電性部材を堆積した後に、第２絶縁層１２０が露出するように導電性部材の一部を除去して第２コンタクトプラグ２０４が形成される（第２コンタクトプラグ形成工程）。その後、第２コンタクトプラグ形成工程の後に、第１コンタクトプラグ２０２が露出するように第２絶縁層１２０が除去される（絶縁層除去工程）。
以上、第１実施形態と同様にして、コンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第１絶縁層１１７が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、ドレイン端子／ソース端子にコンタクトプラグ２０２を形成した後に、ゲート端子にコンタクトプラグ２０４を形成したが、逆の順に形成されてもよい。
＜第３実施形態＞
図３を参照しながら、第３実施形態の半導体装置の製造方法を説明する。本実施形態は、図３（ａ）に例示されるように、ＮＭＯＳトランジスタ群が配されたＰウェル領域３０１とＰＭＯＳトランジスタ群が配されたＮウェル領域３０２のそれぞれについて個別にコンタクトプラグが形成される点で第１実施形態と異なる。Ｐウェル領域３０１には、ドレイン及びソースのＮ型拡散層３０４及び３０５を備えたＬＤＤ構造のＮＭＯＳトランジスタが配されている。Ｎウェル領域３０２には、ドレイン及びソースのＰ型拡散層３０６及び３０７を備えたＬＤＤ構造のＰＭＯＳトランジスタが配されている。また、これらのトランジスタは、それぞれゲート電極３０３を有し、その両側面には、Ｓｉ３Ｎ４膜３０８、及びＳｉＯ２膜３０９により形成されるサイドスペーサが配されている。また、これらを覆うように、例えば、Ｓｉ３Ｎ４膜、又はＳｉＯ２膜を含む絶縁膜３１０が配されている。これらを備えた半導体基板１００の全体を覆うように、半導体基板１００の上に第１絶縁層１１７（層間絶縁層）が形成されうる（第１絶縁層形成工程）。
図３を参照しながら、第３実施形態の半導体装置の製造方法を説明する。本実施形態は、図３（ａ）に例示されるように、ＮＭＯＳトランジスタ群が配されたＰウェル領域３０１とＰＭＯＳトランジスタ群が配されたＮウェル領域３０２のそれぞれについて個別にコンタクトプラグが形成される点で第１実施形態と異なる。Ｐウェル領域３０１には、ドレイン及びソースのＮ型拡散層３０４及び３０５を備えたＬＤＤ構造のＮＭＯＳトランジスタが配されている。Ｎウェル領域３０２には、ドレイン及びソースのＰ型拡散層３０６及び３０７を備えたＬＤＤ構造のＰＭＯＳトランジスタが配されている。また、これらのトランジスタは、それぞれゲート電極３０３を有し、その両側面には、Ｓｉ３Ｎ４膜３０８、及びＳｉＯ２膜３０９により形成されるサイドスペーサが配されている。また、これらを覆うように、例えば、Ｓｉ３Ｎ４膜、又はＳｉＯ２膜を含む絶縁膜３１０が配されている。これらを備えた半導体基板１００の全体を覆うように、半導体基板１００の上に第１絶縁層１１７（層間絶縁層）が形成されうる（第１絶縁層形成工程）。
次に、図３（ｂ）に例示されるように、第１絶縁層１１７に第１開口３１１が形成される（第１開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、Ｐウェル領域３０１とＮウェル領域３０２のうちＰウェル領域３０１の第１絶縁層１１７に第１開口３１１が形成されうる。次に、図３（ｃ）に例示されるように、第１開口３１１に導電性部材を堆積した後に、第１絶縁層１１７が露出するように当該導電性部材の一部を除去して第１コンタクトプラグ３１２が形成される（第１コンタクトプラグ形成工程）。次に、図３（ｄ）に例示されるように、第１コンタクトプラグ形成工程の後に、第１絶縁層１１７の上に第２絶縁層１２０が形成される（第２絶縁層形成工程）。
次に、図３（ｅ）に例示されるように、第１コンタクトプラグ３１２を露出させることなく第１絶縁層１１７及び第２絶縁層１２０に第２開口３１３が形成される（第２開口形成工程）。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、Ｐウェル領域３０１とＮウェル領域３０２のうちＮウェル領域３０２の第１絶縁層１１７及び第２絶縁層１２０に第２開口３１３が形成されうる。次に、図３（ｆ）に例示されるように、第２開口３１３に導電性部材を堆積した後に、第２絶縁層１２０が露出するように導電性部材の一部を除去して第２コンタクトプラグ３１４が形成される（第２コンタクトプラグ形成工程）。その後、第２コンタクトプラグ形成工程の後に、第１コンタクトプラグ３１２が露出するように第２絶縁層１２０が除去される（絶縁層除去工程）。
以上、第１及び第２実施形態と同様にして、コンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第１絶縁層１１７が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、Ｐウェル領域３０１のコンタクトプラグ２０２を形成した後に、Ｎウェル領域３０２のコンタクトプラグ２０４を形成したが、逆の順に形成されてもよい。
＜第４実施形態＞
図１、４及び５を参照しながら、第４実施形態の半導体装置の製造方法を説明する。本実施形態は、セルフアラインコンタクト（ＳＡＣ）エッチング技術を用いる点で、第１実施形態と異なる。例えば、半導体基板１００には、第１接続領域（例えば、ゲート電極１０７）、第２接続領域（例えば、ゲート電極１０８）、並びに、第１接続領域及び第２接続領域を覆うように配された第３絶縁層１１３、１１４、及び１１５が設けられている。第１接続領域は、第１コンタクトプラグ１１９と接続される。第２接続領域は、第２コンタクトプラグ１２２と接続される。このような構成のとき、第１実施形態において為された第１及び第２開口形成工程のそれぞれに、ＳＡＣエッチング技術を用いる場合がある。ＳＡＣエッチング技術では、図４及び５に例示されるように、第１絶縁層１１７自体をマスクとして用いて第３絶縁層１１３、１１４、及び１１５をエッチングすることもできる。このとき、第１絶縁層１１７も同時にエッチングされ、第１絶縁層１１７の厚さが薄くなる。この場合においても、本発明の効果が得られる。
図１、４及び５を参照しながら、第４実施形態の半導体装置の製造方法を説明する。本実施形態は、セルフアラインコンタクト（ＳＡＣ）エッチング技術を用いる点で、第１実施形態と異なる。例えば、半導体基板１００には、第１接続領域（例えば、ゲート電極１０７）、第２接続領域（例えば、ゲート電極１０８）、並びに、第１接続領域及び第２接続領域を覆うように配された第３絶縁層１１３、１１４、及び１１５が設けられている。第１接続領域は、第１コンタクトプラグ１１９と接続される。第２接続領域は、第２コンタクトプラグ１２２と接続される。このような構成のとき、第１実施形態において為された第１及び第２開口形成工程のそれぞれに、ＳＡＣエッチング技術を用いる場合がある。ＳＡＣエッチング技術では、図４及び５に例示されるように、第１絶縁層１１７自体をマスクとして用いて第３絶縁層１１３、１１４、及び１１５をエッチングすることもできる。このとき、第１絶縁層１１７も同時にエッチングされ、第１絶縁層１１７の厚さが薄くなる。この場合においても、本発明の効果が得られる。
第１開口形成工程（図１（ｂ））は、次の４つの工程を含みうる。第１工程では、第１絶縁層１１７の上に第１フォトレジストパターン４０１が配される（図４（ａ））。第２工程では、第１フォトレジストパターン４０１を使って、第１接続領域における第３絶縁層１１３及び１１４が露出するように第１絶縁層１１７に第１開口１１８が形成される（図４（ｂ））。ここで、第３絶縁層が露出するとは、Ｓｉ３Ｎ４膜１１３あるいはＳｉＯ２膜１１４のいずれかが第１開口１１８から露出した状態である。第３工程では、第３絶縁層１１３及び１１４が露出した後に第１フォトレジストパターン４０１が除去される（図４（ｃ））。第４工程では、第１開口１１８を通して第１接続領域が露出するように第３絶縁層１１３及び１１４がエッチングされる（図４（ｄ））。そして、第１接続領域が露出した第１開口１１８が形成される。これにより、第１開口形成工程においては、第１絶縁層１１７がエッチングされ、第１絶縁層１１７の厚さが薄くなる。しかし、その後、第１コンタクトプラグ形成工程がなされた後に、第２絶縁層形成工程（図１（ｄ））において、第１絶縁層１１７の上に新たに絶縁層が補填される。
次に、第２開口形成工程（図１（ｅ））も、同様にして、次の４つの工程を含みうる。即ち、第１工程では、第２絶縁層１２０の上に第２フォトレジストパターン４０２が配される（図５（ａ））。第２工程では、第２フォトレジストパターン４０２を使って、第２接続領域における第３絶縁層１１５が露出するように第１絶縁層１１７及び第２絶縁層１２０に第２開口１２１が形成される（図５（ｂ））。ここで、第３絶縁層が露出するとは、絶縁膜１１５が第２開口１２１から露出した状態である。第３工程では、第３絶縁層１１５が露出した後に第２フォトレジストパターン４０２が除去される（図５（ｃ））。第４工程では、第２開口１２１を通して第２接続領域が露出するように第３絶縁層１１５がエッチングされる（図５（ｄ））。そして、第２接続領域が露出した第１開口１１８が形成される。ここで、第２絶縁層形成工程において、第１絶縁層１１７の上に絶縁層が補填されている。したがって、第２開口形成工程においては、第２絶縁層１２０はエッチングされるが、第１絶縁層１１７はエッチングされず、第１絶縁層１１７の厚さは薄くならない。
このようにして、第１絶縁層１１７が薄くなる工程（本実施形態の例では、ＳＡＣエッチング）を伴うコンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第１絶縁層１１７が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。
また、本実施形態のように、フォトレジストマスクを除去した後に、第１接続領域や第２接続領域といった半導体層が露出する開口を形成することによって、フォトレジストが有する不純物が半導体層に混入することを低減することが可能となる。
なお、第１開口を形成した後、且つ、第１コンタクトプラグを形成する前に、第１絶縁層１１７をマスクとしてイオン注入を行うことで、コンタクトプラグの接続のための半導体層を形成してもよい。また、第２開口を形成した後、且つ、第２コンタクトプラグを形成する前に、第１絶縁層１１７をマスクとしてイオン注入を行うことで、コンタクトプラグの接続のための半導体層を形成してもよい。他の実施形態においても、開口を形成するためのフォトレジストマスク、あるいは開口が形成された第１絶縁層を利用してコンタクトプラグの接続のための半導体層を形成してもよい。
以上の４つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途、機能、およびその他の仕様の変更が適宜可能であり、他の実施形態によっても実施されうることは言うまでもない。
Claims (10)
- 半導体基板の上に第１絶縁層を形成する工程と、
前記第１絶縁層に第１開口を形成する工程と、
前記第１絶縁層の上及び前記第１開口の中に導電性部材を堆積した後に、前記第１絶縁層が露出するように当該導電性部材の一部を除去して第１コンタクトプラグを形成する工程と、
前記第１コンタクトプラグを形成した後に、前記第１絶縁層の上に前記第１コンタクトプラグを覆う第２絶縁層を形成する工程と、
前記第１絶縁層及び前記第２絶縁層に第２開口を形成する工程と、
前記第２絶縁層の上及び前記第２開口の中に導電性部材を堆積した後に、前記第２絶縁層が露出するように当該導電性部材の一部を研磨によって除去して第２コンタクトプラグを形成する工程と、
前記第２コンタクトプラグを形成した後に、前記第１コンタクトプラグ及び前記第１絶縁層が露出するように前記第２絶縁層を除去する工程と、を含み、
前記第２コンタクトプラグを形成する工程において、前記第２絶縁層の厚さが薄くなるように前記研磨が行われる
ことを特徴とする半導体装置の製造方法。 - 前記第１コンタクトプラグを形成する工程及び前記第２絶縁層を除去する工程は、前記第１絶縁層の厚さが薄くなるように行われ、
前記第２絶縁層を除去する工程において前記第１絶縁層の厚さが薄くなる量は、前記第１コンタクトプラグを形成する工程において前記第１絶縁層の厚さが薄くなる量よりも小さいことを特徴とする請求項１に記載の半導体装置の製造方法。 - 半導体基板の上に第１絶縁層を形成する工程と、
前記第１絶縁層に第１開口を形成する工程と、
前記第１絶縁層の上及び前記第１開口の中に導電性部材を堆積した後に、前記第１絶縁層が露出するように当該導電性部材の一部を除去して第１コンタクトプラグを形成する工程と、
前記第１コンタクトプラグを形成した後に、前記第１絶縁層の上に前記第１コンタクトプラグを覆う第２絶縁層を形成する工程と、
前記第１絶縁層及び前記第２絶縁層に第２開口を形成する工程と、
前記第２絶縁層の上及び前記第２開口の中に導電性部材を堆積した後に、前記第２絶縁層が露出するように当該導電性部材の一部を除去して第２コンタクトプラグを形成する工程と、
前記第２コンタクトプラグを形成した後に、前記第１コンタクトプラグが露出するように前記第２絶縁層を完全に除去する工程と、を含む、
ことを特徴とする半導体装置の製造方法。 - 前記半導体基板には前記第１コンタクトプラグと接続されるべき第１接続領域と、前記第２コンタクトプラグと接続されるべき第２接続領域と、が設けられていて、前記第１接続領域と前記第１絶縁層との間には第３絶縁層が設けられていて、前記第２接続領域と前記第１絶縁層との間には前記第３絶縁層とは別の絶縁膜からなる第４絶縁層が設けられていて、
前記第１開口を形成する前記工程は、前記第１絶縁層の上に第１フォトレジストパターンを配する工程と、前記第１フォトレジストパターンを使って前記第３絶縁層が露出するように前記第１絶縁層に前記第１開口を形成する工程と、前記第３絶縁層が露出した後に前記第１フォトレジストパターンを除去する工程と、前記第１開口を通して前記第１接続領域が露出するように前記第３絶縁層をエッチングする工程と、を含み、
前記第２開口を形成する前記工程は、前記第２絶縁層の上に第２フォトレジストパターンを配する工程と、前記第２フォトレジストパターンを使って前記第４絶縁層が露出するように前記第１絶縁層及び前記第２絶縁層に前記第２開口を形成する工程と、前記第２フォトレジストパターンを除去した後、かつ、前記第２開口に前記導電性部材を堆積する前に、前記第２開口を通して前記第２接続領域が露出するように前記第４絶縁層をエッチングする工程と、を含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 前記第１絶縁層は酸化シリコンを主成分とする絶縁層であり、
前記第３絶縁層及び前記第４絶縁層は窒化シリコンを主成分とする絶縁層である
ことを特徴とする請求項４に記載の半導体装置の製造方法。 - 前記第１絶縁層及び前記第２絶縁層は酸化シリコンを主成分とする絶縁層であり、前記第１開口の中に堆積される前記導電性部材及び前記第２開口の中に堆積される前記導電性部材は金属膜である
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記第１開口及び前記第２開口の一方は、金属と半導体との化合物を含む半導体化合物領域を露出し、前記第１開口及び前記第２開口の他方は、半導体領域を露出する
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 - 前記第１コンタクトプラグ及び前記第２コンタクトプラグの一方は、ＮＭＯＳトランジスタと接続され、前記第１コンタクトプラグ及び前記第２コンタクトプラグの他方は、ＰＭＯＳトランジスタと接続される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 - 前記第１コンタクトプラグ及び前記第２コンタクトプラグの一方は、ＭＯＳトランジスタのゲート端子と接続され、前記第１コンタクトプラグ及び前記第２コンタクトプラグの他方は、ＭＯＳトランジスタのドレイン端子又はソース端子と接続される、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 - 前記半導体装置は、光電変換部を有する固体撮像装置である
ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
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