JP5168935B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
LSI等の半導体装置では、層間の電気的な接続を行うため、絶縁膜に多数のコンタクトホールが形成される。そのコンタクトホールには導電性プラグが埋め込まれ、この導電性プラグにより、半導体基板の表層に形成されたMOSトランジスタのソース／ドレイン領域と、その上方の金属配線とが接続されることになる。
ここで、コンタクトホールが未開口であると、導電性プラグがソース／ドレイン領域に至らなくなり、ソース／ドレイン領域と金属配線とが電気的に接続されなくなる。このような不良はコンタクト不良と呼ばれ、半導体装置の歩留まりを低下させる一因となる。
なお、本発明に関連する技術が下記の特許文献１、２に開示されている。
特開２００２−４３２３７号公報 特許第３５５６４３７号明細書
本発明の目的は、コンタクト不良を防止して半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上面全体をＣＭＰにより研磨する工程と、研磨された前記絶縁膜のうち、第１の領域にレジストパターンを形成する工程と、前記第１の領域よりも前記絶縁膜の膜厚が厚い第２の領域の前記絶縁膜を前記レジストパターンをマスクに用いて選択的にエッチングして薄くする工程と、前記第２の領域の前記絶縁膜を薄くする工程の後に、前記レジストパターンを除去する工程と、前記レジストパターンを除去する工程の後に、前記薄くされた部分の前記絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
次に、本発明の作用について説明する。
本発明によれば、膜厚が基準値よりも厚い肉厚部を選択的に薄くした後、薄くされた部分の絶縁膜にホールを形成する。このため、絶縁膜の成膜条件に起因して基板面内における絶縁膜の膜厚分布が大きく変動している場合であっても、肉厚部におけるホールが未開口となるのを防止でき、ホール内に形成される導電性プラグにコンタクト不良が発生するのが抑制され、半導体装置の歩留まりを向上させることが可能となる。
本発明によれば、絶縁膜の肉厚部を薄くした後にホールを形成するので、ホールが未開口とならず、ホール内の導電性プラグにコンタクト不良が発生するのを防止でき、半導体装置の歩留まりを向上させることが可能となる。
（１）本発明に至るまでの経緯
本発明の実施の形態について説明する前に、本発明に至るまでの経緯について説明する。
図１〜図３は、一般的な半導体装置の製造途中の断面図であって、半導体基板の周辺領域を拡大したものである。この半導体装置は次のようにして製造される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。素子分離絶縁膜１１の膜厚は、例えば、シリコン基板１０の上面から測って約２００nm程度である。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル１２、１３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１０上にゲート電極１５を形成すると共に、素子分離絶縁膜１１上に配線１６を形成する。
ゲート電極１５のゲート長は、例えば３６０μm程度である。
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション１７ａ〜１７ｃを形成する。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５と配線１６の横に絶縁性スペーサ１８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を４５nmの厚さに形成する。
続いて、この絶縁性スペーサ１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１〜第３ソース／ドレイン領域（不純物拡散領域）１９ａ〜１９ｃを形成する。
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域１９ａ〜１９ｃにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２２を形成し、各ソース／ドレイン領域１９ａ〜１９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極１５や配線１６の表層にも形成される。
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１〜第３ソース／ドレイン領域１９ａ〜１９ｃ等によって構成される第１〜第３MOSトランジスタTR1〜TR3が形成されたことになる。
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをエッチングストッパ膜２４とする。
更に、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、目標膜厚を６００nmにして、このエッチングストッパ膜２４の上に第１絶縁膜２５として酸化シリコン(SiO2)膜を形成する。
この第１絶縁膜２５の成膜条件は、最終的な製品の種類に応じて最適化される。
例えば、その製品がFeRAM(Ferroelectric Random Access Memory)である場合は、FeRAMの強誘電体キャパシタを構成するキャパシタ誘電体膜が水分で劣化するのを防止すべく、膜中の水分量が十分に低減される成膜条件で酸化シリコンよりなる第１絶縁膜２５を形成する。そのような成膜条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。
図４は、このような条件に従って形成された第１絶縁膜２５の成膜直後の厚さの面内分布を示すグラフである。図４の横軸は半導体基板における位置を示し、縦軸はその位置における第１絶縁膜２５の厚さを示す。
図４に示すように、FeRAM用に最適化された成膜条件では、点線で示す通常のロジック品と比較して第１絶縁膜２５の厚さが基板面内で大きく変動し、特に、基板周辺領域での膜厚が厚くなる。
例えば、酸素ガスの流量を２９８０sccm、TEOSガスの流量を４５０sccm、ヘリウムガス（TEOSのキャリアガス）の流量を４８０sccmとするFeRAM用の条件では、第１絶縁膜２５の膜厚の面内均一性は５．０％と大きな値となった。なお、面内均一性は、面内における第１絶縁膜２５の最大（最小）膜厚をTmax(Tmin)として、１００×(Tmax−Tmin)/(Tmax＋Tmin)で定義される。また、このFeRAM用の条件では、成膜圧力を９Torrにすると共に、基板温度を３９０℃、プラズマ化用の高周波電力（周波数：１３．５６MHz）のパワーを４００Wとしている。
このように面内均一性が悪く、第１絶縁膜２５に膜厚が厚い部分があると、その部分の第１絶縁膜２５に後で形成されるコンタクトホールが未開口となる恐れがある。
そこで、次の工程では、図２（ａ）に示すように、第１絶縁膜２５の上面を平坦化するために、CMP(Chemical Mechanical Polishing)によりその上面を研磨する。
しかしながら、第１絶縁膜２５の膜厚の元々の面内分布が既述のように悪いため、このようにCMPを施したとしても第１絶縁膜２５の上面は完全には平坦とはならず、膜厚の面内均一性は３．１〜３．４と大きな値となる。
図５は、このCMPを行った後の第１絶縁膜２５の厚さの面内分布を示すグラフであって、横軸と縦軸の意味は図４で説明したのと同様である。
図５に示されるようにCMPを行うことで、基板の中央付近では平坦性が改善されるものの、膜厚が元々厚い基板周辺領域では、CMPを行っても膜厚が均一化されず、膜厚が他の部分よりも厚い肉厚部２５ｘが第１絶縁膜２５に残存してしまう。
このようにCMPを行った後は、図２（ｂ）に示すように、第１絶縁膜２５の上に第１レジストパターン８７を形成する。
そして、この第１レジストパターン８７の第１〜第４窓８７ａ〜８７ｄを通じて第１絶縁膜２５とエッチングストッパ膜２４とをエッチングすることにより、これらの窓の下に第１〜第４コンタクトホール３８ａ〜３８ｄを形成する。
ここで、既述のように、シリコン基板１０の周辺領域では肉厚部２５ｘが形成されている。その肉厚部２５ｘでは、第３、第４コンタクトホール３８ｃ、３８ｄを形成するためのエッチング量が他の領域よりも多いため、第１、第２コンタクトホール３８ａ、３８ｂにエッチング時間を合わせたのでは、第３、第４コンタクトホール３８ｃ、３８ｄは未開口となってしまう。
次に、図３に示すように、上記の第１レジストパターン８７を除去した後、第１〜第４コンタクトホール３８ａ〜３８ｄ内に第１〜第４導電性プラグ４０ａ〜４０ｄを形成する。
上記のように、第３、第４コンタクトホール３８ｃ、３８ｄは未開口となっているため、第３導電性プラグ４０ｃは第３ソース／ドレイン領域１９ｃと電気的に接続されない。同様に、第４導電性プラグ４０ｄも配線１６と電気的に接続されない。
このように、上記の方法に従って半導体装置を製造したのでは、第３、第４導電性プラグ４０ｃ、４０ｄにコンタクト不良が発生してしまう。
図６（ａ）〜（ｃ）は、上記の第１〜第４導電性プラグ４０ａ〜４０ｄと同じプロセスで形成された導電性プラグ４０ｘのSEM(Scanning Electron Microscope)による断面像である。特に、図６（ａ）は、電気的な検査により不良チップと判断されたチップ内でのSEM像である。また、図６（ｂ）はこの不良チップの隣の正常チップ内でのSEM像、そして図６（ｃ）はシリコン基板１０の中央付近の正常チップでのSEM像である。
図６（ｂ）、（ｃ）の正常チップでは導電性プラグ４０ｘがシリコン基板１０に到達しているのに対し、図６（ａ）の不良チップでは導電性プラグ４０ｘがシリコン基板１０に到達しておらず、コンタクト不良が発生している。
この例では、シリコン基板１０の中央付近の正常チップ（図６（ｃ））でのコンタクトホールの深さが１４５０nmであるのに対し、不良チップ（図６（ａ））では、それよりも２９０nmも深い１７４０nmの深さにコンタクトホールを形成したにも関わらずコンタクト不良を起こしている。
図７は、上記した電気的な検査の結果を可視化して得られたウエハマップである。この例では、ICタグや小メモリのセキュリティ用の小型の半導体チップがシリコン基板１０に集積形成れている。
図７に示されるように、シリコン基板１０の外周付近に不良チップが集中しており、このことから、肉厚部２５ｘによるコンタクト不良が半導体装置の歩留まりに大きな影響を与えることが明らかとなった。
図８は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板１０の拡大平面図である。
同図において、第１絶縁膜２５の肉厚部２５ｘよりも外側の領域Reは、エッジカット領域と呼ばれ、成膜装置の能力の限界によって、第１絶縁膜２５や他の膜の膜厚が大きく変動する領域である。このエッジカット領域Reが、半導体チップに対応するチップ領域Rcに重複すると、半導体チップがほぼ確実に不良となるので、通常はエッジカット領域Reよりも内側の領域から半導体チップが切り出されることになる。
しかし、エッジカット領域Reの内側には肉厚部２５ｘがあるので、この肉厚部２５ｘがチップ領域Rcに重複することで、チップ領域Rcにコンタクト不良が発生する恐れがある。
但し、この例のように半導体チップが比較的大きな場合は、導電性プラグ４０ｘや、RAM部８１及びロジック部８２のようなチップの主要部分が肉厚部２５ｘと重ならないことで、偶然的に半導体チップが不良にならないこともある。
これに対し、図９は、一辺の長さが１mm以下の極小チップが集積形成される場合のシリコン基板１０の拡大平面図である。このような極小チップは、FeRAMを用いたICタグや小メモリのセキュリティ用の製品に良く見られる。
このような極小チップでは、シリコン基板１０の周辺領域において、一つのチップ領域Rcの大部分が肉厚部２５ｘと重なるため、このチップ領域Rcに対応する半導体チップは、コンタクト不良によってほぼ確実に不良チップとなる。
このように、肉厚部２５ｘによるコンタクト不良は、半導体装置の歩留まりを低下させる大きな要因となっており、特に図９に示したような極小チップを製造する場合には致命的となる。
本願発明者は、これらの点を鑑み、以下に説明するような本発明の実施の形態に想到した。
（２）第１実施形態
図１０〜図４９は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図である。
この半導体ウエハ構造は、強誘電体キャパシタを備えたFeRAMが半導体装置として多面取りされるものであり、次のようにして製造される。
まず、上記した図１（ａ）〜図２（ａ）の工程を行うことにより、図１０（ａ）に示すように、周辺領域Iと中心領域IIとを備えたシリコン基板１０の上方に設定された第１絶縁膜２５を形成する。
既述のように、その第１絶縁膜２５を構成する酸化シリコンは、TEOSガスと酸素との混合ガスを使用するプラズマCVD法により形成される。そして、第１絶縁膜２１中の成膜条件としては、強誘電体キャパシタを劣化させる水分が膜中に含まれ難くなるFeRAM用の条件が採用される。
そのような条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。例えば、本実施形態では、酸素の流量を２９８０sccm、TEOSのガス流量を４５０sccm、そしてヘリウムガス（TEOSのキャリアガス）の流量を４８０sccmとする。また、成膜圧力を９Torrにすると共に、基板温度を３９０℃、プラズマ化用の高周波電力（周波数：１３．５６MHz）のパワーを４００Wとする。
このような低水分の条件では、既述のように第１絶縁膜２５の膜厚分布の変動が基板面内で大きくなり、シリコン基板１０の周辺領域Iにおける第１絶縁膜２５に肉厚部２５ｘが形成される。
また、第１絶縁膜２５に対しては、図２（ａ）で説明したようなCMPが行われるが、肉厚部２５ｘの元々の膜厚が厚いため、このCMPでも肉厚部２５ｘは除去されずに残存する。
肉厚部２５ｘが厚すぎるとコンタクト不良が発生してしまう。そこで、本実施形態では、コンタクト不良が発生しない上限の膜厚を基準膜厚ΔT1として設定し、この基準膜厚ΔT1よりも厚い部分の第１絶縁膜２５が露出する第１レジストパターン２３を該第１絶縁膜２５の上に形成する。
図５０は、第１レジストパターン２３が形成された状態のシリコン基板３０の全体平面図である。
図５０に示されるように、第１レジストパターン２３の平面形状は、円形のシリコン基板３０と同心円をなし、且つシリコン基板１０の中心領域IIを覆う円形である。そして、第１レジストパターン２３の縁は、幅W1が５mm程度のエッジカット領域Reよりも更に１mm程度の幅W2だけ内側に後退した領域に位置する。
次いで、図１０（ｂ）に示すように、第１レジストパターン２３で覆われていない肉厚部２５ｘを２０〜１５０nmの厚さだけエッチングすることにより、この肉厚部２５ｘを選択的に薄くする。
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
そのうち、ドライエッチングは、ICP(Inductively Coupled Plasma)型エッチング装置においてRIE(Reactive Ion Etching)により行われ、そのエッチングガスとしてはハロゲンを含む混合ガス、例えばC4F8、O2、及びArの混合ガスが使用される。また、エッチングの条件としては、次の条件が採用される：
・ソースパワー（周波数１３．５６MHz）：約２０００W
・バイアスパワー（周波数１３．５６MHz）：約１０００Ｗ
・反応圧力：約１０mTorr
・ガス流量：C4F8…２０sccm、O2…１２sccm、Ar…５００sccm、
・エッチング速度：５００nm／分
また、スパッタエッチングは、ICP型エッチング装置を用いて次の条件で行うことができる：
・ソースパワー：約２０００W
・バイアスパワー：約１０００Ｗ
・反応圧力：約１０mTorr
・アルゴン流量：約１００sccm
・エッチング速度：５００nm／分
一方、ウエットウエットエッチングは、０．５wt％のフッ酸溶液をエッチング液として用いて行われる。この濃度のフッ酸溶液では、酸化シリコンよりなる第１絶縁膜２５は１００〜３００nm／分のエッチング速度でエッチングされる。
なお、これら三つのエッチング方法のいずれを使用する場合であっても、エッチング時間はそれぞれの条件のエッチング速度によって決定される。例えば、ドライエッチングの条件ではエッチング速度が５００nm／分であるため、エッチング量を１００nmとする場合には１２秒程度のエッチング時間となる。
このようなエッチングにより、第１レジストパターン２３の側面の下の第１絶縁膜２５には図示のような段差部Aが形成されることになる。
このようなエッチングを終了後、第１レジストパターン２３は除去される。
図５１は、第１レジストパターン２３を除去した後のシリコン基板１０の全体平面図である。
これに示されるように、段差部Aは、円形の第１レジストパターン２３（図５０参照）を反映し、シリコン基板１０と同心円の円形となる。
次に、図１１（ａ）に示すように、第１絶縁膜２５の上面を１００〜２００nm程度の深さだけエッチングし、段差部Aの角を面取りする。このドライエッチングは、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより行われる。
このうち、スパッタエッチングはICP型エッチング装置を用いて次のエッチング条件で行われる：
・ソースパワー：約２０００W
・バイアスパワー：約１０００Ｗ
・反応圧力：約１０mTorr
・アルゴン流量：約１００sccm
・エッチング速度：５００nm／分
一方、RIEでは、例えばC4F8、O2、及びArの混合ガスをエッチングガスとして用い、ICP型エッチング装置において次のエッチング条件が採用される：
・ソースパワー（周波数１３．５６MHz）：約２０００W
・バイアスパワー（周波数１３．５６MHz）：約１０００Ｗ
・反応圧力：約１０mTorr
・ガス流量：C4F8…２０sccm、O2…１２sccm、Ar…５００sccm、
・エッチング速度：５００nm／分
なお、このようなエッチングに代えて、第１絶縁膜２５の上面に対してCMP(Chemical Mechanical Polishing)を施すことにより段差部Aの面取りを行ってもよい。
また、段差部Aの面取りは必須の工程ではなく、場合によっては省いてもよい。
更に、この面取り工程の後に、第１絶縁膜２５に対する脱水処理として、基板温度３５０℃、処理時間５分の条件でN2Oプラズマ処理を行ってもよい。このようなN2Oプラズマ処理により、第１絶縁膜２５が脱水されると共に、第１絶縁膜２５の上面が窒化されて水分の再吸着が防止される。
このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が３５０℃で処理時間が１０分である。
次いで、図１１（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、この第１絶縁膜２５の上に再びシリコン酸化膜を厚さ２０〜１５０nm、より好ましくは７０〜１００nmの厚さに形成し、このシリコン酸化膜をキャップ絶縁膜２６とする。
このキャップ絶縁膜２６により、第１絶縁膜２５の段差部A付近の上面の凹凸が埋め込まれ、絶縁膜２５、２６の積層膜としての平坦性を改善することができる。
なお、CMPによりこのキャップ絶縁膜２６の上面を研磨することにより、平坦性を更に向上させてもよい。
そして、これらの絶縁膜２５、２６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行った後、キャップ絶縁膜２６上にスパッタ法により第１アルミナ膜２０を厚さ約２０nmに形成する。
その後、この第１アルミナ膜２０に対し、基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１アルミナ膜２０の上に、スパッタ法により第１導電膜２７としてプラチナ膜を形成する。この第１導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１絶縁膜２７の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZr1-xTixO3)膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜２９とする。
ここで、第１アルミナ膜２０の上に第１導電膜２７を形成することにより、第１アルミナ膜２０を省いてキャップ絶縁膜２６の上に第１導電膜２７を直接形成する場合と比較して、第１導電膜２７を構成するプラチナの配向性が良好となる。その第１導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。
次に、図１２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより第２導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する一回目の回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が２０リットル／分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
次いで、フォトリソグラフィで強誘電体膜２８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは二回目の回復アニールによって回復される。この二回目の回復アニールは、一回目と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量２０リットル／分、基板温度３５０℃、及び処理時間６０分が採用される。
続いて、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第２アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素流量が２０リットル／分の酸素含有雰囲気中で基板温度を５５０℃とする三回目の回復アニールを約６０分間行う。この回復アニールは、一回目及び二回目と同様に、縦型炉を用いて行われる。
次に、図１３（ａ）に示すように、フォトリソグラフィで第１導電膜２７と第２アルミナ膜３１とをパターニングすることにより、キャパシタ誘電体膜２８ａの下の第１導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第２アルミナ膜３１を残す。
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分の条件で、酸素流量が２０リットル／分の酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに四回目の回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
ここまでの工程により、シリコン基板１０の上方には、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタQが形成されたことになる。
続いて、図１３（ｂ）に示すように、シリコン基板１０の上側全面に、キャパシタ誘電体膜２８ａを保護するための第３アルミナ膜３３をスパッタ法で約２０nmの厚さに形成する。この第３アルミナ膜３３は、その下の第２アルミナ膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して五回目の回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が２０リットル／分である。
次いで、TEOSガスを使用するプラズマCVD法により、上記の第３アルミナ膜３３上に酸化シリコン膜を１５００nmの目標膜厚で形成し、その酸化シリコン膜を第２絶縁膜３５とする。
ここで、第２絶縁膜３５の含有水分量が多いと、水分によってキャパシタ誘電体膜２８ａが還元され、キャパシタ誘電体膜２８の強誘電体特性が劣化してしまう。
そのため、第２絶縁膜３５の成膜条件としては、第１絶縁膜２５の成膜条件と同様に、含有水分量が低減されるような条件が採用される。その条件は、第１絶縁膜２５のそれと同じなのでここでは省略する。
但し、このような成膜条件で形成された第２絶縁膜３５は、中心領域IIよりも周辺領域Iにおいて厚くなる傾向があり、周辺領域Iにコンタクト不良の原因となる肉厚部３５ｘが形成される。
次に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、上記の肉厚部３５ｘを除去するため、第２絶縁膜３５の上面をCMP法により研磨する。このようにCMPを行っても、低水分の成膜条件で形成された第２絶縁膜３５の膜厚分布が基板面内で大きく変動しているので、肉厚部３５ｘを完全に除去することはできない。
次いで、コンタクト不良が発生しない第２絶縁膜３５の膜厚の上限を基準膜厚ΔT2として設定し、この基準膜厚ΔT2よりも厚い部分の第２絶縁膜３５が露出する第２レジストパターン３６を第２絶縁膜３６の上に形成する。
次いで、図１５に示すように、第２レジストパターン３６で覆われていない領域の第２絶縁膜３５を２０〜１５０nmの厚さだけエッチングすることにより、上記の肉厚部３５ｘを選択的に薄くする。
このエッチングは、第１絶縁膜２５に対するエッチング（図１０（ｂ））と同様に、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。なお、これらのエッチング条件は図１０（ｂ）で説明したのと同じなので、ここでは省略する。
また、このエッチングにより、第２レジストパターン３５の側面の下の第２絶縁膜３５には図示のような段差部Bが形成される。
この後に、第２レジストパターン３６は除去される。
次いで、図１６に示すように、アルゴンガスを用いるスパッタエッチングにより第２絶縁膜３５の上面を１００〜２００nm程度の深さだけエッチングすることにより、上記の段差部Bの角を面取りする。
なお、スパッタエッチングに代えて、エッチングガス中にハロゲンガスを含むRIEによりこの面取りを行ってもよい。スパッタエッチング及びRIEのいずれであっても、そのエッチング条件としては図１１（ａ）で説明した条件を採用し得る。更に、これらのエッチングに代えて、第２絶縁膜３５に対してCMPを施すことにより段差部Bの面取りを行ってもよい。
また、段差部Bの面取りは必須の工程ではなく、場合によっては省いてもよい。
更に、上記の面取りの後に第２絶縁膜３５に対して脱水処理を行ってもよい。その脱水処理としては、CVD装置を用いたN2Oプラズマ処理がある。この場合、基板温度は３５０℃に設定され、処理時間は２分とされる。
このようなN2Oプラズマにより第２絶縁膜３５が脱水されると共に、第２絶縁膜３５の上面が窒化された水分の再吸着を防止することができる。
更に、このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が３５０℃で処理時間が１０分である。
次に、図１７に示すように、シリコン基板１０を回転させながら、第２絶縁膜３５の上にスピンコートにより第１フォトレジスト３７を塗布する。
このスピンコートの際、フォトレジストは、遠心力によって図の矢印のように中心領域IIから周辺領域Iに流れるが、上記のように段差部Bを予め面取りしたため、段差部Bの近くにフォトレジストの吹き溜まりや気泡が形成されず、基板面内における厚さが均一な第１フォトレジスト３７を形成することができる。
続いて、図１８に示すように、第１フォトレジスト３７を露光、現像することにより第３レジストパターン３７ｆを形成する。
ここで、上記のように段差部Bの面取りをしたことで第１フォトレジスト３７の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第３レジストパターン３７ｆに形成されず、設計通りの形状の第１〜第４窓３７ａ〜３７ｄを備えた第３レジストパターン３７ｆを形成することができる。
次いで、この第３レジストパターン３７をマスクに用いながら、第２絶縁膜３５からエッチングストッパ膜２４までをドライエッチングすることにより、第１〜第４窓３７ａ〜３７ｄの下のこれらの絶縁膜に第１〜第４コンタクトホール３８ａ〜３８ｄを形成する。
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において３ステップのエッチングで行われる。その第１ステップのエッチングでは、C4F8、O2、及びArの混合ガスをエッチングガスとして使用し、第２絶縁膜３５から第１絶縁膜２５までをエッチングする。このエッチングはエッチングストッパ膜２４上で停止し、エッチングストッパ膜２４はエッチングされない。
次の第２ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第１ステップでホール内に生じたエッチング生成物を除去する。
そして、第３ステップのエッチングでは、C4F8、CF4、O2、及びArの混合ガスをエッチングガスにしてエッチングストッパ膜２４がエッチングされる。
上記のエッチングが終了後、第３レジストパターン３７ｆは除去される。
ここで、第１絶縁膜２５と第２絶縁膜３５のそれぞれの肉厚部２５ｘ、３５ｘ（図１０（ｂ）、図１５参照）を予め薄くしてあるので、周辺領域Iにおけるエッチング量を中心領域IIのそれと略同じにすることができる。そのため、周辺領域Iの第３、第４コンタクトホール３７ｃ、３７ｄが第３ソース／ドレイン領域１９ｃや配線１６に到達することができ、これらのコンタクトホールが未開口になるのを防止できる。
次に、図１９に示す断面構造を得るまでの工程について説明する。
まず、第１〜第４コンタクトホール３８ａ〜３８ｄの内面と第２絶縁膜３５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１〜第４コンタクトホール３８ａ〜３８ｄを完全に埋め込む。
その後に、第２絶縁膜３５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１〜第４コンタクトホール３８ａ〜３８ｄ内にそれぞれ第１〜第４導電性プラグ４０ａ〜４０ｄとして残す。
これらの導電性プラグのうち、第１、第２導電性プラグ４０ａ、４０ｂは、それぞれ第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続される。
また、周辺領域Iに形成された第３、第４導電性プラグ４０ｃ、４０ｄは、上記のように第３、第４コンタクトホール３８ｃ、３８ｄが完全に開口されているため、第３ソース／ドレイン領域１９ｃと配線１６にそれぞれ電気的に良好に接続され、これらの導電性プラグ４０ｃ、４０ｄがコンタクト不良を起こすのを防止することが可能となる。
なお、第１〜第３導電性プラグ４０ａ〜４０ｃを形成した後に、CVD装置を用いたN2Oプラズマ処理を第２絶縁膜３８に対して行い、第２絶縁膜３８の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を３５０℃、処理時間を２分とする条件で行われる。
ところで、第１〜第３導電性プラグ４０ａ〜４０ｃは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
そこで、これら第１〜第４導電性プラグ４０ａ〜４０ｄが酸化するのを防止するために、これらのプラグと第２絶縁膜３５のそれぞれの上面に、酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜４１上にフォトレジストを塗布し、それを露光、現像して第４レジストパターン４３とする。図示のように、上部電極２９ａと下部電極２７ａのそれぞれの上の第２レジストパターン４３には、ホール形状の第５、第６窓４３ａ、４３ｂが形成される。
次いで、第４レジストパターン４３をマスクにしながら、酸化防止絶縁膜４１、第２絶縁膜３５、及び第２、第３アルミナ膜３１、３３をエッチングすることにより、上部電極２９ａの上に第１ホール３５ａを形成すると共に、下部電極２７ａのコンタクト領域上に第２ホール３５ｂを形成する。
そして、第４レジストパターン４３を除去した後、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して六回目の回復アニールを施す。このとき、酸素の流量は例えば２０リットル／分とされる。
その後に、酸化防止絶縁膜４１をエッチバックして除去する。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜３５と第１〜第４導電性プラグ４０ａ〜４０ｄのそれぞれの上面、及び第１、第２ホール３５ａ、３５ｂの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第２絶縁膜３５の上に一層目金属配線４５を形成する。その一層目金属配線４５のうち、キャパシタQの上に形成されたものは、上記の第１、第２ホール３５ａ、３５ｂを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２絶縁膜３５をアニールして脱水する。
続いて、図２２に示すように、一層目金属配線４５と第２絶縁膜３５とを覆う第１キャパシタ保護絶縁膜４６として、スパッタ法によりアルミナ膜を２０nmの厚さに形成する。
この第１キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜があり、これらの単層膜又は積層膜で第１キャパシタ保護絶縁膜４６を構成してもよい。
次いで、図２３に示すように、反応ガスとしてTEOSガスと酸素とを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜４６上に酸化シリコン膜を形成し、この酸化シリコン膜を第３絶縁膜４８とする。この第１絶縁膜４８の目標膜厚は、例えば一層目金属配線４５上で約２６００nmである。
水分によってキャパシタ誘電体膜２８ａが劣化するのを防止するため、第１、第２絶縁膜２５、３５と同様、この第３絶縁膜４８も膜中の含有水分量が低減される成膜条件、すなわち酸素の流量をTEOSガスの酸化に必要な量よりも多くして形成される。
このような成膜条件により、周辺領域Iにおける第３絶縁膜４８の膜厚が中心領域IIよりも厚くなり、図示のような第３絶縁膜４８の肉厚部４８ｘが形成されることになる。
次に、図２４に示す断面構造を得るまでの工程について説明する。
まず、第３絶縁膜４８の上面を平坦化すべく、CMPによりその上面を研磨する。
但し、低水分条件で形成された第３絶縁膜４８は、上記のように膜厚が基板面内で大きく変動しているため、CMPを行っても第３絶縁膜４８の上面は完全には平坦にならず、周辺領域Iにおいて第３絶縁膜４８の肉厚部４８ｘが形成された状態となる。
その肉厚部４８ｘが厚すぎると、既述のように層間のコンタクト不良の原因となる。
次いで、コンタクト不良が発生しない第３絶縁膜４８の上限の膜厚を基準膜厚ΔT3として設定し、この基準膜厚ΔT3よりも厚い部分の第３絶縁膜４８が露出する第５レジストパターン４７を該第３絶縁膜４８の上に形成する。なお、この基準膜厚ΔT3は、一層目金属配線４５上での厚さである。
続いて、図２５に示すように、第５レジストパターン４７で覆われていない肉厚部４８ｘを２０〜１５０nmの厚さだけエッチングすることにより、この肉厚部４８ｘを選択的に薄くする。
このエッチングは、図１０（ｂ）で説明したエッチング条件により、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
この後に、第５レジストパターン４７は除去される。
なお、第５レジストパターン４７を除去後の第３絶縁膜４８には、上記のエッチング時に形成された段差部Cが残存する。
次に、図２６に示すように、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより第３絶縁膜４８の上面を１００〜２００nm程度の深さだけエッチングして、上記の段差部Cの面取りを行う。なお、これらのエッチングの条件は、段差部Aの面取り（図１０（ｂ）参照）と同じ条件なのでここでは省略する。また、これらのエッチングに代えて、第３絶縁膜４８の上面に対してCMPを行うことにより段差部Cの面取りを行ってもよい。
また、段差部Cの面取りは必須ではなく、場合によっては省いてもよい。
次いで、図２７に示すように、基板温度約３５０℃、処理時間約４分の条件で、CVD装置内において第１絶縁膜４８の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第３絶縁膜４８は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
なお、N2Oプラズマ処理に代えて、基板温度を３５０℃、処理時間を１０分とするNH3プラズマ処理を行ってもよい。
次に、図２８に示すように、TEOSガスを使用するプラズマCVD法により、第１絶縁膜４８の上にキャップ絶縁膜４９として酸化シリコン膜を厚さ約１００nmに形成する。
このキャップ絶縁膜４９により、第３絶縁膜４８の段差部C付近の上面の凹凸が埋め込まれ、絶縁膜４８、４９の積層膜としての平坦性を改善することができる。
また、CMPによりキャップ絶縁膜４９の上面を研磨してもよい。これにより、平坦性が更に改善される。
ところで、段差部Cの面取り工程（図２６）を省く場合には、第３絶縁膜４８に対するCMP（図２４参照）においてCMP装置のパッドとの接触で発生した微細な傷（マイクロスクラッチ）４８ａが、第５レジストパターン４７で覆われていなかった領域の第３絶縁膜４８の上面に形成された状態となっている。上記のキャップ絶縁膜４９は、この傷４８ａを埋め込む役割をも果たす。
続いて、図２９に示すように、CVD装置内においてN2Oプラズマ処理を再び行い、キャップ絶縁膜４９を脱水すると共に、キャップ絶縁膜４９の表面を窒化して水分の再吸着を防止する。このN2Oプラズマ処理は、例えば基板温度３５０℃、処理時間２分の条件で行われる。
次に、図３０に示すように、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法でキャップ絶縁膜４９上に形成し、このアルミナ膜を第２キャパシタ保護絶縁膜５０とする。
この第２キャパシタ保護絶縁膜５０の厚さは特に限定されないが、後でエッチングによりホールを形成するのが容易となるように、キャップ絶縁膜４９よりも薄く、例えば５０nmの厚さに形成するのが好ましい。
第２キャパシタ保護絶縁膜５０はアルミナ膜に限定されない。第１キャパシタ保護絶縁膜４６と同様に、第２キャパシタ保護絶縁膜５０は、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で構成されればよい。
上記のように、第２キャパシタ保護絶縁膜５０を形成する前に、CMP時に第３絶縁膜４８に発生した傷４８ａや、段差部C付近の凹凸をキャップ絶縁膜４９によって埋め込んだので、膜厚が約５０nmと薄い第２キャパシタ保護絶縁膜５０がキャップ絶縁膜４９上に均一な厚さで形成される。
これに対し、キャップ絶縁膜４９を形成せずに第３絶縁膜４８の上に第２キャパシタ保護絶縁膜５０を形成すると、傷４８ａや段差部C付近での第２キャパシタ保護絶縁膜５０の厚さが不足し、水素等がキャパシタ誘電体膜２８ａに到達する恐れがある。
次に、図３１に示すように、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜５０の上に酸化シリコン膜を形成して、この酸化シリコン膜を第１カバー絶縁膜５１とする。この第１カバー絶縁膜５１の厚さは、例えば約１００nmである。
次いで、図３２に示すように、基板温度３５０℃、処理時間２分の条件で第１カバー絶縁膜５１に対してN2Oプラズマ処理を行い、この第１カバー絶縁膜５１を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
続いて、図３３に示すように、シリコン基板１０を回転させながら、第１カバー絶縁膜５１の上にスピンコートにより第２フォトレジスト５３を塗布する。
このスピンコートでは、遠心力によってフォトレジストが図の矢印のように中心領域IIから周辺領域Iに流れる。しかし、図２７の工程で段差部Cを予め面取りしたため、段差部Cの近くにフォトレジストの吹き溜まりや気泡が形成され難い。これにより、基板面内で均一な厚さの第２フォトレジスト５３を形成することが可能となる。
また、キャップ絶縁膜４９により段差部C付近の凹凸を埋め込んだことにより、フォトレジストが第１カバー絶縁膜５１上をスムーズに流れるようになり、気泡やフォトレジストの吹き溜まりの発生を更に効果的に防止することができる。
次に、図３４に示す断面構造を得るまでの工程について説明する。
まず、第２フォトレジスト５３を露光、現像することにより、一層目金属配線４５の上にホール形状の第７窓５３ａを備えた第６レジストパターン５３ｆを形成する。
上記のような段差部Cの面取りにより第２フォトレジスト５３の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第６レジストパターン５３ｆに形成されず、設計通りの形状の第７窓５３ａを備えた第６レジストパターン５３ｆを形成することができる。
次いで、C4F8、Ar、及びO2の混合ガスをエッチングガスにする平行平板型プラズマエッチングチャンバ（不図示）を用い、第７窓５３ａの下の各絶縁膜４６、４８〜５１をエッチングすることにより、一層目金属配線４５の上に第３ホール５４ａを形成する。
ここで、周辺領域Iでは、図２５の工程において第３絶縁膜４８の肉厚部４８ｘを薄くしてあるので、第３ホール５４ａが未開口になるのを防止することができる。
このエッチングが終了後、第６レジストパターン５３ｆは除去される。
次に、図３５に示すように、基板温度を約２００℃に保持しながら、第３ホール５４ａの内面と第３キャップ絶縁膜５１の上面にスパッタ法により窒化チタン膜を厚さ約１５０nmに形成し、それを第１グルー膜５６とする。
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第１グルー膜５６の上に、第３ホール５４ａを完全に埋め込む厚さ、例えば約６５０nmの厚さのタングステン膜５７ａを形成する。
次いで、図３６に示すように、上記のタングステン膜５７ａをエッチバックして第１カバー絶縁膜５１の上面から除去し、第３ホール５４ａ内のみに残す。これにより、第３ホール５４ａ内には、一層目金属配線４５と電気的に接続され且つタングステンを主にして構成される第５導電性プラグ５７が形成されたことになる。
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
既述のように、第３絶縁膜４８の肉厚部４８ｘを薄くしたことで第３ホール５４ａが完全に開口しているので、その第５導電性プラグ４５は一層目金属配線４５と良好に接続され、第５導電性プラグ４５にはコンタクト不良が発生し難い。
次に、図３７に示す断面構造を得るまでの工程について説明する。
まず、上記の第５導電性プラグ５７と第１グルー膜５６のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
その後に、フォトリソグラフィによりこの金属積層膜と第１グルー膜５６とをパターニングして、これらの膜で構成される二層目金属配線５８を第１カバー絶縁膜５１上に形成する。
このパターニングでは、第１カバー絶縁膜５１上にエッチングの残膜を残さないために、上記の金属積層膜と第１グルー膜５６に対するエッチングをオーバーエッチとする。このようにオーバーエッチとしても、第２キャパシタ保護絶縁膜５０は第１カバー絶縁膜５１で覆われているので、上記のパターニングの際に第２キャパシタ保護絶縁膜５０がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第２キャパシタ保護絶縁膜５０の厚さを十分に維持でき、水素等の還元性物質を第２キャパシタ保護絶縁膜５０で効果的にブロックすることができる。
続いて、図３８に示すように、第１カバー絶縁膜５１と二層目金属配線５８のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第４絶縁膜６２とする。
ところで、第１〜第３絶縁膜２５、３５、４８は、キャパシタ誘電体膜２８ａが水分で劣化するのを防止するため、膜中の水分量が低減される成膜条件、すなわち、TEOSガスの酸化に必要な量よりも多い流量の酸素を供給して形成された。
これに対し、第４絶縁膜６２は、キャパシタ誘電体膜２８ａから離れているうえ、その下に第１、第２キャパシタ保護絶縁膜４６、５０が形成されているため、第４絶縁膜６２１中の水分によってキャパシタ誘電体膜２８ａが劣化することは殆ど無い。
従って、第４絶縁膜６２については、含有水分量の低下よりも膜厚分布の改善を優先させることにし、第１〜第３絶縁膜２５、３５、４８を形成したときよりも酸素流量を低減する。例えば、本実施形態では、その酸素流量を７００sccmとし、TEOSガスの流量を４６０sccmとする。また、この成膜条件では、成膜圧力を９Torrにすると共に、ヘリウムガス（TEOSのキャリアガス）を４８０sccmとし、基板温度を３９０℃、プラズマ化用の高周波電力（周波数：１３．５６MHz）のパワーを４００Wとする。
このような条件によれば、基板面内における第４絶縁膜６２の膜厚の均一性は約２．１％ととなり、第１〜第３絶縁膜２５、３５、４８の膜厚の均一性（５．０％）よりも大きく改善され、周辺領域Iにおいて第４絶縁膜６２が厚く形成され難くなる。
その後に、CMP法により第４絶縁膜６２の上面を研磨することで、第４絶縁膜６２の膜厚の不均一性を更に改善する。
続いて、図３９に示すように、基板温度３５０℃、処理時間４分の条件で第４絶縁膜６２に対してN2Oプラズマ処理を行い、この第４絶縁膜６２を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
次いで、図４０に示すように、TEOSガスを使用するプラズマCVD法により、第４絶縁膜６２の上にキャップ絶縁膜６３として酸化シリコン膜を厚さ約１００nmに形成する。
ここで、第４絶縁膜６２に対するCMPの際（図３８）、CMP装置のパッドとの接触に起因した傷（マイクロスクラッチ）６２ａが第４絶縁膜６２の上面に形成されているが、このキャップ絶縁膜６３によって傷６２ａを完全に埋め込むことができる。これにより、キャップ絶縁膜６３の上面の平坦性が良好となり、キャップ絶縁膜６３上に薄膜をカバレッジ良く形成し易くなる。
その後に、図４１に示すように、脱水処理と吸湿防止処理のためのN2Oプラズマ処理をキャップ絶縁膜６３に対して行う。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件として基板温度３５０℃、処理時間２分が採用される。
そして、図４２に示すように、還元性物質からキャパシタ誘電体膜２８ａを保護するための第３キャパシタ保護絶縁膜６４として、キャップ絶縁膜６３の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。
既述のように、キャップ絶縁膜６３により傷６２ａを埋め込んだことで、シリコン基板１０の全面にわたって第３キャパシタ保護絶縁膜６４の膜厚が均一となり、第３キャパシタ保護絶縁膜６４の全ての部分において還元性物質を阻止することが可能となる。
なお、第３キャパシタ保護絶縁膜６４はアルミナ膜に限定されない。第１、第２キャパシタ保護絶縁膜４６、５０と同様に、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で第３キャパシタ保護絶縁膜６４は構成され得る。
次に、図４３に示すように、TEOSガスを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜６４の上に酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第２カバー絶縁膜６５とする。
続いて、図４４に示すように、基板温度３５０℃、処理時間２分の条件で第２カバー絶縁膜６５に対してN2Oプラズマ処理を行い、この第２カバー絶縁膜６５を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
次に、図４５に示す断面構造を得るまでの工程について説明する。
まず、第２カバー絶縁膜６５の上にフォトレジストを塗布し、それを露光、現像することにより、二層目金属配線５８の上にホール形状の第８窓６８ａを備えた第７レジストパターン６８を形成する。
そして、平行平板型プラズマエッチングチャンバ内において、第７レジストパターン６８をマスクにしながら各絶縁膜６２〜６５をエッチングすることにより、二層目金属配線５８上のこれらの絶縁膜に第４ホール６７ａを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
このエッチングが終了後、第７レジストパターン６８は除去される。
続いて、図４６に示すように、第４ホール６７ａの内面と第２カバー絶縁膜６５の上面に、基板温度を約２００℃とする条件で、第２グルー膜７０としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２グルー膜７０の上にCVD法でタングステン膜７１ａを形成し、このタングステン膜７１ａで第４ホール６７ａを完全に埋め込む。そのタングステン膜７１ａは、例えば基板温度を約４３０℃として約６５０nmの厚さに形成される。
次に、図４７に示すように、第２カバー絶縁膜６５の上の余分なタングステン膜７１ａをエッチバックして除去し、第４ホール６７ａ内にのみタングステン膜７１ａを第６導電性プラグ７１として残す。なお、エッチバックに代えて、CMP法でタングステン膜７１ａを除去するようにしてもよい。
次に、図４８に示す断面構造を得るまでの工程について説明する。
まず、第２グルー膜７０と第６導電性プラグ７１のそれぞれの上面に、下から厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１５０nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第２グルー膜７０とをパターニングして、第２カバー絶縁膜６５の上に三層目金属配線７２を形成する。
ここで、図３７を参照して説明したのと同じ理由により、第２カバー絶縁膜６５を形成したことで三層目金属配線７２のパターニングに伴う第３キャパシタ保護絶縁膜６４の膜減りを防止でき、第３キャパシタ保護絶縁膜６４における還元性物質の阻止能力を良好に維持することが可能となる。
続いて、図４９に示すように、第２カバー絶縁膜６５と三層目金属配線７２のそれぞれの上に、第１パッシベーション膜７５としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。
なお、第１パッシベーション膜７５に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が３５０℃、処理時間が２分である。
更に、この第１パッシベーション膜７５上に、第２パッシベーション膜７６として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
そして、これら第１、第２パッシベーション膜７５、７６をパターニングして、三層目金属配線７２と同一面内に形成されたボンディングパッド（不図示）が露出する開口を形成する。
次いで、シリコン基板１０の上側全面に、感光性ポリイミドを約３μmの厚さに形成し、ポリイミド塗膜よりなる保護層７７を形成する。次に、保護層７７を露光、現像し、ボンディングパッドが露出する窓（不図示）を保護層７７に形成する。その後に、基板温度３１０℃、N2流量１００リットル／分、処理時間４０分の条件で保護層７７を熱硬化して、この半導体ウエハ構造の基本構造を完成させる。
図５２は、この半導体ウエハ構造の拡大平面図である。
図示のように、シリコン基板１０には一辺の長さが１mm以下の極めて小さなチップ領域Rcが画定されている。そして、この後の工程では、各チップ領域Rcの間のスクライブ領域に沿ってダイシングを行うことにより、ICタグや小メモリのセキュリティ用の製品に有用な小型のFeRAMが半導体装置として切り出されることになる。
以上説明した本実施形態によれば、図１０（ｂ）の工程において、周辺領域Iにおける第１絶縁膜２５の肉厚部２５ｘを選択的に薄くした。そのため、図１８の工程で周辺領域Iに第３、第４コンタクトホール３８ｃ、３８ｄを形成する際、これらのコンタクトホール３８ｃ、３８ｄが第１絶縁膜２５とエッチングストッパ膜２４とを貫いて、第３ソース／ドレイン領域１９ｃや配線１６に至るようになる。
その結果、図１９の工程において、これらのコンタクトホール３８ｃ、３８ｄに第３、第４導電性プラグ４０ｃ、４０ｄを形成しても、各導電性プラグ４０ｃ、４０ｄが第３ソース／ドレイン領域１９ｃと配線１６に良好に接続されるようになる。
これにより、各導電性プラグ４０ｃ、４０ｄのコンタクト抵抗が低い値で安定化すると共に、これらの導電性プラグがコンタクト不良を起こすのを防止でき、半導体装置の歩留まりを向上させることができる。
そして、第２絶縁膜３５に対してもその肉厚部３５ｘを薄くしたので（図１５）、コンタクトホール３８ｃ、３８ｄが未開口となるのをより効果的に防止でき、各導電性プラグ４０ｃ、４０ｄのコンタクト不良をより一層防止し易くなる。
更に、一層目金属配線４５の上の第３絶縁膜４８についても肉厚部４８ｘを薄くしたため（図２５）、一層目金属配線４５上の第３ホール５４ａ（図３６）がエッチングにより完全に開口し、一層目金属配線４５と第５導電性プラグ５７とが確実に接続され、第５導電性プラグ５７のコンタクト不良を防止できる。
ところで、本実施形態では、図５２に示したように、シリコン基板１０に極めて小さなチップ領域Rcが複数画定されている。このうち、最外周のチップ領域Rc(X)は、段差部A〜Cによって二つの領域E、Fに分けられることになる。
なお、本明細書において、最外周のチップ領域Rc(X)とは、自身の四辺のうち少なくとも一辺に隣接するチップ領域Rcが存在しないものを言う。また、上記のように小さなチップ領域が画定される半導体ウエハ構造は、最外周のチップ領域Rc(X)と、これに隣接する複数のチップ領域Rc(Y)の少なくとも一つとが、共に段差部A〜Cに重なるということによって特徴付けられる。
ここで、チップサイズが小さいと、段差部A〜Cがチップ領域Rc(X)の中央付近を横断する可能性が高くなるため、各領域E、Fの大きさに違いが生じ難くなる。そのため、二つの領域E、Fのうち、外側の領域Eにコンタクトホール３８ｃ、３８ｄが形成される可能性が高くなる。
本実施形態を採用しない場合では、領域Eにおける第１〜第３絶縁膜２５、３５、４８の膜厚は領域Fにおけるよりも厚いため、領域Eにおいてコンタクト不良が発生し易くなる。
これに対し、本実施形態では、領域Eにおける第１〜第３絶縁膜２５、３５、４８の膜厚の厚さを薄くしたので、このようにチップサイズが小さい場合でも、領域Eにおけるコンタクトホール３８ｃ、３８ｄが完全に開口し、最外周のチップ領域Rc(X)から切り出される半導体装置がコンタクト不良によって不良品となるのを防止できる。
但し、本実施形態がチップサイズの小さな半導体装置に限定されるという訳ではない。
図５３は、上記よりも大きなチップ領域Rcが画定される半導体ウエハ構造の拡大平面図である。このようにチップサイズの大きな半導体ウエハ構造は、最外周のチップ領域Rc(X)に隣接する全てのチップ領域Rc(Y)が段差部A〜Cに重ならないという点で特徴付けられる。
このようにチップ領域Rcが大きい場合には、最外周のチップ領域Rc(X)の隅の近くを段差部A〜Cが横断するため、領域Eの大きさが小さくなり、領域Eにコンタクトホール３８ｃ、３８ｄが形成される可能性が低くなる。しかし、その可能性が完全に無くなるということは無いため、このようにチップ領域Rcが大きな半導体ウエハ構造であっても、本実施形態を適用することで、コンタクト不良を未然に防ぐことができる。
（２）第２実施形態
上記した第１実施形態では、第１〜第３絶縁膜２５、３５、４８の肉厚部２５ｘ、３５ｘ、４８ｘをエッチングする際、マスクとして第１、第２、第５レジストパターン２３、３６、４７を用いた。
本実施形態では、このようなレジストパターン２３、３６、４７の形成方法について説明する。
レジストパターン２３、３６、４７は、ステッパやスキャナー等の縮小投影型の露光装置でフォトレジストを露光することによっても形成され得るが、露光装置を用いたのでは半導体装置の製造コストが上昇するので、以下の第１〜第３例のような簡便な方法を用いることによりコストダウンを図ることができる。
なお、以下では、これらのレジストパターンを代表して第１レジストパターン２３の形成方法について説明するが、残りの第２、第５レジストパターン３６、４７も以下の方法に従って形成し得る。
第１例
図５４は、本例で使用される露光装置１００の構成図である。
その露光装置１００は、シリコン基板１０が載せられるステージ１０１と、フォトレジスト２３ｆが感光する波長の露光光Lを発する光源１０３とを有する。そして、光源１０３とステージ１０１との間には、シリコン基板１０よりも平面サイズが小さな円形の遮蔽板１０２が置かれる。
このような露光装置１００では、遮蔽板１０２の直下のフォトレジスト２３ｆは感光せず、遮蔽板１０２からはみ出た露光光Lによって周辺領域IIにおけるフォトレジスト２３ｆのみを選択的に感光させることができる。
本例では、フォトレジスト２３ｆとしてポジ型フォトレジストを採用し、上記の露光装置１００による露光の後、このフォトレジスト２３ｆを現像することにより、既述の第１レジストパターン２３を形成する。
第２例
図５５は、本例で使用される露光装置１０５の構成図である。
この露光装置１０５が第１例に係る露光装置１００と異なる点は、遮蔽板１０２の直径がシリコン基板１０の直径以上であり、且つ、遮蔽板１０２の中央にシリコン基板１０と同心円をなす円形の開口１０２ａを設け、該開口１０２ａから露光光Lを選択的に通すようにした点である。
このような露光装置１０５を用いると、周辺領域Iにおけるフォトレジスト２３ｆが感光するのを防ぎながら、開口１０２ａの直下の中心領域IIにおけるフォトレジスト２３ｆのみを選択的に露光することができる。
本例では、フォトレジスト２３ｆとしてネガ型フォトレジストを採用し、この露光装置１０５による露光の後、このフォトレジスト２３ｆを現像することにより、上記の第１レジストパターン２３を形成する。
第３例
図５６は、本例におけるレジストパターンの形成方法について示す斜視図である。
本例では、スンピンナー１０６の上にシリコン基板１０を載せ、シリコン基板１０を回転させながら、周辺領域におけるフォトレジスト２３ｆに有機溶剤１０７を滴下する。その有機溶剤１０７は特に限定されないが、本実施形態では日本ゼオン社製のZS-50、東京応化製のVFRシンナー、或いは酢酸ブチルなどの溶剤を使用する。
これにより、周辺領域におけるフォトレジスト２３ｆが選択的に除去されて第１レジストパターン２３を得ることができる。
上記した第１〜第３例では、いずれも縮小投影型の露光装置を使用しないので、製造コストの上昇を抑えながら第１、第２、第５レジストパターン２３、３６、４７を形成することが可能となる。
（３）第３実施形態
第１実施形態では、第１絶縁膜２５に対してCMPを行い（図２（ａ））、次いで第１絶縁膜２５の肉厚部２５ｘを薄くした（図１０（ｂ））。
これら二つの工程順は特に限定されず、以下のように第１実施形態とは逆の工程順で行ってもよい。
図５７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図である。
本実施形態では、まず、図５７（ａ）に示すように、CMPを行う前の第１絶縁膜２５の上に既述の第１レジストパターン２３を形成する。第１絶縁膜２５の肉厚部２５ｘにおいて、コンタクト不良が発生しない上限の膜厚である基準膜厚ΔT1よりも厚い部分は、この第１レジストパターン２３で覆われずに露出する。
そして、この第１レジストパターン２３をマスクにしながら、第１レジストパターン２３ｆで覆われていない肉厚部２５ｘを２０〜１５０nmの厚さだけエッチングすることにより、この肉厚部２５ｘを選択的に薄くする。
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われ、これらのエッチング条件としては第１実施形態と同じ条件が採用される。
この後に、第１レジストパターン２３は除去される。
次に、図５７（ｂ）に示すように、CMPにより第１絶縁膜２５の上面を研磨することにより、第１絶縁膜２５の膜厚の面内均一性を更に向上させる。
この後は、第１実施形態で説明した図１１（ａ）〜図４９と同じ工程を行うことにより、図４９に示したような半導体装置の基本構造を完成させる。
このように、肉厚部２５ｘの薄厚化（図５７（ａ））と第１絶縁膜２５に対するCMP工程（図５７（ｂ））の工程順を第１実施形態の逆にしても、第１実施形態と同じように第３、第４導電性プラグ４０ｃ、４０ｄのコンタクト不良を防止できる。
更に、肉厚部２５ｘの薄厚化（図５７（ａ））の後にCMP工程（図５７（ｂ））を行うため、肉厚部２５ｘの薄厚化の際に第１絶縁膜２５に形成された段差部AがCMP工程によって面取りされ、図１１（ａ）のような面取り工程を省くこともできる。
（４）第４実施形態
第１実施形態では、FeRAMのキャパシタ誘電体膜２６ａが水分で還元されるのを防止すべく、膜中の水分量が低減されるような成膜条件で第１〜第３絶縁膜２５、３５、４８を形成したため、これらの絶縁膜２５、３５、４８は周辺領域Iにおいて厚く形成された。
これに対し、膜中の水分量についてFeRAMほど懸念する必要の無いロジック品等の半導体装置や、FeRAMであっても水分量が問題にならない場合には、第１実施形態とは異なる成膜条件で絶縁膜２５、３５、４８を形成することがある。その結果、これらの絶縁膜２５、３５、４８の膜厚分布の傾向が、第１実施形態とは逆に、周辺領域Iよりも中心領域IIの方が絶縁膜の膜厚が厚くなることもある。本実施形態では、このような場合に導電性プラグのコンタクト不良を防止し得る半導体装置の製造方法について説明する。
図５８（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、第１絶縁膜２５と第１レジストパターン２３の膜厚を誇張している。
図５８（ａ）に示すように、本実施形態では、第１絶縁膜２５の膜厚が周辺領域Iよりも中心領域IIにおいて厚くなり、中心領域IIに第１絶縁膜２５の肉厚部２５ｘが形成される。
次に、図５８（ｂ）に示すように、基板面内における第１絶縁膜２５の膜厚分布を改善するため、CMPによりこの第１絶縁膜２５の上面を研磨する。このようなCMPにより第１絶縁膜２５の平坦性はある程度向上するが、第１絶縁膜２５の上面は完全には平坦化されず、通常は中心領域IIに肉厚部２５ｘが残存した状態となる。
続いて、図５８（ｃ）に示すように、コンタクト不良が発生しない下限の膜厚である基準膜厚ΔT1よりも厚い部分の肉厚部２５ｘが露出するように、第１絶縁膜２５の上に第１レジストパターン２３を形成する。
図５９は、本実施形態における第１レジストパターン２３の平面図である。これに示されるように、第１レジストパターン２３は、上記の肉厚部２５ｘが露出する輪帯状の平面形状を有する。
そして、この第１レジストパターン２３をマスクにして第１絶縁膜２５をエッチングすることにより、図５８（ｃ）に示されるように、基準膜厚ΔT1よりも厚い部分の肉厚部２５ｘを薄くする。
このエッチングは、第１実施形態と同じ条件の下で、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われる。
そして、エッチングを終了した後に、第１レジストパターン２３は除去される。
この後は、第１実施形態で説明した図１１（ａ）〜図４９と同じ工程が行われる。
以上説明した本実施形態でも、第１絶縁膜２５の肉厚部２５ｘがエッチングによって薄くされるので、図１８の工程で第１〜第４コンタクトホール３８ａ〜３８ｄが肉厚部２５ｘによって未開口となるのを防止でき、これらのコンタクトホール３８ａ〜３８ｄに埋め込まれる第１〜第４導電性プラグ４０ａ〜４０ｄ（図１９参照）にコンタクト不良が発生するのを抑制することが可能となる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、
前記薄くされた部分の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記絶縁膜の前記肉厚部を薄くする工程は、該肉厚部以外の該絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンで覆われずに露出している前記肉厚部を選択的にエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記絶縁膜は、TEOSガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記レジストパターンを形成する工程は、
前記絶縁膜の上にポジ型フォトレジストを塗布する工程と、
前記ポジ型フォトレジストの上方に、前記半導体基板よりも平面サイズが小さな遮蔽板を置きながら、前記遮蔽板の上方から露光光を照らして、前記遮蔽板からはみ出た該露光光により前記ポジ型フォトレジストの前記周辺領域のみを露光する工程と、
前記ポジ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記レジストパターンを形成する工程は、
前記絶縁膜の上にネガ型フォトレジストを形成する工程と、
前記ネガ型フォトレジストの上方に、該ネガ型フォトレジストの前記中心領域に選択的に露光光を通す開口を備えた遮蔽板を置きながら、前記ネガ型フォトレジストの前記中心領域のみを選択的に露光する工程と、
前記ネガ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 前記レジストパターンを形成する工程は、
前記絶縁膜の上にフォトレジストを形成する工程と、
前記半導体基板を回転させながら、前記周辺領域におけるフォトレジストに溶剤を滴下することにより、前記周辺領域における前記フォトレジストを選択的に除去して前記レジストパターンとする工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記８） 前記絶縁膜は、前記半導体基板の周辺領域から中心領域に向かって膜厚が増大し、
前記レジストパターンは、前記周縁領域を覆う輪帯状の平面形状を有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記９） 前記レジストパターンを除去した後、前記肉厚部を薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記１０） 前記段差部を面取りする工程は、前記絶縁膜の上面をエッチングするか、或いは前記上面を研磨して行われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記肉厚部を薄くする工程の前又は後に、前記絶縁膜の上面を研磨する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１２） 前記肉厚部を薄くする工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
前記ホールを形成する工程において、前記キャップ絶縁膜にも該ホールを形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記キャップ絶縁膜の上に、還元性物質の侵入を防ぎ、且つ該キャップ絶縁膜よりも薄い保護絶縁膜を形成する工程を更に有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記絶縁膜を形成する工程の前に、前記半導体基板に不純物拡散領域を形成する工程を更に有し、
前記ホールを形成する工程において、前記不純物拡散領域の上に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記不純物拡散領域と電気的に接続することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１５） 前記絶縁膜を形成する工程の前に、前記半導体基板の上方に金属配線を形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記金属配線の上に該絶縁膜を形成し、
前記ホールを形成する工程において、前記金属配線の上の前記絶縁膜に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記金属配線と電気的に接続することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１６）下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１７） 半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成されたことを特徴とする半導体装置。
（付記１８） 前記絶縁膜の前記段差部が面取りされたことを特徴とする付記１７に記載の半導体装置。
（付記１９） 円形の半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記段差部が、前記半導体基板と同心円をなす円形であることを特徴とする半導体ウエハ構造。
（付記２０） 前記半導体基板に複数のチップ領域が画定され、
最外周の前記チップ領域と、これに隣接するチップ領域の少なくとも一つとが、前記段差部に重なることを特徴とする付記１９に記載の半導体ウエハ構造。
図１（ａ）、（ｂ）は、一般的な半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、一般的な半導体装置の製造途中の断面図（その２）である。 図３は、一般的な半導体装置の製造途中の断面図（その３）である。 図４は、第１絶縁膜の成膜直後の厚さの面内分布を示すグラフである。 図５は、CMPを行った後の第１絶縁膜の厚さの面内分布を示すグラフである。 図６（ａ）〜（ｃ）は、導電性プラグのSEMによる断面像である。 図７は、電気的な検査の結果を可視化して得られたウエハマップである。 図８は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板の拡大平面図である。 図９は、一辺の長さが１mm以下の極小チップが集積形成される場合のシリコン基板の拡大平面図である。 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図２３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図２５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図２６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図２７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図２８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図２９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２０）である。 図３０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２１）である。 図３１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２２）である。 図３２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２３）である。 図３３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２４）である。 図３４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２５）である。 図３５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２６）である。 図３６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２７）である。 図３７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２８）である。 図３８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２９）である。 図３９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３０）である。 図４０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３１）である。 図４１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３２）である。 図４２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３３）である。 図４３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３４）である。 図４４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３５）である。 図４５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３６）である。 図４６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３７）である。 図４７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３８）である。 図４８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３９）である。 図４９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４０）である。 図５０は、本発明の第１実施形態において、第１レジストパターンが形成された状態のシリコン基板の全体平面図である。 図５１は、本発明の第１実施形態において、第１レジストパターンを除去した後のシリコン基板の全体平面図である。 図５２は、本発明の第１実施形態に係る半導体ウエハ構造の拡大平面図である。 図５３は、図５２の場合よりも大きなチップ領域が画定される半導体ウエハ構造の拡大平面図である。 図５４は、本発明の第２実施形態の第１例で使用される露光装置の構成図である。 図５５は、本発明の第２実施形態の第２例で使用される露光装置の構成図である。 図５５は、本発明の第２実施形態の第３例においてレジストパターンを形成する方法について示す斜視図である。 図５７（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。 図５８（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図である。 図５９は、本発明の第４実施形態における第１レジストパターンの平面図である。
符号の説明
１０…シリコン基板、１１…素子分離絶縁膜、１２、１３…第１、第２pウェル、１４…ゲート絶縁膜、１５…ゲート電極、１６…配線、１７ａ〜１７ｃ…第１〜第３ソース／ドレインエクステンション、１８…絶縁性サイドウォール、１９ａ〜１９ｃ…第１〜第３ソース／ドレイン領域、２０…第１アルミナ膜、２２…高融点シリサイド層、２３…第１レジストパターン、２４…カバー絶縁膜、２５…第１絶縁膜、２５ｘ…肉厚部、２６…キャップ絶縁膜、２７…第１導電膜、２７ａ…下部電極、２８…強誘電体膜、２８ａ…キャパシタ誘電体膜、２９…第２導電膜、２９ａ…上部電極、３１…第２アルミナ膜、３３…第３アルミナ膜、３５…第２絶縁膜、３５ａ、３５ｂ…第１、第２ホール、３５ｘ…肉厚部、３６…第２レジストパターン、３７…第１フォトレジスト、３７ａ〜３７ｄ…第１〜第４窓、３７ｆ…第３レジストパターン３７ｆ、３８ａ〜３８ｄ…第１〜第４コンタクトホール、４０ａ〜４０ｄ…第１〜第４導電性プラグ、４０ｘ…導電性プラグ、４１…酸化防止絶縁膜、４３…第４レジストパターン、４３ａ、４３ｂ…第５、第６窓、４５…一層目金属配線、４６…第１キャパシタ保護絶縁膜、４７…第５レジストパターン、４８…第３絶縁膜、４８ａ…傷、４８ｘ…肉厚部、４９…キャップ絶縁膜、５０…第２キャパシタ保護絶縁膜、５１…第１カバー絶縁膜、５３…第２フォトレジスト、５３ｆ…第６レジストパターン、５３ａ…第７窓、５４ａ…第３ホール、５６…第１グルー膜、５７ａ…タングステン膜、５７…第５導電性プラグ、５８…二層目金属配線、６２…第４絶縁膜、６２ａ…傷、６３…キャップ絶縁膜、６４…第３保護絶縁膜、６５…第２カバー絶縁膜、６７ａ…第４ホール、６８…第７レジストパターン、６８ａ…第８窓、７０…第２グルー膜、７１ａ…タングステン膜、７２…三層目金属配線、７５…第１パッシベーション膜、７６…第２パッシベーション膜、７７…保護層、８７…第１レジストパターン、８７ａ〜８７ｄ…第１〜第４窓、８１…RAM部、８２…ロジック部、１００、１０５…露光装置、１０１…ステージ、１０２…遮蔽板、１０２ａ…開口、１０３…光源、１０６…スピンナー、１０７…有機溶剤、A〜C…段差部、Re…エッジカット領域、Rc…チップ領域、Rc(x)…最外周のチップ領域。

Claims (6)

  1. 半導体基板の上方に絶縁膜を形成する工程と、
    前記絶縁膜の上面全体をＣＭＰにより研磨する工程と、
    研磨された前記絶縁膜のうち、第１の領域にレジストパターンを形成する工程と、
    前記第１の領域よりも前記絶縁膜の膜厚が厚い第２の領域の前記絶縁膜を前記レジストパターンをマスクに用いて選択的にエッチングして薄くする工程と、
    前記第２の領域の前記絶縁膜を薄くする工程の後に、前記レジストパターンを除去する工程と、
    前記レジストパターンを除去する工程の後に、前記薄くされた部分の前記絶縁膜にホールを形成する工程と、
    前記ホール内に導電性プラグを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 研磨された前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
    前記レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁膜は、TEOSガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記レジストパターンを除去した後、前記第２の領域の前記絶縁膜をエッチングして薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記レジストパターンを除去する工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
    前記ホールを形成する工程において、前記キャップ絶縁膜にも前記ホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
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