JP3570354B2 - 半導体ウェーハ上への成膜方法及び半導体ウェーハ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳｉＧｅ膜等の薄膜を半導体デバイスの回路パターンが形成された表面に成膜する半導体ウェーハ上への成膜方法に関する。
【０００２】
【従来の技術】
半導体デバイスの製造プロセスでは、シリコンウェーハ等の半導体ウェーハ表面に半導体デバイスの回路パターンを形成し、さらにこの表面に種々の薄膜を形成する工程が採用されている。例えば、ベース層にＳｉＧｅ膜を用いたＢｉＣＭＯＳ回路を作製するために、シリコンウェーハ表面に熱酸化膜を形成し、該熱酸化膜を窓開けした回路パターンを形成した後、その上にベース層用のＳｉＧｅ膜を成膜する工程が採用される。
【０００３】
従来、上記ＳｉＧｅ膜の成膜方法は、まず、シリコンウェーハＷ上に、図３に示すように、半導体デバイスに供される領域Ｄ１に回路パターンＰ１を形成し、さらに、シリコンウェーハＷ表面に赤外線ランプにより赤外線照射を行って所定温度に加熱した状態で、シリコンウェーハＷの表面全体に、例えばＣＶＤ炉により、ＳｉＧｅ膜を成膜している。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の成膜技術では、以下のような課題が残されている。すなわち、上記従来の成膜方法によって、例えばＳｉＧｅ膜を成膜した場合、図４に示すように、ウェーハ外周付近のパターンからパターンの無い外周にわたって膜厚減少が著しくなる現象が生じていた。このため、外周付近の膜厚分布不良により半導体デバイスの歩留まりが悪化していた。特に、近年のウェーハの大口径化や低温プロセス化に伴って、周辺チップの歩留まりが全体の歩留まりに大きく影響するため、膜厚分布の改善が要望されていた。
【０００５】
本発明は、前述の課題に鑑みてなされたもので、回路パターンが形成された半導体ウェーハ上に、少ない膜厚ばらつきで薄膜を成膜することができる半導体ウェーハ上への成膜方法及び半導体ウェーハを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者らは、薄膜の成膜技術について研究を行い、種々の実験を行った結果、回路パターンが形成されたウェーハ上に成膜する場合、外周付近で膜厚が著しく減少する原因は、外周付近におけるパターンの有無による熱収差が異なるためであることを見出した。すなわち、図３に示すように、通常、シリコンウェーハＷは、円形状であり、この表面に長方形状である集積回路等の集合体を形成するため、幾何学的配置から、ウェーハ外周部には半導体デバイス用の回路パターンＰ１が形成されておらず、パターンの無い領域（非デバイス領域Ｄ２）が存在する。このパターンの有無によって、赤外線等の熱吸収量に差異が生じ、上述した膜厚の減少が生じたものと考えられる。
【０００７】
したがって、本発明は、この知見に基づいた技術であり、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体ウェーハ上への成膜方法は、半導体ウェーハの表面に半導体デバイスの回路パターンを形成し、その半導体ウェーハ上に薄膜を成膜する方法であって、
前記薄膜の成膜は、赤外線を含む光照射によって前記半導体ウェーハを加熱しながら熱ＣＶＤ法又は熱ＰＶＤ法により行う、膜厚に温度依存性がある反応律速プロセスであり、
前記回路パターンを形成する際に、前記半導体ウェーハ表面のうち半導体デバイスに供される領域に回路パターンを形成すると共に、半導体デバイスに供されるデバイス領域以外の非デバイス領域に、
前記薄膜の成膜時に、前記光照射加熱による前記デバイス領域と前記非デバイス領域とでの熱収差を低減するとともに前記デバイス領域と前記非デバイス領域とでの成膜温度を均一化するよう前記回路パターンと同じ又は別のパターンを形成することを特徴とする。
【０００８】
従来、半導体デバイスに供される領域以外の領域には、回路パターンが形成されていないため、回路パターンが形成されている半導体デバイスに供される領域（以下、デバイス領域と称す）よりも熱吸収量が小さく、温度が低くなってしまうが、本発明の半導体ウェーハ上への成膜方法では、半導体デバイスに供される領域以外の領域（以下、非デバイス領域と称す）に回路パターンと同じ又は別のパターンを形成するので、非デバイス領域において、パターンが形成されていない従来の場合よりも熱吸収量が向上し、その近傍におけるデバイス領域における膜厚の面内ばらつきを抑制することができる。特に、デバイス領域に形成される回路パターンと同じ又は類似や同程度の密度のパターンを非デバイス領域に形成すれば、非デバイス領域でも同様の熱吸収量が得られ、膜厚分布をより均一化させることができる。
【０００９】
また、本発明の半導体ウェーハ上への成膜方法は、前記薄膜の成膜として、赤外線を含む光照射によって前記半導体ウェーハを加熱しながら行うものに好適である。すなわち、光照射加熱、特に赤外線を含む光照射加熱では、パターンの有無によって熱吸収量が大きく異なるため、本発明のように、非デバイス領域にもパターンを形成すると、特に光照射加熱での熱収差を低減することができ、膜厚分布の均一化により効果を有する。
【００１０】
また、本発明の半導体ウェーハ上への成膜方法は、前記薄膜の成膜が熱ＣＶＤ法又は熱ＰＶＤ法により行なわれる場合に好適である。すなわち、熱ＣＶＤ法や熱ＰＶＤ法では、成膜温度に対して膜厚が依存し易いため、本発明のように、非デバイス領域にもパターンを形成すると、成膜温度の均一化により、膜厚分布の均一化に顕著な効果を奏する。
【００１１】
また、本発明の半導体ウェーハ上への成膜方法は、前記薄膜の成膜が反応律速プロセスである場合に好適である。すなわち、反応律速プロセスでは、膜厚に温度依存性があるため、本発明のように、非デバイス領域にもパターンを形成すると、成膜温度が均一化されて、膜厚分布の均一化に顕著な効果を奏する。
【００１２】
また、本発明の半導体ウェーハ上への成膜方法は、前記薄膜がＳｉ_{（１−ｘ）}Ｇｅ_ｘ膜（０＜ｘ≦０．５）であり、前記成膜が５００℃から８００℃の温度範囲で行われる場合に好適である。すなわち、Ｓｉ_{（１−ｘ）}Ｇｅ_ｘ膜を５００℃から８００℃の低温プロセスで成膜する場合、特に面内の膜厚分布は温度分布に依存するため、本発明のように、非デバイス領域にもパターンを形成すると、成膜温度が均一化されて、膜厚分布の均一化に顕著な効果を奏する。
【００１３】
本発明の半導体ウェーハは、表面に半導体デバイスの回路パターンが形成され、その上に薄膜が成膜された半導体ウェーハであって、上記本発明の半導体ウェーハ上への成膜方法により前記成膜が行われたことを特徴とする。
すなわち、本発明の半導体ウェーハでは、上記本発明の半導体ウェーハ上への成膜方法により薄膜が成膜されているので、非デバイス領域に近接したデバイス領域でも膜厚にばらつきが少なく、膜厚不良を抑制することができ、半導体デバイスの面内歩留まりを向上させることができる。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体ウェーハ上への成膜方法及び半導体ウェーハの一実施形態を、図１及び図２を参照しながら説明する。
【００１５】
本実施形態は、回路パターンＰ１を形成したシリコンウェーハ（半導体ウェーハ）Ｗ上にＳｉ_{（１−ｘ）}Ｇｅ_ｘ膜（０＜ｘ≦０．５）を成膜する方法であって、まず、シリコンウェーハＷ表面に熱酸化膜（ＳｉＯ_２）を所定膜厚形成する。そして、図１に示すように、シリコンウェーハＷ表面全体にパターンを形成する。このとき、デバイス領域Ｄ１には、例えばＢｉＣＭＯＳ回路におけるベース層用としてＳｉＧｅ膜を形成するために、熱酸化膜に窓開けをした回路パターンＰ１が形成される。また、同時に、非デバイス領域Ｄ２にも回路パターンＰ１と同様又は別のパターン（以下、犠牲パターンと称す）Ｐ２を形成する。
【００１６】
すなわち、予め回路パターンＰ１及び犠牲パターンＰ２に対応したパターンが設けられたマスクを用いて、フォトリソグラフィ技術によりシリコンウェーハＷ表面にレジストでパターンを形成し、さらにエッチングによってレジストの開口部分に露出した熱酸化膜を除去することにより、所定の領域に窓開けを行ってデバイス領域Ｄ１には回路パターンＰ１を形成すると共に非デバイス領域Ｄ２には犠牲パターンＰ２を形成する。
なお、本実施形態では、回路パターンＰ１と犠牲パターンＰ２とは同様のパターンとした。
【００１７】
次に、回路パターンＰ１及び犠牲パターンＰ２が形成されたシリコンウェーハＷ上に、減圧ＣＶＤ法（熱ＣＶＤ法）により、Ｓｉ_{（１−ｘ）}Ｇｅ_ｘ膜（０＜ｘ≦０．５）を５００℃から８００℃の温度範囲で成膜する。なお、この際、ランプ加熱によって赤外線を主とした光照射をシリコンウェーハＷ表面全体に行い、加熱をしている。例えば、水素ガスを希釈ガスとして用い、Ｓｉを含有する原料ガスとしてモノシラン（ＳｉＨ_４）及びＧｅを含有する原料ガスとしてゲルマン（ＧｅＨ_４）をソースガスとして用いた。
【００１８】
このときのシリコンウェーハＷにおけるＳｉＧｅ膜の膜厚分布を調べたところ、図２に示すように、従来の方法（図３、図４参照）に比べて、外周部における膜厚分布のばらつきが大幅に低減され、膜厚の面内均一性が向上していることがわかる。なお、従来の成膜方法では、膜厚分布（３σ）が１５．０％であったのに対し、本実施形態では、膜厚分布（３σ）５．１％を達成することができた。
【００１９】
このように本実施形態では、非デバイス領域Ｄ２に回路パターンＰ１と同じ又は別の犠牲パターンＰ２を形成するので、非デバイス領域Ｄ２において、パターンが形成されていない従来の場合よりも熱吸収量が向上し、その近傍におけるデバイス領域Ｄ１における膜厚の面内ばらつきを抑制することができる。
特に、減圧ＣＶＤ法によりＳｉ_{（１−ｘ）}Ｇｅ_ｘ膜（０＜ｘ≦０．５）を５００℃から８００℃の温度範囲で成膜する低温プロセスでは、膜厚分布の均一化に顕著な効果を奏することができ、ＳｉＧｅ膜を用いたＬＳＩ等（半導体デバイス）を外周部でも高歩留まりで作製可能なパターン付きシリコンウェーハを得ることができる。
【００２０】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、ＳｉＧｅ膜の成膜方法に本発明を適用したが、他の薄膜を成膜する方法に適用しても構わない。一例としては、反応律速プロセスの一つとして、ポリシリコン膜を成膜する方法に適用しても、膜厚分布の均一化に対して顕著な効果を奏することが可能である。
【００２１】
また、上記実施形態では、熱ＣＶＤ法を用いて成膜したが、熱ＰＶＤ法により成膜しても構わない。
また、上記実施形態では、非デバイス領域Ｄ２の犠牲パターンＰ２は、回路パターンＰ１と同じものを用いたが、回路パターンに類似や同程度の密度のパターンを採用しても構わない。
【００２２】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体ウェーハ上への成膜方法及び半導体ウェーハによれば、半導体デバイスに供される領域以外の領域に回路パターンと同じ又は別のパターンを形成するので、半導体デバイスに供される領域以外の領域において、パターンが形成されていない従来の場合よりも熱吸収量が向上し、その近傍におけるデバイス領域における膜厚の面内ばらつきを抑制することができ、半導体デバイスの面内歩留まりを向上させることができる。特に、ＳｉＧｅ層をベース層として用いたＢｉＣＭＯＳ回路のＬＳＩ等を、ウェーハ外周部においても高性能かつ安定した特性で得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体ウェーハ上への成膜方法及び半導体ウェーハの一実施形態において、パターンを形成したシリコンウェーハを模式的に示す平面図である。
【図２】本発明に係る半導体ウェーハ上への成膜方法及び半導体ウェーハの一実施形態において、ウェーハ中心からの距離に対する酸化膜上の膜厚分布を示すグラフである。
【図３】本発明に係る半導体ウェーハ上への成膜方法及び半導体ウェーハの従来例において、パターンを形成したシリコンウェーハを模式的に示す平面図である。
【図４】本発明に係る半導体ウェーハ上への成膜方法及び半導体ウェーハの従来例において、ウェーハ中心からの距離に対する酸化膜上の膜厚分布を示すグラフである。
【符号の説明】
Ｗ シリコンウェーハ（半導体ウェーハ）
Ｐ１ 回路パターン
Ｐ２ 犠牲パターン
Ｄ１ デバイス領域（半導体デバイスに供される領域）
Ｄ２ 非デバイス領域（半導体デバイスに供される領域以外の領域）

Claims (3)

1. 半導体ウェーハの表面に半導体デバイスの回路パターンを形成し、その半導体ウェーハ上に薄膜を成膜する方法であって、
   ベース層にＳｉＧｅ膜を用いたＢｉＣＭＯＳ回路を作製するために、前記半導体ウェーハ表面に熱酸化膜を形成し、該熱酸化膜を窓開けした前記回路パターンを形成した後、その上にベース層用のＳｉＧｅからなる前記薄膜を成膜する工程を有し、
   前記薄膜の成膜は、赤外線を含む光照射によって前記半導体ウェーハを加熱しながら熱ＣＶＤ法又は熱ＰＶＤ法により行う、膜厚に温度依存性がある反応律速プロセスであり、
   前記回路パターンを形成する際に、前記半導体ウェーハ表面のうち半導体デバイスに供される領域に回路パターンを形成すると共に、半導体デバイスに供されるデバイス領域以外の非デバイス領域に、
   前記薄膜の成膜時に、前記光照射加熱による前記デバイス領域と前記非デバイス領域とでの熱収差を低減するとともに前記デバイス領域と前記非デバイス領域とでの成膜温度を均一化するよう前記回路パターンと同じ又は別のパターンを形成することを特徴とする半導体ウェーハ上への成膜方法。
2. 請求項１に記載の半導体ウェーハ上への成膜方法において、
   前記薄膜は、Ｓｉ_{( 1 - x )} Ｇｅ_x 膜（０＜ｘ≦０．５）であり、
   前記成膜は、５００℃から８００℃の温度範囲で行われることを特徴とする半導体ウェーハ上への成膜方法。
3. 表面に半導体デバイスの回路パターンが形成され、その上に薄膜が成膜された半導体ウェーハであって、
   請求項１または２に記載の半導体ウェーハ上への成膜方法により前記成膜が行われたことを特徴とする半導体ウェーハ。

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