DE102017120846A1 - Interconnect-Struktur für Rippen-Feldeffekttransistor - Google Patents

Interconnect-Struktur für Rippen-Feldeffekttransistor Download PDF

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Abstract

Im vorliegenden Text werden Interconnect-Strukturen und entspreche Herstellungstechniken für Rippen-Feldeffekttransistoren (FinFETs) offenbart. Eine beispielhafte Interconnect-Struktur für einen FinFET enthält eine Gate-Knoten-Durchkontaktierung, die elektrisch mit einem Gate des FinFETs gekoppelt ist, eine Source-Knoten-Durchkontaktierung, die elektrisch mit einer Source des FinFETs gekoppelt ist, und eine Drain-Knoten-Durchkontaktierung, die elektrisch mit einem Drain des FinFETs gekoppelt ist. Ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Source-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierung, und ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Drain-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierung. Das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, und das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht. Damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung benötigt. Zum Beispiel stellen das Verkleinern der Rippen-Mittenabstände und das Vergrößern der Rippenhöhen in dem Maße, wie die Technologie der Rippen-Feldeffekttransistoren (FinFETs) in den Bereich der Strukturelement-Größen im Sub-Mikrometerbereich vordringt, erhebliche limitierende Faktoren für Multi-Layer-Interconnect (MLI)-Strukturelemente dar, die dafür verwendet werden, den Betrieb von FinFET-Bauelementen zu ermöglichen. Zum Beispiel weisen Interconnect-Strukturen, die derzeit in MLI-Strukturelementen höherentwickelter Technologieknoten hergestellt werden, einen suboptimal hohen Widerstand und eine schlechte Elektromigrationsleistung auf. Obgleich also die vorhandenen Interconnect-Strukturen und die entsprechenden Herstellungstechniken allgemein für ihre vorgesehenen Zwecke im Allgemeinen ausreichend waren, sind sie doch nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A ist eine vereinfachte schematische Draufsicht eines Rippen-Feldeffekttransistor (FinFET)-Bauelements, teilweise oder vollständig, das eine Interconnect-Struktur aufweist, welche die Leistung optimiert, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 1B ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie B-B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 1C ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie C-C gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 1D ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie D-D gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist eine andere schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie D-D gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 ist eine andere vereinfachte schematische Draufsicht des FinFET-Bauelements der 1A-1D, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4 ist eine weitere vereinfachte schematische Draufsicht des FinFET-Bauelements der 1A-1D, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5A ist eine andere schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie B-B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5B ist eine andere schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie C-C gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6A ist eine weitere schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie B-B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6B ist eine weitere schaubildhafte Querschnittsansicht des FinFET-Bauelements von 1A entlang der Linie C-C gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7A ist ein vereinfachtes Schaltbild einer FinFET-basierten NAND-Logikschaltung, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7B ist eine vereinfachte schematische Draufsicht einer Interconnect-Struktur, teilweise oder vollständig, der FinFET-basierten NAND-Logikschaltung von 7A gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 8A ist ein vereinfachtes Schaltbild einer FinFET-basierten NOR-Logikschaltung, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 8B ist eine vereinfachte schematische Draufsicht einer Interconnect-Struktur der FinFET-basierten NOR-Logikschaltung von 8A gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 9 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Interconnect-Struktur für ein FinFET-Bauelement gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft allgemein IC-Bauelemente, und betrifft insbesondere Interconnect-Strukturen für Rippen-Feldeffekttransistor (FinFET)-Bauelemente.
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor. Darüber hinaus kann die Ausbildung eines Strukturelements auf, in Verbindung mit, und/oder in Kopplung mit einem anderen Strukturelement in der folgenden vorliegenden Offenbarung Ausführungsformen enthalten, in denen die Strukturelemente in direktem Kontakt ausgebildet sind, kann aber auch Ausführungsformen enthalten, in denen weitere Strukturelemente ausgebildet sein können, die zwischen den Strukturelementen liegen, so dass die Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Außerdem werden räumlich relative Begriffe, wie zum Beispiel „unterer“, „oberer“, „horizontal“, „vertikal“, „darüber“, „über“, „darunter“, „unter“, „aufwärts“, „abwärts“, „oben“, „unten“ usw. sowie deren Ableitungen (zum Beispiel, „in horizontaler Richtung“, „in Abwärtsrichtung“, „in Aufwärtsrichtung“ usw.) zur Vereinfachung der vorliegenden Offenbarung in Bezug auf die Beziehung eines Strukturelements zu einem anderen Strukturelement verwendet. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements, das die Strukturelemente enthält, abdecken.
  • Für höherentwickelte Integrated Circuit (IC)-Technologieknoten sind FinFET-Bauelemente (auch als nicht-planare Transistoren bezeichnet) zu einem beliebten und vielversprechenden Kandidaten für leckverlustarme Hochleistungsanwendungen geworden, insbesondere für System-on-Chip (SoC)-Produkte. Ein FinFET-Bauelement hat einen höherliegenden Kanal, der auf mehr als einer Seite von einem Gate umgeben ist (zum Beispiel liegt das Gate um eine Oberseite und Seitenwände einer „Rippe“ aus Halbleitermaterial herum, das sich von einem Substrat erstreckt). Im Vergleich zu planaren Transistoren erlaubt eine solche Konfiguration eine bessere Steuerung des Kanals und verringert Kurzkanaleffekte drastisch (insbesondere durch die Reduzierung von Subschwellen-Leckverlusten (d. h. eine Kopplung zwischen einer Source und einem Drain des FinFET-Bauelements im „Aus-Zustand)). In dem Maße jedoch, wie sich die FinFET-Technologie in Richtung immer kleinerer Technologieknoten entwickelt, stellt das Verkleinern des Rippen-Mittenabstands zunehmend größere Herausforderungen in Bezug auf Multi-Layer-Interconnect (MLI)-Strukturelemente, die das Funktionieren der FinFET-Bauelemente ermöglichen. Zum Beispiel enthält ein MLI-Strukturelement verschiedene leitfähige Strukturelemente (zum Beispiel Bauelement-Ebenen-Kontakte, Durchkontaktierungen und/oder leitfähige Leitungen), die Bauelemente (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel Gate-Strukturen und/oder Source/Drain-Strukturelemente) eines FinFET-Bauelements elektrisch koppeln, so dass die verschiedenen Bauelemente und/oder Komponenten entsprechend den Bemessungsanforderungen funktionieren können. Gestaltet man das MLI-Strukturelement so kompakt, dass es in FinFET-Bauelemente integriert werden kann, die Mittenabstände und/oder Distanzen von höherentwickelten Technologieknoten haben, so verkleinert dies die Kontaktfläche zwischen den verschiedenen leitfähigen Strukturelementen des MLI-Strukturelements, wodurch der Kontaktwiderstand erhöht wird, den das MLI-Strukturelement aufweist. Es wurde beobachtet, dass der Kontaktwiderstand, der zwischen Durchkontaktierungen und darunterliegenden leitfähigen Strukturelementen (zum Beispiel Bauelement-Ebenen-Kontakten) und/oder darüberliegenden leitfähigen Strukturelementen (zum Beispiel leitfähigen Leitungen) auftritt, in dem Maße deutlich steigt, wie ein Mittenabstand (eine Distanz) zwischen Durchkontaktierungen so verkleinert wird, dass es den Anforderungen höherentwickelter Technologieknoten genügt. FinFET-Bauelemente reagieren besonders empfindlich auf solche Erhöhungen des Kontaktwiderstands von Durchkontaktierungen, welche die hohe Leistung von FinFET-Bauelementen erheblich verschlechtern können. Die vorliegende Offenbarung schlägt also verschiedene Interconnect-Strukturen (insbesondere verschiedene Durchkontaktierungskonfigurationen) vor, die es FinFET-Bauelementen ermöglichen, eine hohe Leistung beizubehalten, während die hohe Dichte erreicht wird, die für höherentwickelte Technologieknoten erforderlich ist.
  • 1A-1D sind fragmentarische schaubildhafte Ansichten eines FinFET-Bauelements 10, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere ist 1A eine vereinfachte schematische Draufsicht des FinFET-Bauelements 10 (zum Beispiel in einer x-y-Ebene); 1B ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements 10 entlang der Linie B-B von 1A (zum Beispiel in einer x-z-Ebene); 1C ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements 10 entlang der Linie C-C von 1A (zum Beispiel in einer x-z-Ebene); und 1D ist eine schaubildhafte Querschnittsansicht des FinFET-Bauelements 10 entlang der Linie D-D von 1A (zum Beispiel in einer x-z-Ebene). Das FinFET-Bauelement 10 ist allgemein jeder rippenbasierte Transistor, der in einem Mikroprozessor, einer Speicherzelle und/oder einem anderen IC-Bauelement enthalten sein kann. In einigen Implementierungen ist ein FinFET-Bauelement 10 ein Abschnitt eines IC-Chips, ein System-on-Chip (SoC) oder ein Abschnitt davon, der verschiedene passive und aktive mikroelektronische Bauelemente enthält, wie zum Beispiel Widerstände, Kondensatoren, Induktoren, Dioden, Feldeffekttransistoren vom p-Typ (PFETs), Feldeffekttransistoren vom n-Typ (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-(CMOS)-Transistoren, Bipolartransistoren (BJTs), lateral diffundierte MOS (LDMOS)-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, anderen zweckmäßige Komponenten, oder Kombinationen davon. 1A-1D wurden im Interesse der besseren Übersichtlichkeit vereinfacht, damit die erfinderischen Konzepte der vorliegenden Offenbarung besser verstanden werden können. Dem FinFET-Bauelement 10 können weitere Strukturelemente hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen des FinFET-Bauelements 10 ersetzt, modifiziert oder weggelassen werden.
  • Das FinFET-Bauelement 10 enthält ein Substrat (einen Wafer) 12. In der gezeigten Ausführungsform enthält das Substrat 12 Silizium. Alternativ oder zusätzlich enthält das Substrat 12 einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie zum Beispiel Silizium-Germanium (SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GalnAs, GalnP und/oder GalnAsP; oder Kombinationen davon. Alternativ ist das Substrat 12 eine Halbleiter-auf-Isolator-Substrat, wie zum Beispiel ein Silizium-auf-Isolator (SOI)-Substrat, ein Silizium-Germanium-auf-Isolator (SGOI)-Substrat, oder ein Germanium-auf-Isolator (GOI)-Substrat. Halbleiter-auf-Isolator-Substrate können unter Verwendung von Separation by Implantation of Oxygen (SIMOX), Wafer-Bondung und/oder andere zweckmäßige Verfahren hergestellt werden. In einigen Implementierungen enthält das Substrat 12 ein oder mehrere Gruppe III-V-Materialien. In einigen Implementierungen enthält das Substrat 12 ein oder mehrere Gruppe II-IV Materialien.
  • Das Substrat 12 enthält verschiedene dotierte Regionen, wie zum Beispiel eine dotierte Region 14 und eine dotierte Region 16, die gemäß den Bemessungsanforderungen des FinFET-Bauelements 10 konfiguriert sind. In einigen Implementierungen enthält das Substrat 12 vom p-Typ dotierte Regionen (zum Beispiel Mulden vom p-Typ), die mit Dotanden vom p-Typ dotiert sind, wie zum Beispiel Bor (zum Beispiel BF2), Indium, einen anderen Dotanden vom p-Typ, oder Kombinationen davon. In einigen Implementierungen enthält das Substrat 12 vom n-Typ dotierte Regionen (zum Beispiel vom Mulden n-Typ), die mit Dotanden vom n-Typ dotiert sind, wie zum Beispiel Phosphor, Arsen, einen anderen Dotanden vom n-Typ, oder Kombinationen davon. In einigen Implementierungen enthält das Substrat 12 dotierte Regionen, die mit einer Kombination aus Dotanden vom p-Typ und Dotanden vom n-Typ gebildet sind. In der gezeigten Ausführungsform ist die dotierte Region 14 für einen Metall-Oxid-Halbleiter (PMOS)-FinFET vom p-Typ 18A konfiguriert, wie zum Beispiel einen Pullup (PU)-FinFET, und die dotierte Region 16 ist für einen MOS (NMOS)-FinFET vom n-Typ 18B konfiguriert, wie zum Beispiel einen Pulldown (PD)-FinFET, dergestalt, dass das FinFET-Bauelement 10 einen CMOS-FinFET enthält. Zum Beispiel ist die dotierte Region 14 eine dotierte Region vom n-Typ, und die dotierte Region 16 ist eine dotierte Region vom p-Typ. Die verschiedenen dotierten Regionen können zum Beispiel direkt auf und/oder in dem Substrat 12 ausgebildet sein, so dass eine p-Mulden-Struktur, eine n-Mulden-Struktur, eine Dual-Mulden-Struktur, eine erhöhte Struktur, oder Kombinationen davon entstehen. Ein Ionenimplantationsprozess, ein Diffundierungsprozess und/oder ein anderer zweckmäßiger Dotierungsprozess können ausgeführt werden, um die verschiedenen dotierten Regionen zu bilden.
  • Das FinFET-Bauelement 10 enthält eine Rippe 20A, eine Rippe 20B, eine Rippe 20C und eine Rippe 20D (auch als aktive Rippenregionen bezeichnet), die über dem Substrat 12 angeordnet sind. In den 1A-1D enthält der FinFET 18A eine Rippe 20A und eine Rippe 20B, und der FinFET 18B enthält eine Rippe 20C und eine Rippe 20D (oder anders ausgedrückt: der PMOS-FinFET 18A und der FinFET 18B sind Mehrrippen-FinFETs, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, wo der FinFET 18A und/oder der FinFET 18B mehr oder weniger Rippen enthalten, wie zum Beispiel eine einzige Rippe). Die Rippen 20A-20D sind im Wesentlichen parallel zueinander ausgerichtet und haben jeweils eine Breite (w), die in einer x-Richtung definiert ist, eine Länge (1), die in einer y-Richtung definiert ist, und eine Höhe (h), die in einer z-Richtung definiert ist. In einigen Implementierungen beträgt die Höhe h etwa 10 nm bis etwa 200 nm, und die Breite w beträgt etwa 3 nm bis etwa 20 nm. Zum Beispiel beträgt in der gezeigten Ausführungsform die Höhe h etwa 20 nm bis etwa 65 nm, und die Breite w beträgt etwa 5 nm bis etwa 12 nm. Die benachbarten Rippen (wie zum Beispiel eine Rippe 20A und eine Rippe 20B) sind durch einen Raum S getrennt, wobei sich ein Mittenabstand P allgemein auf eine Summe einer Breite einer Rippe (wie zum Beispiel w) und einer Breite eines Raumes neben der Rippe (wie zum Beispiel S) bezieht (oder anders ausgedrückt: P = w + S). In einigen Implementierungen ist der Raum S schmaler als etwa 45 nm, dergestalt, dass der Mittenabstand P geringer ist als etwa 60 nm. Zum Beispiel beträgt der Raum S etwa 10 nm bis etwa 35 nm, und der Mittenabstand P beträgt etwa 15 nm bis etwa 50 nm. In einigen Implementierungen ist der Mittenabstand P ein Mindestmittenabstand, der jeweils zwischen Rippen durch einen Lithografieprozess für einen gegeben Technologieknoten erreichbar ist. Die vorliegende Offenbarung zieht Variationen in der Höhe, der Breite und der Länge der Rippen 20A-20D in Betracht, die durch Verarbeitung und Fertigung entstehen können. Zum Beispiel variiert in den 1A-1D eine Breite der Rippen 20A-20D von einem oberen Abschnitt der Rippen 20A-20D zu einem unteren Abschnitt der Rippen 20A-20D, wobei die Breite w einen Durchschnitt der variierenden Breiten darstellt. In der gezeigten Ausführungsform verjüngt sich die Breite von dem oberen Abschnitt der Rippen 20A-20D zu dem unteren Abschnitt der Rippen 20A-20D, dergestalt, dass eine durchschnittliche Breite des oberen Abschnitts geringer ist als eine durchschnittliche Breite des unteren Abschnitts. In einigen Implementierungen kann die Breite w von etwa 5 nm bis etwa 15 nm entlang Rippen 20A-20D variieren, je nachdem, wo die Breite w ist gemessen entlang die Höhe h der Rippen 20A-20D. In einigen Implementierungen variiert die Breite w der Rippen 20A-20D in Abhängigkeit von einer Position der Rippen 20A-20D relativ zueinander und/oder relativ zu anderen Strukturelementen des FinFET-Bauelements 10. Zum Beispiel kann eine Breite von mittigen Rippen größer sein als eine Breite von Randrippen. In einem anderen Beispiel ist alternativ eine Breite von mittigen Rippen geringer als eine Breite von Randrippen. In diesen beiden Implementierungen kann die Breite von Randrippen eine durchschnittliche Breite von Randrippen repräsentieren, und die Breite von mittigen Rippen kann eine durchschnittliche Breite von mittigen Rippen repräsentieren. In einigen Implementierungen ist eine Breite der Rippen des FinFETs 18A (hier der Rippen 20A, 20B) von einer Breite w der Rippen des FinFETs 18B (hier der Rippen 20C, 20D) verschiedenen. In einigen Implementierungen sind die Breiten nicht verjüngt, dergestalt, dass die Rippen 20A-20D im Wesentlichen die gleiche Breite entlang ihrer Höhe h haben.
  • Die Rippen 20A-20D haben jeweils eine Kanalregion, eine Source-Region und eine Drain-Region, die entlang ihrer Länge in der y-Richtung definiert sind, wobei die Kanalregion zwischen der Source-Region und der Drain-Region angeordnet ist (allgemein als Source/Drain-Regionen bezeichnet). Die Kanalregion enthält einen oberen Abschnitt, der zwischen Seitenwandabschnitten definiert ist, wobei der obere Abschnitt und die Seitenwandabschnitte eine Gate-Struktur (wie unten beschrieben) dergestalt in Eingriff nehmen, dass während des Betriebes des FinFET-Bauelements 10 Strom zwischen der Source-Region und der Drain-Region fließen kann. Die Source/Drain-Regionen enthalten außerdem obere Abschnitte, die zwischen Seitenwandabschnitten definiert sind. In einigen Implementierungen sind die Rippen 20A-20D ein Abschnitt des Substrats 12 (wie zum Beispiel ein Abschnitt einer Materialschicht des Substrats 12). Wenn zum Beispiel das Substrat 12 Silizium enthält, so enthalten die Rippen 20A-20D Silizium. Alternativ sind in einigen Implementierungen die Rippen 20A-20D in einer Materialschicht definiert, wie zum Beispiel einer oder mehreren Halbleitermaterialschichten, die über dem Substrat 12 liegen. Zum Beispiel können die Rippen 20A-20D einen Halbleiterschichtstapel enthalten, der verschiedene Halbleiterschichten (wie zum Beispiel eine Heterostruktur) aufweist, die über dem Substrat 12 angeordnet sind. Die Halbleiterschichten können beliebige zweckmäßige Halbleitermaterialien enthalten, wie zum Beispiel Silizium, Germanium, Silizium-Germanium, andere zweckmäßige Halbleitermaterialien, oder Kombinationen davon. Die Halbleiterschichten können in Abhängigkeit von den Bemessungsanforderungen des FinFET-Bauelements 10 gleiche oder verschiedene Materialien, Ätzraten, Bestandteils-Atomprozente, Bestandteils-Gewichtsprozente, Dicken und/oder Konfigurationen enthalten. In einigen Implementierungen enthält der Halbleiterschichtstapel abwechselnde Halbleiterschichten, wie zum Beispiel Halbleiterschichten, die aus einem ersten Material zusammengesetzt sind, und Halbleiterschichten, die aus einem zweiten Material zusammengesetzt sind. Zum Beispiel wechseln sich in dem Halbleiterschichtstapel Siliziumschichten und Silizium-Germanium-Schichten ab (zum Beispiel SiGe/Si/SiGe/Si/SiGe/Si von unten nach oben). In einigen Implementierungen enthält der Halbleiterschichtstapel Halbleiterschichten des gleichen Materials, aber mit abwechselnden Bestandteils-Atomprozenten, wie zum Beispiel Halbleiterschichten, die einen Bestandteil eines ersten Atomprozentsatzes aufweisen, und Halbleiterschichten, die einen Bestandteil eines zweiten Atomprozentsatzes aufweisen. Zum Beispiel enthält der Halbleiterschichtstapel Silizium-Germanium-Schichten, die abwechselnde Silizium- und/oder Germanium-Atomprozente aufweisen (zum Beispiel SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed von unten nach oben, wobei a und c andere Atomprozente von Silizium sind und b und d verschiedene Atomprozente von Germanium sind).
  • Die Rippen 20A-20D werden über dem Substrat 12 unter Verwendung eines beliebigen zweckmäßigen Prozesses ausgebildet. In einigen Implementierungen wird eine Kombination aus Abscheidungs-, Lithografie- und/oder Ätzprozessen ausgeführt, um die Rippen 20A-20D zu definieren, die sich von dem Substrat 12 erstrecken, wie in den 1A-1D veranschaulicht. Zum Beispiel enthält das Ausbilden der Rippen 20A-20D das Ausführen eines Lithografieprozesses, um eine strukturierte Resistschicht über dem Substrat 12 (oder eine Materialschicht, wie zum Beispiel eine Heterostruktur, die über dem Substrat 12 angeordnet ist) zu bilden, und das Ausführen eines Ätzprozesses zum Transferieren einer Struktur, die in der strukturierten Resistschicht definiert ist, zu dem Substrat 12 (oder der Materialschicht, wie zum Beispiel der Heterostruktur, die über dem Substrat 12 angeordnet ist). Der Lithografieprozess kann das Ausbilden einer Resistschicht auf dem Substrat 12 (zum Beispiel durch Aufschleudern), das Ausführen eines Brennprozesses vor dem Belichten, das Ausführen eines Belichtungsprozesses unter Verwendung einer Maske, das Ausführen eines Brennprozesses nach dem Belichten und das Ausführen eines Entwicklungsprozesses enthalten. Während des Belichtungsprozesses wird die Resistschicht einer Strahlungsenergie (wie zum Beispiel ultraviolettes (UV) Licht, tiefes UV (DUV)-Licht oder extremes UV (EUV)-Licht) ausgesetzt, wobei die Maske die Strahlung zu der Resistschicht in Abhängigkeit von einer Maskenstruktur der Maske und/oder dem Maskentyp (zum Beispiel Binärmaske, Phasenschiebemaske oder EUV-Maske) sperrt, durchlässt und/oder reflektiert, dergestalt, dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht auf Strahlungsenergie anspricht, verändern sich frei liegende Abschnitte der Resistschicht chemisch, und frei liegende (oder nicht-frei liegende) Abschnitte der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer in dem Entwicklungsprozesses verwendeten Entwicklungslösung aufgelöst. Nach der Entwicklung enthält die strukturierte Resistschicht eine Resiststruktur, die der Maske entspricht. Der Ätzprozess verwendet die strukturierte Resistschicht als eine Ätzmaske zum Entfernen von Abschnitten des Substrats 12 (oder einer Materialschicht, die über dem Substrat 12 angeordnet ist). Der Ätzprozess kann einen Trockenätzprozess (zum Beispiel einen reaktiven Ionenätz (RIE)-Prozess), einen Nassätzprozess, einen anderen zweckmäßigen Ätzprozess, oder Kombinationen davon enthalten. Nach dem Ätzprozess wird die strukturierte Resistschicht von dem Substrat 12 zum Beispiel durch einen Resistabziehprozess entfernt. Alternativ werden die Rippen 20A-20D durch einen mehrfachen Strukturierungsprozess ausgebildet, wie zum Beispiel einen Doppelstrukturierungs-Lithografie (DPL)-Prozess (zum Beispiel einen Lithografie-Ätz-Lithografie-Ätz (LELE)-Prozess, einen selbstausrichtenden Doppelstrukturierungs (SADP)-Prozess, einen Spacer-is-Dielectric (SID) SADP-Prozess, einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (zum Beispiel einen Lithografie-Ätz-Lithografie-Ätz-Lithografie-Ätz (LELELE)-Prozess, einen selbstausrichtenden Dreifachstrukturierungs (SATP)-Prozess, einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel einen selbstausrichtenden Vierfachstrukturierungs (SAQP)-Prozess), oder Kombinationen davon. In einigen Implementierungen werden Directed Self-Assembly (DSA)-Techniken während des Ausbildens der Rippen 20A-20D implementiert. Des Weiteren kann in einigen Implementierungen der Belichtungsprozess eine maskenlose Lithografie, ein Elektronenstrahl (E-Strahl)-Schreiben, ein Ionenstrahlschreiben und/oder eine Nanoimprint-Technologie zum Strukturieren der Resistschicht implementieren.
  • Ein oder mehrere Isolierungsstrukturelemente 22 werden über und/oder in dem Substrat 12 ausgebildet, um verschiedene Regionen, wie zum Beispiel verschiedene Bauelement-Regionen, von dem FinFET-Bauelement 10 zu isolieren. Zum Beispiel trennt und isoliert das Isolierungsstrukturelement 22 aktive Bauelement-Regionen und/oder passive Bauelement-Regionen voneinander, wie zum Beispiel den FinFET 18A und den FinFET 18B. Das Isolierungsstrukturelement 22 trennt und isoliert des Weiteren die Rippen 20A-20D voneinander. In der gezeigten Ausführungsform umgibt das Isolierungsstrukturelement 22 einen unteren Abschnitt der Rippen 20A-20D. Das Isolierungsstrukturelement 22 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes zweckmäßiges Isoliermaterial (einschließlich beispielsweise Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder eines anderen zweckmäßigen Isolierungsbestandteils), oder Kombinationen davon. Das Isolierungsstrukturelement 22 kann verschiedene Strukturen enthalten, wie zum Beispiel Shallow Trench Isolation (STI)-Strukturen, Deep Trench Isolation (DTI)-Strukturen und/oder Local Oxidation of Silicon (LOCOS)-Strukturen. In einigen Implementierungen können STI-Strukturelemente durch Ätzen eines Grabens in das Substrat 12 (zum Beispiel mittels eines Trockenätzprozesses und/oder Nassätzprozesses) und Füllen des Grabens mit Isolatormaterial (zum Beispiel mittels eines chemischen Aufdampfungsprozesses oder eines Spin-on-Glass-Prozesses) ausgebildet werden. Ein chemisch-mechanischer Polier (CMP)-Prozess kann zum Entfernen von überschüssigem Isolatormaterial und/oder zum Planarisieren einer Oberseite des Isolierungsstrukturelements 22 ausgeführt werden. In einigen Implementierungen können STI-Strukturelemente durch Abscheiden eines Isolatormaterials über dem Substrat 12 nach dem Ausbilden der Rippen 20A-20D (in einigen Implementierungen dergestalt, dass die Isolatormaterialschicht Lücken (Gräben) zwischen den Rippen 20A-20D füllt) und Zurückätzen der Isolatormaterialschicht, um das Isolierungsstrukturelement 22 zu bilden, ausgebildet werden. In einigen Implementierungen enthält das Isolierungsstrukturelement 22 eine Mehrschichtstruktur, die Gräben füllt, wie zum Beispiel eine dielektrische Volumenschicht, die über einer dielektrischen Auskleidungsschicht angeordnet ist, wobei die dielektrische Volumenschicht und die dielektrische Auskleidungsschicht Materialien in Abhängigkeit von den Bemessungsanforderungen enthalten (zum Beispiel eine dielektrische Volumenschicht, die Siliziumnitrid enthält, die über einer dielektrischen Auskleidungsschicht angeordnet ist, die thermisches Oxid enthält). In einigen Implementierungen enthält das Isolierungsstrukturelement 22 eine dielektrische Schicht, die über einer dotierten Auskleidungsschicht angeordnet ist (die zum Beispiel Borsilikatglas (BSG) oder Phosphosilikatglas (PSG) enthält).
  • Verschiedene Gate-Strukturen sind über den Rippen 20A-20D angeordnet, wie zum Beispiel eine Gate-Struktur 30A, eine Gate-Struktur 30B und eine Gate-Struktur 30C. Gate-Strukturen 30A-30C erstrecken sich entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Rippen 20A-20D). In der gezeigten Ausführungsform ist die Gate-Struktur 30A über der Kanalregionen der Rippen 20A-20D angeordnet. In einigen Implementierungen umhüllt die Gate-Struktur 30A die Kanalregionen der Rippen 20A-20D, wodurch die Source/Drain-Regionen der Rippen 20A-20D dazwischen angeordnet werden. Die Gate-Struktur 30A nimmt die Kanalregionen der Rippen 20A-20D dergestalt in Eingriff, dass während des Betriebes Strom zwischen den Source/Drain-Regionen der Rippen 20A-20D fließen kann. Des Weiteren ist in der gezeigten Ausführungsform die Gate-Struktur 30A eine aktive Gate-Struktur, während die Gate-Struktur 3B und die Gate-Struktur 30C Dummy-Gate-Strukturen sind. „Aktive Gate-Struktur“ meint allgemein eine elektrisch funktionale Gate-Struktur des FinFET-Bauelements 10, während „Dummy-Gate-Struktur“ allgemein eine elektrisch nicht-funktionale Gate-Struktur des FinFET-Bauelements 10 meint. In einigen Implementierungen imitiert eine Dummy-Gate-Struktur physische Eigenschaften einer aktiven Gate-Struktur, wie zum Beispiel physische Abmessungen der aktiven Gate-Struktur, funktioniert aber nicht (oder anders ausgedrückt: erlaubt keinen Stromfluss) in einem FinFET. In den 1A-1D umhüllen die Gate-Struktur 30B und die Gate-Struktur 30C Abschnitte der Rippen 20A-20D, die so positioniert sind, dass die Source-Region der Rippen 20A-20D zwischen der Gate-Struktur 30A und der Gate-Struktur 30B angeordnet ist und die Drain-Region der Rippen 20A-20D zwischen der Gate-Struktur 30A und der Gate-Struktur 30C angeordnet ist. In einigen Implementierungen ermöglichen die Gate-Struktur 30B und/oder die Gate-Struktur 30C eine im Wesentlichen gleichmäßige Verarbeitungsumgebung und ermöglichen zum Beispiel ein gleichmäßiges epitaxiales Materialwachstum in Source/Drain-Regionen der Rippen 20A-20D (zum Beispiel beim Ausbilden epitaxialer Source/Drain-Strukturelemente), gleichmäßige Ätzraten in Source/Drain-Regionen der Rippen 20A-20D (zum Beispiel beim Ausbilden von Source/Drain-Aussparungen) und/oder gleichmäßige, im Wesentlichen planare Oberflächen (zum Beispiel durch Reduzieren (oder Verhindern) CMP-induzierter Napfbildungseffekte).
  • Die Gate-Strukturen 30A-30C enthalten Gate-Stapel, die dafür konfiguriert sind, eine gewünschte Funktionalität gemäß Bemessungsanforderungen des FinFET-Bauelements 10 zu erreichen, dergestalt, dass die Gate-Strukturen 30A-30C die gleichen oder verschiedene Schichten und/oder Materialien enthalten. In einigen Implementierungen enthalten die Gate-Stapel ein Gate-Dielektrikum (zum Beispiel eine Gate-Dielektrikumschicht) und eine Gate-Elektrode (zum Beispiel eine Austrittsarbeitsschicht und eine leitfähige Volumen (oder Füll)-Schicht). Der Gate-Stapel kann zahlreiche weitere Schichten enthalten, zum Beispiel Kappschichten, Grenzflächenschichten, Diffundierungsschichten, Sperrschichten, Hartmaskenschichten, oder Kombinationen davon. In einigen Implementierungen ist die Gate-Dielektrikumschicht über einer Grenzflächenschicht angeordnet (die ein dielektrisches Material enthält, wie zum Beispiel Siliziumoxid), und die Gate-Elektrode ist über der Gate-Dielektrikumschicht angeordnet. Die Gate-Dielektrikumschicht enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, dielektrisches Material mit hohem k-Wert, ein anderes zweckmäßiges dielektrisches Material, oder Kombinationen davon. Zu Beispielen von dielektrischem Material mit hohem k-Wert gehören Hafniumdioxid (HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, andere zweckmäßige dielektrische Materialien mit hohem k-Wert, oder Kombinationen davon. In einigen Implementierungen ist die Gate-Dielektrikumschicht eine dielektrische Schicht mit hohem k-Wert. Die Gate-Elektrode enthält ein leitfähiges Material, wie zum Beispiel Polysilizium, Aluminium (Al), Kupfer (Cu), Titan (Ti), Tantal (Ta), Wolfram (W), Molybdän (Mo), Kobalt (Co), TaN, NiSi, CoSi, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, anderes leitfähiges Material, oder Kombinationen davon. In einigen Implementierungen ist die Austrittsarbeitsschicht eine leitfähige Schicht, die so abgestimmt ist, dass sie eine gewünschte Austrittsarbeit aufweist (wie zum Beispiel eine Austrittsarbeit vom n-Typ oder eine Austrittsarbeit vom p-Typ), und die leitfähige Volumenschicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht ausgebildet ist. In einigen Implementierungen enthält die Austrittsarbeitsschicht vom n-Typ Austrittsarbeitsmaterialien wie zum Beispiel Ti, Silber (Ag), TaAl, TaAlC, TiAIN, TaC, TaCN, TaSiN, Mangan (Mn), Zirkon (Zr), andere zweckmäßige Austrittsarbeitsmaterialien vom n-Typ, oder Kombinationen davon. In einigen Implementierungen enthält die Austrittsarbeitsschicht ein Austrittsarbeitsmaterial vom p-Typ, wie zum Beispiel TiN, TaN, Ruthenium (Ru), Mo, Al, WN, ZrSi2, MOSi2, TaSi2, NiSi2, WN, andere zweckmäßige Austrittsarbeitsmaterialien vom p-Typ, oder Kombinationen davon. Die leitfähige Volumenschicht enthält ein zweckmäßiges leitfähiges Material, wie zum Beispiel Al, W und/oder Cu. In einigen Implementierungen enthält die leitfähige Volumenschicht außerdem oder zusammen Polysilizium, Ti, Ta, Metalllegierungen, ein anderes zweckmäßiges Materialien, oder Kombinationen davon. In einigen Implementierungen, da die Gate-Strukturen 30A-30C sich über den FinFET 18A (der als ein PMOS konfiguriert ist) und den FinFET 18B (der als ein NMOS konfiguriert ist) erstrecken, haben die Gate-Strukturen 30A-30C verschiedene Schichten in Regionen, die dem FinFET 18A und dem FinFET 18B entsprechen. Zum Beispiel enthält in einigen Implementierungen die Gate-Struktur 30A eine Austrittsarbeitsschicht vom p-Typ in einer Region, die dem FinFET 18A entspricht, eine Austrittsarbeitsschicht vom n-Typ in einer Region, die dem FinFET 18B entspricht, und eine leitfähige Volumenschicht, die über der Austrittsarbeitsschicht vom p-Typ und der Austrittsarbeitsschicht vom n-Typ angeordnet ist.
  • Die Gate-Strukturen 30A-30C werden durch Abscheidungsprozesse, Lithografieprozesse, Ätzprozesse, andere zweckmäßige Prozesse, oder Kombinationen davon ausgebildet. Die Abscheidungsprozesse enthalten CVD, physikalisches Aufdampfen (PVD), Atomschichtabscheidung (ALD), Hochdichtes-Plasma-CVD (HDPCVD), Metall-organisches CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaverstärktes CVD (PECVD), Niederdruck-CVD (LPCVD), Atomschicht-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), Plattieren, andere zweckmäßige Verfahren, oder Kombinationen davon. Zu Lithografiestrukturierungsprozessen gehören Resistbeschichtung (zum Beispiel Aufschleudern), Weichbrennen, Maskenausrichtung, Belichten, Brennen nach dem Belichten, Entwickeln des Resists, Abspülen, Trocknen (zum Beispiel Hartbrennen), andere zweckmäßige Prozesse, oder Kombinationen davon. Alternativ wird der Lithografie-Belichtungsprozess durch andere Verfahren unterstützt, implementiert oder ersetzt, wie zum Beispiel maskenlose Lithografie, Elektronenstrahlschreiben oder Ionenstrahlschreiben. Zu Ätzprozessen gehören Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse, oder Kombinationen davon. Die Gate-Stapel werden gemäß einem Gate-Last-Prozess, einem Gate-First-Prozess oder einem hybriden Gate-Last/Gate-First-Prozess hergestellt. In Gate-Last-Prozess-Implementierungen enthalten eine oder mehrere der Gate-Strukturen 30A-30C Dummy-Gate-Stapel, die anschließend durch Metall-Gate-Stapel ersetzt werden. Die Dummy-Gate-Stapel enthalten zum Beispiel eine Grenzflächenschicht (die zum Beispiel Siliziumoxid enthält) und eine Dummy-Gate-Elektrodenschicht (die zum Beispiel Polysilizium enthält). In solchen Implementierungen wird die Dummy-Gate-Elektrodenschicht entfernt, wodurch Öffnungen (Gräben) gebildet werden, in denen die Metall-Gate-Stapel ausgebildet werden. In einigen Implementierungen wird der Dummy-Gate-Stapel der Gate-Struktur 30A durch einen Metall-Gate-Stapel ersetzt, während die Dummy-Gate-Stapel in der Gate-Struktur 3B und der Gate-Struktur 30C verbleiben. In einigen Implementierungen werden die Dummy-Gate-Stapel der Gate-Strukturen 30A-30C durch Metall-Gate-Stapel ersetzt.
  • In einigen Implementierungen enthalten die Gate-Strukturen 30A-30C des Weiteren Abstandshalter, die neben dem Gate-Stapel (zum Beispiel entlang der Seitenwände des Gate-Stapels) angeordnet sind. Die Gate-Abstandshalter werden durch einen beliebigen zweckmäßigen Prozess ausgebildet und enthalten ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes zweckmäßiges Material, oder Kombinationen davon enthalten (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbid). Zum Beispiel kann in der gezeigten Ausführungsform eine dielektrische Schicht, die Silizium und Stickstoff enthält, wie zum Beispiel eine Siliziumnitridschicht, über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um den Gate-Abstandshalter zu bilden. In einigen Implementierungen enthalten die Gate-Abstandshalter eine Mehrschichtstruktur, wie zum Beispiel eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Implementierungen können mehr als ein einziger Satz Abstandshalter, wie zum Beispiel Dichtungsabstandshalter, Versatzabstandshalter, Opferabstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, neben dem Metall-Gate-Stapel ausgebildet werden. In solchen Implementierungen können die verschiedenen Abstandshalter-Sätze Materialien enthalten, die verschiedene Ätzraten haben. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff enthält (zum Beispiel Siliziumoxid), über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um einen ersten Abstandshaltersatz neben dem Gate-Stapel zu bilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff enthält (zum Beispiel Siliziumnitrid), kann über dem Substrat 12 abgeschieden und anschließend anisotrop geätzt werden, um einen zweiten Abstandshaltersatz neben dem ersten Abstandshaltersatz zu bilden. Implantierungs-, Diffundierungs- und/oder Ausheilungsprozesse können ausgeführt werden, um schwach-dotierte Source- und Drain (LDD)-Strukturelemente und/oder stark-dotierte Source- und Drain (HDD)-Strukturelemente in dem Substrat 12 vor und/oder nach dem Ausbilden der Abstandshalter zu bilden.
  • Epitaxiale Source-Strukturelemente und epitaxiale Drain-Strukturelemente (als epitaxiale Source/Drain-Strukturelemente bezeichnet) werden über den Source/Drain-Regionen der Rippen 20A-20D angeordnet. Zum Beispiel wird ein Halbleitermaterial epitaxial auf den Rippen 20A-20D gezüchtet, wodurch epitaxiale Source/Drain-Strukturelemente 40A-40D entstehen. In einigen Implementierungen werden epitaxiale Source/Drain-Strukturelemente 40A-40D über den Source/Drain-Regionen der Rippen 20A-20D nach einem Rippenaussparungsprozess (zum Beispiel einem Rückätzprozess) ausgebildet, dergestalt, dass epitaxiale Source/Drain-Strukturelemente 40A-40D von ausgesparten Rippen 20A-20D ausgehend gezüchtet werden. In einigen Implementierungen umhüllen epitaxiale Source/Drain-Strukturelemente 40A-40D die Source/Drain-Regionen der Rippen 20A-20D. In solchen Implementierungen brauchen die Rippen 20A-20D keinem Rippenaussparungsprozess unterzogen zu werden. Die epitaxialen Source/Drain-Strukturelemente 40A-40D erstrecken sich (wachsen) seitlich entlang der x-Richtung (in einigen Implementierungen im Wesentlichen senkrecht zu den Rippen 20A-20D), dergestalt, dass die epitaxialen Source/Drain-Strukturelemente 40A-40D mit epitaxialen Source/Drain-Strukturelementen verschmelzen, die sich über mehr als eine Rippe erstrecken (zum Beispiel erstreckt sich das epitaxiale Source/Drain-Strukturelement 40A über eine Rippe 20A und eine Rippe 20B). Ein Epitaxie-Prozess kann CVD-Abscheidungstechniken (zum Beispiel Dampfphasen-Epitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahl-Epitaxie, andere zweckmäßige SEG-Prozesse, oder Kombinationen davon implementieren. Der Epitaxie-Prozess kann gasförmige und/oder flüssige vorläufige verwenden, die mit der Zusammensetzung des Substrats 12 interagieren. Die epitaxialen Source/Drain-Strukturelemente 40A-40D sind mit Dotanden vom n-Typ und/oder Dotanden vom p-Typ dotiert. In der gezeigten Ausführungsform, wo der FinFET 18A ein PMOS-FinFET ist (zum Beispiel einen p-Kanal hat), sind die epitaxialen Source/Drain-Strukturelemente 40A, 40C epitaxiale Schichten, die Silizium und/oder Germanium enthalten, wobei die Silizium-Germanium-haltigen epitaxialen Schichten mit Bor, Kohlenstoff, anderen Dotanden vom p-Typ, oder Kombinationen davon dotiert sind (zum Beispiel eine Si:Ge:B-Epitaxialschicht bilden). Des Weiteren sind in der gezeigten Ausführungsform, wo der FinFET 18B ein NMOS-FinFET-Bauelement ist (zum Beispiel einen n-Kanal hat), die epitaxialen Source/Drain-Strukturelemente 40B, 40D epitaxiale Schichten, die Silizium und/oder Kohlenstoff enthalten, wobei Silizium-haltige epitaxiale Schichten oder Silizium-Kohlenstoffhaltige epitaxiale Schichten mit Phosphor, Arsen, anderen Dotanden vom n-Typ, oder Kombinationen davon dotiert sind (zum Beispiel eine Si:P-Epitaxialschicht oder eine Si:C:P-Epitaxialschicht bilden). In einigen Implementierungen enthalten die epitaxialen Source/Drain-Strukturelemente 40A-40D Materialien und/oder Dotanden, die eine gewünschte Zugspannung und/oder Druckspannung in der Kanalregion erreichen. In einigen Implementierungen werden die epitaxialen Source/Drain-Strukturelemente 40A-40D während der Abscheidung durch Hinzufügen von Störatomen zu einem Source-Material des Epitaxie-Prozesses dotiert. In einigen Implementierungen werden die epitaxialen Source/Drain-Strukturelemente 40A-40D durch einen Ionenimplantierungsprozess im Anschluss an einen Abscheidungsprozess dotiert. In einigen Implementierungen werden Ausheilungsprozesse ausgeführt, um Dotanden in den epitaxialen Source/Drain-Strukturelementen 40A-40D und/oder anderen Source/Drain-Regionen des FinFET-Bauelements 10 zu aktivieren, wie zum Beispiel die HDD-Regionen und/oder LDD-Regionen (von denen beide nicht gezeigt sind).
  • Wie in den 1A-1D gezeigt, werden Silicidschichten auf den epitaxialen Source/Drain-Strukturelementen 40A-40D ausgebildet, wie zum Beispiel eine Silicidschicht 42A, eine Silicidschicht 42B, eine Silicidschicht 42C und eine Silicidschicht 42D. In einigen Implementierungen werden Silicidschichten 42A-42D durch Abscheiden einer Metallschicht über den epitaxialen Source/Drain-Strukturelementen 40A-40D ausgebildet. Die Metallschicht enthält jegliches Material, das zum Unterstützen der Silicidbildung zweckmäßig ist, wie zum Beispiel Nickel, Platin, Palladium, Vanadium, Titan, Kobalt, Tantal, Ytterbium, Zirkon, ein anderes zweckmäßiges Metall, oder Kombinationen davon. Das FinFET-Bauelement 10 wird dann erwärmt (zum Beispiel einem Ausheilungsprozess unterzogen), um zu veranlassen, dass Bestandteile der epitaxialen Source/Drain-Strukturelemente 40A-40D (zum Beispiel Silizium und/oder Germanium) mit dem Metall reagieren. Die Silicidschichten 40A-40D enthalten auf diese Weise Metall und einen Bestandteil der epitaxialen Source/Drain-Strukturelemente 40A-40D (zum Beispiel Silizium und/oder Germanium). In einigen Implementierungen enthalten die Silicidschichten 42A-42D Nickelsilicid, Titansilicid oder Kobaltsilicid. Jegliches nicht-reagierte Metall, wie zum Beispiel übrige Abschnitte der Metallschicht, wird selektiv durch einen beliebigen zweckmäßigen Prozess, wie zum Beispiel einen Ätzprozess, entfernt. In einigen Implementierungen werden die Silicidschichten 42A-42D und die epitaxialen Source/Drain-Strukturelemente 40A-40D zusammen als die die epitaxialen Source/Drain-Strukturelemente des FinFET-Bauelements 10 bezeichnet.
  • Ein Multilayer-Interconnect (MLI)-Strukturelement 50 wird über dem Substrat 12 angeordnet. Das MLI-Strukturelement 50 koppelt elektrisch verschiedene Bauelemente (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel die Gate-Strukturen und/oder Source/Drain-Strukturelemente) des FinFET-Bauelements 10 dergestalt, dass die verschiedenen Bauelemente und/oder Komponenten so arbeiten können, wie es durch die Bemessungsanforderungen des FinFET-Bauelements 10 vorgegeben ist. Das MLI-Strukturelement 50 enthält eine Kombination aus dielektrischen Schichten und leitfähigen Schichten, die dafür konfiguriert sind, verschiedene Interconnect-Strukturen zu bilden. Die leitfähigen Schichten sind dafür konfiguriert, vertikale Interconnect-Strukturelemente zu bilden, wie zum Beispiel Bauelement-Ebenen-Kontakte und/oder Durchkontaktierungen, und/oder horizontale Interconnect-Strukturelemente, wie zum Beispiel leitfähige Leitungen. Die vertikalen Interconnect-Strukturelemente verbinden in der Regel horizontale Interconnect-Strukturelemente in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Strukturelements 50. In einigen Implementierungen sind die Höhen der vertikalen Interconnect-Strukturelemente (hier entlang der z-Richtung) größer als die Höhen der horizontalen Interconnect-Strukturelemente. Während des Betriebes des FinFET-Bauelements 10 sind die Interconnect-Strukturen dafür konfiguriert, Signale zwischen den Bauelementen und/oder den Komponenten des FinFET-Bauelements 10 zu routen und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) zu den Bauelementen und/oder den Komponenten des FinFET-Bauelements 10 zu verteilen. Es ist anzumerken, dass zwar das MLI-Strukturelement 50 mit einer gegebenen Anzahl von dielektrischen Schichten und leitfähigen Schichten gezeigt ist, dass aber die vorliegende Offenbarung auch in Betracht zieht, dass das MLI-Strukturelement 50 mehr oder weniger dielektrische Schichten und/oder leitfähige Schichten aufweist.
  • Das MLI-Strukturelement 50 enthält eine oder mehrere dielektrische Schichten, wie zum Beispiel eine Zwischenschichtdielektrikum-Schicht 52 (ILD-o), die über dem Substrat 12 angeordnet ist, eine Zwischenschichtdielektrikum-Schicht 54 (ILD-1), die über der ILD-Schicht 52 angeordnet ist, eine Zwischenschichtdielektrikum-Schicht 56 (ILD-2), die über der ILD-Schicht 54 angeordnet ist, und eine Zwischenschichtdielektrikum-Schicht 58 (ILD-3), die über der ILD-Schicht 56 angeordnet ist. Die ILD-Schichten 52-58 enthalten ein dielektrisches Material, einschließlich beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, dielektrisches Material mit niedrigem k-Wert, ein anderes zweckmäßiges dielektrisches Material, oder Kombinationen davon. Zu beispielhaften dielektrischen Materialien mit niedrigem k-Wert gehören FSG, Kohlenstoff-dotiertes Siliziumoxid, Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, ein anderes dielektrisches Material mit niedrigem k-Wert, oder Kombinationen davon. In der gezeigten Ausführungsform sind die ILD-Schichten 52-58 dielektrische Schichten, die ein dielektrisches Material mit niedrigem k-Wert enthalten (allgemein als dielektrische Schichten mit niedrigem k-Wert bezeichnet), womit allgemein Materialien gemeint sind, deren Dielektrizitätskonstante (k) geringer als 3 ist. Zum Beispiel sind die ILD-Schichten 52-58 SiO2-Schichten. Die ILD-Schichten 52-58 können eine Mehrschichtstruktur enthalten, die mehrere dielektrische Materialien aufweist. Das MLI-Strukturelement 50 kann des Weiteren eine oder mehrere Kontakt-Ätzstoppschichten (CESLs) enthalten, die zwischen den ILD-Schichten 52-58 angeordnet, wie zum Beispiel eine CESL zwischen der ILD-Schicht 52 und der ILD-Schicht 54, eine CESL, die zwischen der ILD-Schicht 54 und der ILD-Schicht 56 angeordnet ist, und eine CESL, die zwischen der ILD-Schicht 56 und der ILD-Schicht 58 angeordnet ist. In einigen Implementierungen ist eine CESL zwischen dem Substrat 12 und/oder dem Isolierungsstrukturelement 22 und der ILD-Schicht 52 angeordnet. CESLs enthalten ein anderes Material als die ILD-Schichten 52-58, wie zum Beispiel ein dielektrisches Material, das ein anderes ist als das dielektrische Material der ILD-Schichten 52-58. Wenn zum Beispiel die ILD-Schichten 52-58 ein dielektrisches Material mit niedrigem k-Wert enthalten, so enthalten die CESLs Silizium und Stickstoff, wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid. Die ILD-Schichten 52-58 werden über dem Substrat 12 zum Beispiel durch einen Abscheidungsprozess ausgebildet (wie zum Beispiel CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere zweckmäßige Verfahren, oder Kombinationen davon). In einigen Implementierungen werden die ILD-Schichten 52-58 durch einen fließfähigen CVD (FCVD)-Prozess ausgebildet, der zum Beispiel das Abscheiden eines fließfähigen Materials (wie zum Beispiel einer flüssigen Verbindung) über dem Substrat 12 und das Umwandeln des fließfähigen Materials zu einem festen Material durch eine zweckmäßige Technik, wie zum Beispiel thermisches Ausheilen und/oder UV-Strahlungsbehandlung, enthält. Im Anschluss an die Abscheidung der ILD-Schichten 52-58 werden ein CMP-Prozess und/oder ein anderer Planarisierungsprozess dergestalt ausgeführt, dass die ILD-Schichten 52-58 im Wesentlichen planare Oberflächen haben.
  • Die Bauelement-Ebenen-Kontakte 60A-60D, Durchkontaktierungen 70A-70E und leitfähige Leitungen 80A-80F werden in den ILD-Schichten 52-58 angeordnet, um Interconnect-Strukturen zu bilden. Die Bauelement-Ebenen-Kontakte 60A-60D, die Durchkontaktierungen 70A-70E und die leitfähigen Leitungen 80A-80F haben Breiten, die in der x-Richtung definiert sind, Längen, die in der y-Richtung definiert sind, und Höhen, die in der z-Richtung definiert sind. In den 1A-1D erstrecken sich die Bauelement-Ebenen-Kontakte 60A-60D und die Durchkontaktierungen 70A-70E in einer Richtung im Wesentlichen senkrecht zu einer Richtung entlang der sich die Rippen 20A-20D erstrecken, während sich die leitfähigen Leitungen 80A-80F in einer Richtung im Wesentlichen parallel zu der Richtung erstrecken, entlang der sich die Rippen 20A-20D erstrecken. Jedoch zieht die vorliegende Offenbarung auch andere Ausrichtungen der Bauelement-Ebenen-Kontakte 60A-60D, der Durchkontaktierungen 70A-70E und/oder der leitfähigen Leitungen 80A-80F in Betracht.
  • Die Bauelement-Ebenen-Kontakte 60A-60D (auch als lokale Interconnect-Verbindungen oder lokale Kontakte bezeichnet) koppeln IC-Bauelement-Strukturelemente, wie zum Beispiel Strukturelemente des FinFETs 18A und des FinFETs 18B, elektrisch und/oder physisch mit den Durchkontaktierungen 70A-70E des MLI-Strukturelements 50. Zum Beispiel sind die Bauelement-Ebenen-Kontakte 60A-60D Metall-zu-Bauelement (MD)-Kontakte, womit allgemein Kontakte zu einer leitfähigen Region, wie zum Beispiel Source/Drain-Regionen, des FinFET-Bauelements 10 gemeint sind. In der gezeigten Ausführungsform sind ein Bauelement-Ebenen-Kontakt 60A und ein Bauelement-Ebenen-Kontakt 60B auf einem epitaxialen Source/Drain-Strukturelement 40A bzw. auf einem epitaxialen Source/Drain-Strukturelement 40B angeordnet, dergestalt, dass der Bauelement-Ebenen-Kontakt 60A und der Bauelement-Ebenen-Kontakt 60B physisch (oder direkt) die Drain-Regionen des FinFETs 18A und des FinFETs 18B mit der Durchkontaktierung 70A bzw. der Durchkontaktierung 70B verbinden. Des Weiteren sind in der gezeigten Ausführungsform der Bauelement-Ebenen-Kontakt 60C und der Bauelement-Ebenen-Kontakt 60D auf einem epitaxialen Source/Drain-Strukturelement 40C bzw. auf einem epitaxialen Source/Drain-Strukturelement 40D angeordnet, dergestalt, dass der Bauelement-Ebenen-Kontakt 60C und der Bauelement-Ebenen-Kontakt 60D physisch (oder direkt) die Source-Regionen des FinFETs 18A und des FinFETs 18B mit der Durchkontaktierung 70C bzw. der Durchkontaktierung 70D verbinden. Die Bauelement-Ebenen-Kontakte 60A, 60B können als Drain-Kontakte (CD) bezeichnet werden, und die Bauelement-Ebenen-Kontakte 60C, 60D können als Source-Kontakte (Cs) bezeichnet werden. Die Bauelement-Ebenen-Kontakte 60A-60D haben beliebige zweckmäßige Abmessungen in Abhängigkeit von den Bemessungsanforderungen des FinFET-Bauelements 10. In den 1A-1D sind die Breiten der Bauelement-Ebenen-Kontakte 60A-60D größer als die Längen der Bauelement-Ebenen-Kontakte 60A-60D. In einigen Implementierungen sind die Breiten und/oder die Längen der Source-Kontakte (hier die Bauelement-Ebenen-Kontakte 60C, 60D) größer als die Breiten und/oder die Längen der Drain-Kontakte (hier die Bauelement-Ebenen-Kontakte 60A, 60B). In einigen Implementierungen sind die Breiten und/oder die Längen der Drain-Kontakte größer als die Breiten und/oder die Längen der Source-Kontakte. In einigen Implementierungen haben die Drain-Kontakte die gleichen Abmessungen (wie zum Beispiel die Breiten, die Längen und/oder Höhen), und die Source-Kontakte haben die gleichen Abmessungen, aber die Abmessungen der Drain-Kontakte sind andere als die Abmessungen der Source-Kontakte. Die Bauelement-Ebenen-Kontakte 60A-60D erstrecken sich durch die ILD-Schicht 52 und/oder die ILD-Schicht 54, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, wo sich die Bauelement-Ebenen-Kontakte 60A-60D durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Strukturelements 50 erstrecken. In einigen Implementierungen sind die Bauelement-Ebenen-Kontakte 60A-60D leitfähige Middle-End-of-Line (MEOL)-Strukturelemente, die leitfähige Front-End-of-Line (FEOL)-Strukturelemente (zum Beispiel die Gate-Struktur 30A und/oder die epitaxialen Source/Drain-Strukturelemente 40A-40D) mit leitfähigen Back-End-of-Line (BEOL)-Strukturelementen (zum Beispiel den Durchkontaktierungen 70A-70E) verbinden, wodurch die leitfähigen FEOL-Strukturelemente elektrisch und/oder physisch mit leitfähigen BEOL-Strukturelementen gekoppelt werden.
  • Die Durchkontaktierungen 70A-70D koppeln leitfähige Strukturelemente des MLI-Strukturelements 50 elektrisch und/oder physisch miteinander. Zum Beispiel ist die Durchkontaktierung 70A an dem Bauelement-Ebenen-Kontakt 60A dergestalt angeordnet, dass die Durchkontaktierung 70A physisch (oder direkt) den Bauelement-Ebenen-Kontakt 60A mit der leitfähigen Leitung 80B verbindet; die Durchkontaktierung 70B ist an dem Bauelement-Ebenen-Kontakt 60B dergestalt angeordnet, dass die Durchkontaktierung 70B physisch (oder direkt) den Bauelement-Ebenen-Kontakt 60B mit der leitfähigen Leitung 80E verbindet; die Durchkontaktierung 70C ist an dem Bauelement-Ebenen-Kontakt 60C dergestalt angeordnet, dass die Durchkontaktierung 70C physisch (oder direkt) den Bauelement-Ebenen-Kontakt 60C mit der leitfähigen Leitung 80A verbindet (die elektrisch mit einer Versorgungsspannung (VDD) gekoppelt ist (in einigen Implementierungen in Abhängigkeit von den Bemessungsanforderungen als eine positive Versorgungsspannung konfiguriert)); und die Durchkontaktierung 70D ist an dem Bauelement-Ebenen-Kontakt 60D dergestalt angeordnet, dass die Durchkontaktierung 70D physisch (oder direkt) den Bauelement-Ebenen-Kontakt 60D mit der leitfähigen Leitung 80F verbindet (die elektrisch mit einer Versorgungsspannung (Vss) gekoppelt ist (in einigen Implementierungen als eine negative Versorgungsspannung und/oder Erde konfiguriert)). Die Durchkontaktierungen 70A, 70B koppeln die Drain-Regionen des FinFETs 18A bzw. des FinFETs 18B elektrisch mit den leitfähigen Leitungen 80A-80F (zusammen als eine Metall-eins (M1)-Schicht bezeichnet) des MLI-Strukturelements 50 (und werden darum als Drain-Knoten-Durchkontaktierungen (VD) bezeichnet); und die Durchkontaktierungen 70C, 70D koppeln elektrisch die Source-Regionen des FinFETs 18A bzw. des FinFETs 18B mit der M1-Schicht des MLI-Strukturelements 50 (und werden darum als Source-Knoten-Durchkontaktierungen (Vs) bezeichnet). Die Durchkontaktierungen 70A-70D erstrecken sich durch die ILD-Schicht 54, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, wo sich die Durchkontaktierungen 70A-70D durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Strukturelements 50 erstrecken. In einigen Implementierungen sind die Durchkontaktierungen 70A-70D leitfähige BEOL-Strukturelemente, welche die leitfähigen MEOL-Strukturelemente (zum Beispiel die Bauelement-Ebenen-Kontakte 60A-60D) mit leitfähigen BEOL-Strukturelementen (zum Beispiel leitfähigen Leitungen 80A-80F) verbinden, wodurch die leitfähigen MEOL-Strukturelemente elektrisch und/oder physisch mit den leitfähigen BEOL-Strukturelementen gekoppelt werden. In einigen Implementierungen enthält das MLI-Strukturelement 50 des Weiteren Durchkontaktierungen, die leitfähige BEOL-Strukturelemente sind, die leitfähige BEOL-Strukturelemente in verschiedenen ILD-Schichten miteinander verbinden, wie zum Beispiel die leitfähigen Leitungen 80A-80F (oder anders ausgedrückt: die M1-Schicht) mit den leitfähigen Leitungen, die in anderen ILD-Schichten angeordnet sind (wie zum Beispiel einer Metall-zwei (M2)-Schicht des MLI-Strukturelements 50, nicht gezeigt), die über den ILD-Schichten 52- 58 liegen, wodurch leitfähige BEOL-Strukturelemente des FinFET-Bauelements 10 elektrisch und/oder physisch gekoppelt werden.
  • Das MLI-Strukturelement 50 enthält des Weiteren die Durchkontaktierung 70E, die ein IC-Bauelement-Strukturelement elektrisch und/oder physisch mit einem leitfähigen Strukturelement des MLI-Strukturelements 50 koppelt. In 1D ist die Durchkontaktierung 70E auf der Gate-Struktur 30A dergestalt angeordnet, dass die Durchkontaktierung 70E die Gate-Struktur 30A physisch (oder direkt) mit der leitfähigen Leitung 80D verbindet. Die Durchkontaktierung 70E erstreckt sich durch die ILD-Schicht 52, die ILD-Schicht 54 und die ILD-Schicht 56, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, wo sich die Durchkontaktierung 70E durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Strukturelements 50 erstreckt. In solchen Implementierungen ist die Durchkontaktierung 70E physisch und elektrisch mit der Gate-Struktur 30A gekoppelt. In alternativen Implementierungen, wie zum Beispiel in 2 gezeigt, enthält das MLI-Strukturelement 50 des Weiteren einen Bauelement-Ebenen-Kontakt 60E, der elektrisch und/oder physisch die Gate-Struktur 30A mit der Durchkontaktierung 70E koppelt. Zum Beispiel ist der Bauelement-Ebenen-Kontakt 60E auf der Gate-Struktur 30A dergestalt angeordnet, dass der Bauelement-Ebenen-Kontakt 60E die Gate-Struktur 30A physisch (oder direkt) mit der Durchkontaktierung 70E verbindet und die Durchkontaktierung 70E den Bauelement-Ebenen-Kontakt 60E physisch (oder direkt) mit der leitfähigen Leitung 80D verbindet. Der Bauelement-Ebenen-Kontakt 60E wird darum als ein Gate-Kontakt (CG) oder Metall-zu-Poly (MP)-Kontakt bezeichnet, womit allgemein ein Kontakt mit einer Gate-Struktur gemeint ist, wie zum Beispiel eine Poly-Gate-Struktur oder eine Metall-Gate-Struktur. In solchen Implementierungen erstreckt sich der Bauelement-Ebenen-Kontakt 60E durch die ILD-Schicht 52 und die ILD-Schicht 54, und die Durchkontaktierung 70E erstreckt sich durch die ILD-Schicht 56, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, wo der Bauelement-Ebenen-Kontakt 60E und/oder die Durchkontaktierung 70E sich durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Strukturelements 50 erstrecken. In den in 1D und in 2 gezeigten Implementierungen koppelt die Durchkontaktierung 70E ein Gate des FinFETs 18A und ein Gate des FinFETs 18B elektrisch mit der M1-Schicht (mindestens einer der leitfähigen Leitungen 80A-80F) des MLI-Strukturelements 50 (und wird darum als Gate-Knoten-Durchkontaktierung (VG) bezeichnet).
  • Wir wenden uns erneut den 1A-1D zu. Die Abmessungen der Durchkontaktierungen 70A-70E sind dafür konfiguriert, es dem FinFET-Bauelement 10 zu ermöglichen, sowohl eine hohe Dichte (oder anders ausgedrückt: den Mindestmittenabstand/Distanz) zu erreichen als auch den hohen Leistungsanforderungen der immer kleiner werdenden IC-Technologieknoten zu genügen. Insbesondere haben die Durchkontaktierungen 70A-70E jeweils ein Durchkontaktierungs-Abmessungsverhältnis, das als ein Verhältnis zwischen einem Wert einer jeweils längsten Abmessung (oder Seite) der Durchkontaktierungen 70A-70E zu einem Wert einer jeweils kürzesten Abmessung (oder Seite) der Durchkontaktierungen 70A-70E definiert ist (somit ist das Durchkontaktierungs-Abmessungsverhältnis = längste Abmessung/kürzeste Abmessung). Zum Beispiel haben die Source-Knoten-Durchkontaktierungen, wie zum Beispiel die Durchkontaktierung 70C und die Durchkontaktierung 70D, jeweils eine längste Abmessung (in der gezeigten Ausführungsform X1, was eine Breite (W1) der Durchkontaktierungen 70C, 70D darstellt, die sich in der x-Richtung erstreckt) und eine kürzeste Abmessung (in der gezeigten Ausführungsform Y1, was eine Länge (L1) der Durchkontaktierungen 70C, 70D darstellt, die sich in der y-Richtung erstreckt), wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis der längsten Abmessung zu der kürzesten Abmessung größer als 2 ist (oder anders ausgedrückt: X1/Y1 > 2 und/oder W1/L1 > 2). In einigen Implementierungen beträgt X1 etwa 15 nm bis etwa 150 nm, und Y1 beträgt etwa 5 nm bis etwa 40 nm. Des Weiteren haben die Drain-Knoten-Durchkontaktierungen, wie zum Beispiel die Durchkontaktierung 70A und die Durchkontaktierung 70B, jeweils eine längste Abmessung (in der gezeigten Ausführungsform X2, was eine Breite (W2) der Durchkontaktierungen 70A, 70B darstellt, die sich in der x-Richtung erstreckt) und eine kürzesten Abmessung (in der gezeigten Ausführungsform Y2, was die Länge (L2) der Durchkontaktierungen 70A, 70B darstellt, die sich in der y-Richtung erstreckt), wobei ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis der längsten Abmessung zu der kürzesten Abmessung etwa 0,8 bis etwa 1,2 beträgt (oder anders ausgedrückt: 1,2 > X2/Y2 > 0,8 und/oder 1,2 > W2/L2 > 0,8). In einigen Implementierungen ist die längste Abmessung im Wesentlichen gleich der kürzesten Abmessung. In einigen Implementierungen beträgt X2 etwa 5 nm bis etwa 40 nm, und Y2 beträgt etwa 5 nm bis etwa 40 nm. Die Source-Knoten-Durchkontaktierungen haben somit ein größeres Durchkontaktierungs-Abmessungsverhältnis als die Drain-Knoten-Durchkontaktierungen, wobei die Source-Knoten-Durchkontaktierungen rechteckig sind und die Drain-Knoten-Durchkontaktierungen kreisförmig sind. Eine solche Konfiguration vergrößert eine Kontaktfläche zwischen den Source-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 70C, 70D) und den Bauelement-Ebenen-Kontakten 60C, 60D und minimiert eine Kontaktfläche zwischen den Drain-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 70A, 70B) und den Bauelement-Ebenen-Kontakten 60A, 60B, wodurch ein Kontaktwiderstand verringert wird, den die Source-Knoten-Durchkontaktierungen aufweisen, während eine Kapazität an den Drain-Knoten-Durchkontaktierungen verringert wird. Da Source-Knoten oft mit Versorgungsspannungen, wie zum Beispiel VDD oder Vss, verbunden sind und Drain-Knoten oft als Ausgangsknoten konfiguriert sind (in einigen Implementierungen eine Spannung ausgeben, die eine logische Eins (1) oder eine logische (o) anzeigt), verbessert das Minimieren (oder Beseitigen) des Widerstands an den Source-Knoten während des Betriebes die Bauelementströme (I), während gleichzeitig das Minimieren (oder Beseitigen) der Kapazität an den Drain-Knoten Bauelementgeschwindigkeit (I/C) verbessert. Durch Implementieren der im vorliegenden Text beschriebenen Interconnect-Strukturen erfüllt das FinFET-Bauelement 10 auf diese Weise sowohl die Anforderungen nach hoher Dichte als auch nach hoher Leistung für höherentwickelte Technologieknoten, insbesondere für Hochgeschwindigkeits-SoC-Anwendungen. Verschiedene Ausführungsformen können verschiedene Vorteile haben, und kein spezieller Vorteil ist unbedingt bei jeder Ausführungsform erforderlich.
  • Des Weiteren haben in der gezeigten Ausführungsform Gate-Knoten-Durchkontaktierungen, wie zum Beispiel die Durchkontaktierung 70E, jeweils eine längste Abmessung (in der gezeigten Ausführungsform X3, was eine Breite (W3) der Durchkontaktierung 70E darstellt, die sich in der x-Richtung erstreckt) und eine kürzeste Abmessung (in der gezeigten Ausführungsform Y3, was die Länge (L3) der Durchkontaktierung 70E darstellt, die sich in der y-Richtung erstreckt), wobei ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis der längsten Abmessung zu der kürzesten Abmessung etwa 0,8 bis etwa 1,2 beträgt (oder anders ausgedrückt: 1,2 > X3/Y3 > 0,8 und/oder 1,2 > W3/L3 > 0,8). In einigen Implementierungen ist die längste Abmessung im Wesentlichen gleich der kürzesten Abmessung. In einigen Implementierungen beträgt X3 etwa 4 nm bis etwa 35 nm, und Y3 beträgt etwa 4 nm bis etwa 35 nm. Die Gate-Knoten-Durchkontaktierungen sind darum kreisförmig, ähnlich den Drain-Knoten-Durchkontaktierungen (den Durchkontaktierungen 70A, 70B). Jedoch ist bei den Drain-Knoten-Durchkontaktierungen mindestens eine Abmessung, wie zum Beispiel die längste Abmessung und/oder die kürzeste Abmessung, größer als die Gate-Knoten-Durchkontaktierungen (oder anders ausgedrückt: X2 > X3 und/oder Y2 > Y3). Zum Beispiel haben die Durchkontaktierungen 70A, 70B Breiten und/oder Längen, die größer sind als die Breite und/oder die Länge der Durchkontaktierung 70E. Das Minimieren einer Größe der Gate-Knoten-Durchkontaktierungen (wie zum Beispiel das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis oder Abmessungen der Gate-Knoten-Durchkontaktierungen) relativ zu einer Größe der Drain-Knoten-Durchkontaktierungen und/oder der Source-Knoten-Durchkontaktierungen (wie zum Beispiel das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis, das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis, Abmessungen der Drain-Knoten-Durchkontaktierungen und/oder Abmessungen der Source-Knoten-Durchkontaktierungen) vergrößert die Beabstandung zwischen benachbarten Durchkontaktierungen, wodurch eine höhere Dichte der MLI-Strukturelemente ermöglicht wird und die Isolierungsmargen von Durchkontaktierung zu Durchkontaktierung verbessert werden. Des Weiteren haben in der gezeigten Ausführungsform die Source-Knoten-Durchkontaktierungen mindestens eine Abmessung, wie zum Beispiel die längste Abmessung und/oder die kürzeste Abmessung, die größer ist als die Drain-Knoten-Durchkontaktierungen (oder anders ausgedrückt: X1 > X2 und/oder Y1 > Y2). Zum Beispiel haben die Durchkontaktierungen 70C, 70D Breiten und/oder Längen, die größer sind als die Breiten und/oder die Längen der Durchkontaktierungen 70A, 70B. In einigen Implementierungen haben die Durchkontaktierungen 70A-70E eine Höhe, die etwa 5 nm bis etwa 70 nm beträgt. Es ist anzumerken, dass sich in der gezeigten Ausführungsform die längsten Abmessungen der Source-Knoten-Durchkontaktierungen, der Drain-Knoten-Durchkontaktierungen und der Gate-Knoten-Durchkontaktierungen jeweils in einer ersten Richtung (hier der x-Richtung) erstrecken, während die kürzesten Abmessungen der Source-Knoten-Durchkontaktierungen, der Drain-Knoten-Durchkontaktierungen und der Gate-Knoten-Durchkontaktierungen sich jeweils in einer zweiten Richtung erstrecken, das im Wesentlichen senkrecht zu der ersten Richtung (hier der y-Richtung) verläuft. Jedoch zieht die vorliegende Offenbarung auch Ausführungsformen in Betracht, wo die zweite Richtung nicht im Wesentlichen senkrecht zu der ersten Richtung verläuft. Die vorliegende Offenbarung zieht des Weiteren auch Ausführungsformen in Betracht, wo die Source-Knoten-Durchkontaktierungen, die Drain-Knoten-Durchkontaktierungen und/oder die Gate-Knoten-Durchkontaktierungen längste Abmessungen und/oder kürzeste Abmessungen haben, die sich in verschiedene Richtungen erstrecken. Zum Beispiel können sich die längsten Abmessungen und/oder die kürzesten Abmessungen der Source-Knoten-Durchkontaktierungen, der Drain-Knoten-Durchkontaktierungen und der Gate-Knoten-Durchkontaktierungen in drei verschiedenen Richtungen erstrecken.
  • Das FinFET-Bauelement 10 ist also mit einer Interconnect-Struktur versehen, die eine Durchkontaktierungskonfiguration hat, welche Leistung erhöht. Zum Beispiel enthält das FinFET-Bauelement 10 eine Interconnect-Struktur, die fünf benachbarte Durchkontaktierungen aufweist: zwei Source-Knoten-Durchkontaktierungen (Durchkontaktierungen 70C, 70D), zwei Drain-Knoten-Durchkontaktierungen (Durchkontaktierungen 70A, 70B) und eine Gate-Knoten-Durchkontaktierung (Durchkontaktierung 70E), die durch den FinFET 18A und den FinFET 18B gemeinsam genutzt werden, wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Des Weiteren enthalten der FinFET 18A und der FinFET 18B jeder eine Interconnect-Struktur, die drei benachbarte Durchkontaktierungen aufweist: eine Source-Knoten-Durchkontaktierung (die Durchkontaktierung 70C oder die Durchkontaktierung 70D), eine Drain-Knoten-Durchkontaktierung (die Durchkontaktierung 70A oder die Durchkontaktierung 70B), und eine Gate-Knoten-Durchkontaktierung (die Durchkontaktierung 70E), wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen hat mindestens einer der Source-Bauelement-Ebenen-Kontakte (hier die Bauelement-Ebenen-Kontakte 60C, 60D) ein Bauelement-Ebenen-Source-Kontakt-Verhältnis, das als ein Verhältnis zwischen einem Wert einer jeweiligen längsten Abmessung (oder Seite) der Source-Bauelement-Ebenen-Kontakte zu einem Wert einer jeweiligen kürzesten Abmessung (oder Seite) der Source-Bauelement-Ebenen-Kontakte definiert ist (somit ist das Bauelement-Ebenen-Source-Kontakt-Verhältnis = längste Abmessung/kürzeste Abmessung), wobei das Bauelement-Ebenen-Source-Kontakt-Verhältnis größer ist als das Source-Knoten-Durchkontaktierungskontakt-Verhältnis. Zum Beispiel haben in 3 die Bauelement-Ebenen-Kontakte 60C, 60D eine längste Abmessung (in der gezeigten Ausführungsform X4, was eine Breite (W4) der Bauelement-Ebenen-Kontakte 60C, 60D darstellt, die sich in der x-Richtung erstreckt) und eine kürzeste Abmessung (in der gezeigten Ausführungsform Y4, was die Länge (L3) der Bauelement-Ebenen-Kontakte 60C, 60D darstellt, die sich in der y-Richtung erstreckt), wobei ein Bauelement-Ebenen-Source-Kontakt-Abmessungsverhältnis der längsten Abmessung zu der kürzesten Abmessung größer ist als 3 (oder anders ausgedrückt: X4/Y4 > 3 und/oder W4/L4 > 3). In solchen Implementierungen sind darum die Bauelement-Ebenen-Kontakte 60C, 60D rechteckig, ähnlich den Durchkontaktierungen 70C, 70D, mit Ausnahme der Bauelement-Ebenen-Kontakte 60C, 60D, die jeweils ein größeres Abmessungsverhältnis haben als die Durchkontaktierungen 7C, 70D. Das größere Abmessungsverhältnis der Bauelement-Ebenen-Kontakte 60C, 60D relativ zu den Durchkontaktierungen 70C, 70D verringert weiter den Widerstand an Schnittstellen zwischen den Bauelement-Ebenen-Kontakten 60C, 60D und den Durchkontaktierungen 70C, 70.D (allgemein als Kontaktwiderstand bezeichnet), was die Leistung des FinFET-Bauelements 10 weiter verbessert. In einigen Implementierungen beträgt X4 etwa 15 nm bis etwa 400 nm, und Y4 beträgt etwa 5 nm bis etwa 50 nm. In einigen Implementierungen können die Gate-Strukturen 30A-30C in Abhängigkeit von den Bemessungsanforderungen des FinFET-Bauelements 10 anders konfiguriert sein. Zum Beispiel in 4 sind die Dummy-Gate-Strukturen zwischen dem FinFET 18A und dem FinFET 18B dergestalt geteilt, dass die Gate-Struktur 30B in die Gate-Struktur 30B-1 und die Gate-Struktur 30B-2 geteilt ist und die Gate-Struktur 30C in die Gate-Struktur 30C-1 und die Gate-Struktur 30C-2 geteilt ist. Die Gate-Strukturen 30B-1, 30C-1 sind über den Rippen 20A, 20B des FinFETs 18A angeordnet; und die Gate-Strukturen 30B-2, 30C-2 sind über den Rippen 20C, 20D des FinFETs 18B angeordnet. Das Teilen der Gate-Strukturen kann zum Isolieren der Source/Drain-Regionen verwendet werden. In einigen Implementierungen sind die Gate-Strukturen 30B-1, 30C-1 elektrisch mit einer Versorgungsspannung, wie zum Beispiel VDD, gekoppelt, und die Gate-Strukturen 30B-2, 30C-2 sind elektrisch mit einer Versorgungsspannung, wie zum Beispiel Vss, gekoppelt, um benachbarte Source/Drain-Regionen des FinFET-Bauelements 10 zu isolieren.
  • Wir wenden uns erneut den 1A-1D zu. Die Bauelement-Ebenen-Kontakte 60A-60D, die Durchkontaktierungen 70A-70E und die leitfähigen Leitungen 80A-80F enthalten ein beliebiges zweckmäßiges leitfähiges Material, wie zum Beispiel Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere zweckmäßige leitfähige Materialien, oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die Bauelement-Ebenen-Kontakte 60A-60D, die Durchkontaktierungen 70A-70E und/oder die leitfähigen Leitungen 80A-80F mit verschiedenen Schichten zu versehen, wie zum Beispiel einer Sperrschicht, einer Adhäsionsschicht, einer Auskleidungsschicht, einer Volumenschicht, einer anderen zweckmäßigen Schicht, oder Kombinationen davon. In einigen Implementierungen enthalten die Bauelement-Ebenen-Kontakte 60A-60D Ti, TiN und/oder Co; die Durchkontaktierungen 70A-70E enthalten Ti, TiN und/oder W; und die leitfähigen Leitungen 80A-80F enthalten Cu, Co und/oder Ru. Die Bauelement-Ebenen-Kontakte 60A-60D, die Durchkontaktierungen 70A-70E und die leitfähigen Leitungen 80A-80F werden durch Strukturierung der ILD-Schichten 52-58 ausgebildet. Die Strukturierung der ILD-Schichten 52-58 kann Lithografieprozesse und/oder Ätzprozesse enthalten, um Öffnungen (Gräben), wie zum Beispiel Kontaktöffnungen, Durchkontaktöffnungen und/oder Leitungsöffnungen, in jeweiligen ILD-Schichten 52-58 zu bilden. In einigen Implementierungen enthalten die Lithografieprozesse das Ausbilden einer Resistschicht über jeweiligen ILD-Schichten 52-58, das Belichten der Resistschicht mit einer Strukturierungsstrahlung, und das Entwickeln der frei liegenden Resistschicht, wodurch eine strukturierte Resistschicht gebildet wird, die als ein Maskierungselement zum Ätzen einer oder mehrerer Öffnungen in jeweiligen ILD-Schichten 52-58 verwendet werden kann. Zu den Ätzprozessen gehören Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse, oder Kombinationen davon. Danach werden die eine oder die mehreren Öffnungen mit einem oder mehreren leitfähigen Materialien gefüllt. Das eine oder die mehreren leitfähigen Materialien können durch PVD, CVD, ALD, Elektroplattieren, chemisches Plattieren, einen anderen zweckmäßigen Abscheidungsprozess, oder Kombinationen davon abgeschieden werden. Danach können alle überschüssigen leitfähigen Materialien durch einen Planarisierungsprozess, wie zum Beispiel einen CMP-Prozess, entfernt werden, wodurch eine Oberseite der ILD-Schichten 52-58, der Bauelement-Ebenen-Kontakte 60A-60D, der Durchkontaktierungen 70A-70E und/oder der leitfähigen Leitungen 80A-80F planarisiert wird.
  • In einigen Implementierungen enthält mindestens eine der Durchkontaktierungen 70A-70E eine Durchkontaktierungs-Auskleidungsschicht, die ein dielektrisches Material mit hohem k-Wert enthält, was allgemein ein Material meint, das eine Dielektrizitätskonstante (k) größer als etwa 4,5 hat (k > 4,5). Zum Beispiel enthalten in 5A und 5B die Drain-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 70A, 70B) und die Source-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 70C, 70D) eine Durchkontaktierungs-Auskleidungsschicht 90, die ein dielektrisches Material mit hohem k-Wert enthält, und eine Durchkontaktierungsvolumenschicht 92, die ein leitfähiges Material enthält. In einigen Implementierungen enthält das dielektrische Material mit hohem k-Wert ein Nitrid-basiertes dielektrisches Material, ein Metall-Oxid-basiertes dielektrisches Material, ein Hafnium-basiertes dielektrisches Material, ein anderes zweckmäßiges dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. Zum Beispiel enthält das dielektrische Material mit hohem k-Wert HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, HfO2-Al2O3, Tantaloxid, Titanoxid, Zirkonoxid, Aluminiumoxid, andere zweckmäßige dielektrische Materialien mit hohem k-Wert, oder Kombinationen davon. Die Durchkontaktierungs-Auskleidungsschicht 90 erhöht weiter die Leistung des FinFET-Bauelements 10 zum Beispiel durch weiteres Verbessern der Isolierungsmargen von Durchkontaktierung zu Durchkontaktierung und Erhöhen der Durchschlagspannungen des FinFETs 18A und/oder des FinFETs 18B. Die Durchkontaktierungs-Auskleidungsschicht 90 und die Durchkontaktierungsvolumenschicht 92 füllen Durchkontaktöffnungen, die Seitenwände aufweisen, die durch die ILD-Schicht 56 definiert werden, und Böden aufweisen, die durch jeweilige Bauelement-Ebenen-Kontakte 60A-60D definiert werden. In der gezeigten Ausführungsform ist Durchkontaktierungs-Auskleidungsschicht 90 an Seitenwänden der Durchkontaktierungen 70A-70D angeordnet, und die Durchkontaktierungsvolumenschicht 92 ist an der Durchkontaktierungs-Auskleidungsschicht 90 angeordnet. In einigen Implementierungen hat die Durchkontaktierungs-Auskleidungsschicht 90 eine Dicke von etwa 5 Ä bis etwa 30 Å. In einigen Implementierungen, obgleich nicht gezeigt, enthalten die Gate-Knoten-Durchkontaktierungen (hier die Durchkontaktierung 70E) eine Durchkontaktierungs-Auskleidungsschicht 90 und eine Durchkontaktierungsvolumenschicht 92. Alternativ enthält in einigen Implementierungen, wo die Bauelement-Ebenen-Kontakte 60A-60D Kobalt enthalten, die Durchkontaktierungs-Auskleidungsschicht 90 eine erste Durchkontaktierungs-Sperrschicht, die Titan enthält (die zum Beispiel an den Seitenwänden angeordnet ist), und eine zweite Durchkontaktierungs-Sperrschicht, die Titan und Stickstoff enthält (die zum Beispiel an der zweiten Durchkontaktierungs-Sperrschicht angeordnet ist). In solchen Implementierungen enthält die Durchkontaktierungsvolumenschicht 92 Wolfram und/oder Kobalt.
  • In einigen Implementierungen enthält mindestens einer der Bauelement-Ebenen-Kontakte 60A-60D eine Kontaktauskleidungsschicht, die ein dielektrisches Material mit hohem k-Wert enthält. Zum Beispiel enthalten in 6A und 6B, ähnlich den Durchkontaktierungen 70A-70D, die Bauelement-Ebenen-Kontakte 6oA-60D eine Kontaktauskleidungsschicht 94, die ein dielektrisches Material mit hohem k-Wert enthält, und eine Kontaktvolumenschicht 96, die ein leitfähiges Material enthält. In einigen Implementierungen enthält das dielektrische Material mit hohem k-Wert ein Nitrid-basiertes dielektrisches Material, ein Metall-Oxid-basiertes dielektrisches Material, ein Hafnium-basiertes dielektrisches Material, ein anderes zweckmäßiges dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. Zum Beispiel enthält das dielektrische Material mit hohem k-Wert HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, HfO2-Al2O3, Tantaloxid, Titanoxid, Zirkonoxid, Aluminiumoxid, andere zweckmäßige dielektrische Materialien mit hohem k-Wert, oder Kombinationen davon. Die Kontaktauskleidungsschicht 94 und die Kontaktvolumenschicht 96 füllen Kontaktöffnungen, die Seitenwände aufweisen, die durch die ILD-Schicht 54 und/oder die ILD-Schicht 52 definiert werden, und Böden aufweisen, die durch jeweilige FinFET-Bauelement-Strukturelemente, wie zum Beispiel die epitaxialen Source/Drain-Strukturelemente 40A-40D, definiert werden. In der gezeigten Ausführungsform ist die Kontaktauskleidungsschicht 94 an Seitenwänden der Bauelement-Ebenen-Kontakte 60A-60D angeordnet, und die Kontaktvolumenschicht 96 ist an der Kontaktauskleidungsschicht 94 angeordnet. In einigen Implementierungen hat die Kontaktauskleidungsschicht 94 eine Dicke von etwa 5 Å bis etwa 30 Å. In einigen Implementierungen, obgleich nicht gezeigt, enthält der Bauelement-Ebenen-Kontakt 60E (2) die Kontaktauskleidungsschicht 94 und die Kontaktvolumenschicht 96.
  • Die im vorliegenden Text beschriebenen Interconnect-Strukturen können in verschiedenen Logikschaltungen implementiert werden. 7A ist ein vereinfachtes Schaltbild einer FinFET-basierten NAND-Logikschaltung 100, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 7B ist eine vereinfachte schematische Draufsicht einer Interconnect-Struktur der FinFET-basierten NAND-Logikschaltung 100, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die FinFET-basierte NAND-Logikschaltung 100 kann in einem Mikroprozessor, einer Speicherzelle und/oder einem anderen IC-Bauelement enthalten sein. In einigen Implementierungen ist die FinFET-basierte NAND-Logikschaltung 100 ein Abschnitt eines IC-Chips, eines SoC oder eines Abschnitts davon, der verschiedene passive und aktive mikroelektronische Bauelemente enthält, wie zum Beispiel Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere zweckmäßige Komponenten, oder Kombinationen davon. 7A und 7B wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Der FinFET-basierten NAND-Logikschaltung 100 können noch weitere Strukturelemente hinzugefügt werden, und einige der unten beschriebenen Strukturelemente können in anderen Ausführungsformen der FinFET-basierten NAND-Logikschaltung 100 ersetzt, modifiziert oder weggelassen werden.
  • In 7A enthält die FinFET-basierte NAND-Logikschaltung 100 einen FinFET 102, einen FinFET 104, einen FinFET 106 und einen FinFET 108. In der gezeigten Ausführungsform sind der FinFET 102 und der FinFET 106 als PMOS-FinFETs (PMOSFET1 bzw. PMOSFET2) konfiguriert, ähnlich dem FinFET 18A, und der FinFET 104 und der FinFET 108 sind als NMOS-FinFETs (NMOSFET1 bzw. NMOSFET2) konfiguriert, ähnlich dem FinFET 18B. Der FinFET 102, der FinFET 104, der FinFET 106 und der FinFET 108 enthalten jeder ein Gate (G), das zwischen einer Source (S) und einem Drain (D) angeordnet ist. Zum Beispiel haben der FinFET 102 und der FinFET 106 jeweils ein Gate, das zwischen einer Source (die elektrisch mit einer Versorgungsspannung (VDD) gekoppelt ist) und einem gemeinsamen Drain (CD) angeordnet ist; der FinFET 104 hat ein Gate, das zwischen einer Source und einem Drain angeordnet ist; und der FinFET 108 hat ein Gate, das zwischen einer Source (die elektrisch mit einer Versorgungsspannung (VSS) gekoppelt ist) und einem Drain angeordnet ist. In der gezeigten Ausführungsform nutzen der FinFET 104 und der FinFET 108 eine gemeinsame aktive Region (COD) (zum Beispiel eine gemeinsame dotierte Region) gemeinsam, dergestalt, dass die Source des FinFETs 104 elektrisch mit dem Drain des FinFETs 108 gekoppelt ist. Die FinFET-basierte NAND-Logikschaltung 100 enthält des Weiteren mehr als einen Eingang (hier ein erster Eingang (INPUT-1) und ein zweiter Eingang (INPUT-2)) und einen Ausgang (hier OUTPUT), wobei OUTPUT low ist (zum Beispiel eine logische Null), wenn sowohl INPUT-1 als auch INPUT-2 high sind (zum Beispiel eine logische Eins (1)), und OUTPUT high ist, wenn sowohl INPUT-1 als auch INPUT-2 low sind, oder wenn entweder INPUT-1 oder INPUT-2 high sind. INPUT-1 ist elektrisch mit Gates des FinFETs 102 und des FinFETs 104 über den Knoten 110 gekoppelt, und INPUT-2 ist elektrisch mit Gates des FinFETs 106 und des FinFETs 108 über den Knoten 112 gekoppelt. In einigen Implementierungen sind INPUT-1 und INPUT-2 jeweils mit einer Bitleitung BL und einer Bitleitung BLB zum Beispiel einer Speicherschaltung gekoppelt. OUTPUT ist elektrisch mit dem gemeinsamen Drain der FinFETs 102, 106 und dem Drain des FinFETs 104 über den Knoten 114 gekoppelt. Die elektrische Funktionalität der FinFET-basierten NAND-Logikschaltung 100 wird durch Implementieren der im vorliegenden Text offenbarten optimierten Interconnect-Strukturen optimiert.
  • In 7B enthält die FinFET-basierte NAND-Logikschaltung 100 ein Substrat 202, das eine dotierte Region 204 und eine dotierte Region 206 enthält, die dem Substrat 12, der dotierten Region 14 und der dotierten Region 16 ähneln, die oben beschrieben wurden. Verschiedene Rippen (hier eine Rippe 220A, eine Rippe 220B, eine Rippe 220C und eine Rippe 220D) werden über dem Substrat 202 angeordnet, wobei die Rippen 220A-220D den oben beschriebenen Rippen 20A-20D ähneln. In der gezeigten Ausführungsform enthalten der FinFET 102 und der FinFET 106 eine Rippe 220A und eine Rippe 220B, und der FinFET 104 und der FinFET 108 enthalten eine Rippe 220C und eine Rippe 220D. Ein Isolierungsstrukturelement, wie zum Beispiel das oben beschriebene Isolierungsstrukturelement 22, ist dafür konfiguriert, den FinFET 102, den FinFET 104, den FinFET 106 und den FinFETs 108 voneinander zu isolieren. Das Isolierungsstrukturelement isoliert des Weiteren die Rippen 220A-220D voneinander. Verschiedene Gate-Strukturen (hier die Gate-Struktur 230A, eine Gate-Struktur 230B, eine Gate-Struktur 230C und eine Gate-Struktur 230D) werden über den Rippen 220A-220D angeordnet, wobei die Gate-Strukturen 230A, 230B als aktive Gate-Strukturen konfiguriert sind und die Gate-Strukturen 230C, 230D als Dummy-Gate-Strukturen konfiguriert sind. Die Gate-Strukturen 230A-230D ähneln den oben beschriebenen Gate-Strukturen 30A-30C. Die Gate-Struktur 230A liegt zwischen einer Source-Region und einer Drain-Region sowohl des FinFETs 106 als auch des FinFETs 108, und die Gate-Struktur 230B liegt zwischen einer Source-Region und einer Drain-Region sowohl des FinFETs 102 als auch des FinFETs 104. Obgleich nicht gezeigt, enthalten die Source-Regionen und die Drain-Regionen die epitaxialen Source/Drain-Strukturelemente und Silicidschichten, wie zum Beispiel die epitaxialen Source/Drain-Strukturelemente 40A-40D und Silicidschichten 42A-42D, wie oben beschrieben.
  • Ein MLI-Strukturelement, ähnlich dem oben beschriebenen MLI-Strukturelement 50, ermöglicht das Funktionieren der FinFET-basierten NAND-Logikschaltung 100. In der gezeigten Ausführungsform enthält das MLI-Strukturelement die Bauelement-Ebenen-Kontakte 260A-260F (ähnlich den oben beschriebenen Bauelement-Ebenen-Kontakten 60A-60D), die Durchkontaktierungen 270A-270G (ähnlich den oben beschriebenen Durchkontaktierungen 70A-70E) und die leitfähigen Leitungen 280A-280F (ähnlich den leitfähigen Leitungen 80A-80F). In der gezeigten Ausführungsform sind die Bauelement-Ebenen-Kontakte 260A, 260B, 260C die Source-Kontakte, die physisch (oder direkt) die Source-Regionen des FinFETs 106, des FinFETs 108 und des FinFETs 102 mit den Durchkontaktierungen 270A, 270B bzw. 270C verbinden; die Bauelement-Ebenen-Kontakte 260D, 260E sind die Drain-Kontakte, die physisch (oder direkt) die Drain-Regionen des FinFETs 106, des FinFETs 102 und des FinFETs 104 mit den Durchkontaktierungen 270D bzw. 270E verbinden; und der Bauelement-Ebenen-Kontakt 260F ist ein gemeinsamer Aktive-Region-Kontakt, der physisch (oder direkt) die Source-Region des FinFETs 104 und die Drain-Region des FinFETs 108 mit der leitfähigen Leitung 280F verbindet. Des Weiteren sind in der gezeigten Ausführungsform die Durchkontaktierungen 270A, 270B, 270C Source-Knoten-Durchkontaktierungen, die elektrisch Source-Regionen des FinFETs 106, des FinFETs 108 und des FinFETs 102 mit einer Metall-Eins (M1)-Schicht des MLI-Strukturelements koppeln; und die Durchkontaktierungen 270D, 270E sind Drain-Knoten-Durchkontaktierungen, die die Drain-Regionen des FinFETs 106 und des FinFETs 104 elektrisch mit der Mi-Schicht der MLI-Strukturelemente koppeln. Zum Beispiel ist die Durchkontaktierung 270A an dem Bauelement-Ebenen-Kontakt 260A dergestalt angeordnet, dass die Durchkontaktierung 270A physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260A mit der leitfähigen Leitung 280A verbindet (die elektrisch mit der Versorgungsspannung (VDD) gekoppelt ist); die Durchkontaktierung 270B ist an dem Bauelement-Ebenen-Kontakt 260B dergestalt angeordnet, dass die Durchkontaktierung 270B physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260B mit der leitfähigen Leitung 280F verbindet (die elektrisch mit der Versorgungsspannung (Vss) gekoppelt ist); die Durchkontaktierung 270C ist an dem Bauelement-Ebenen-Kontakt 260C dergestalt angeordnet, dass die Durchkontaktierung 270C physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260C mit der leitfähigen Leitung 280A verbindet; die Durchkontaktierung 270D ist an dem Bauelement-Ebenen-Kontakt 260D dergestalt angeordnet, dass die Durchkontaktierung 270D physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260D mit der leitfähigen Leitung 280B verbindet; und die Durchkontaktierung 270E ist an dem Bauelement-Ebenen-Kontakt 260E dergestalt angeordnet, dass die Durchkontaktierung 270E physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260E mit der leitfähigen Leitung 280E verbindet. Die Durchkontaktierungen 270F, 270G sind Gate-Knoten-Durchkontaktierungen, die elektrisch Gates des FinFETs 102, des FinFETs 104, des FinFETs 106 und des FinFETs 108 mit der Mi-Schicht der MLI-Strukturelemente koppeln. Zum Beispiel sind die Durchkontaktierung 270F und die Durchkontaktierung 270G auf der Gate-Struktur 230A bzw. der Gate-Struktur 230B dergestalt angeordnet, dass die Durchkontaktierungen 270F und 270G physisch (oder direkt) die Gate-Struktur 230A und die Gate-Struktur 230B mit der leitfähigen Leitung 280C bzw. der leitfähigen Leitung 280D verbinden.
  • Das MLI-Strukturelement ist dafür konfiguriert, die Leistung der FinFET-basierten NAND-Logikschaltung 100 zu optimieren, während Strukturelement-Größen im Submikrometerbereich ermöglicht werden. Zum Beispiel ist ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis der Source-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 270A, 270B, 270C) größer als ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis der Drain-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 270D, 270E). Zum Beispiel ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, und das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2. In einigen Implementierungen ist das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 0,8. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ebenfalls größer als ein Gate-Knoten-Durchkontaktierungsverhältnis der Gate-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 270F, 270G). In einigen Implementierungen ist das Gate-Knoten-Durchkontaktierungsverhältnis kleiner als 1,2. In einigen Implementierungen ist das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 0,8. In einigen Implementierungen ist das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist mindestens eine Abmessung der Drain-Knoten-Durchkontaktierungen größer als die Abmessung der Gate-Knoten-Durchkontaktierungen. Zum Beispiel ist eine Breite und/oder eine Länge der Drain-Knoten-Durchkontaktierungen größer als eine Breite und/oder eine Länge der Gate-Knoten-Durchkontaktierungen. In einigen Implementierungen sind die Source-Knoten-Durchkontaktierungen rechteckig, während die Drain-Knoten-Durchkontaktierungen und die Gate-Knoten-Durchkontaktierungen kreisförmig sind. In einigen Implementierungen ist ein Source-Kontakt-Abmessungsverhältnis der Source-Kontakte (hier die Bauelement-Ebenen-Kontakte 260A, 260B, 260C) größer als das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Zum Beispiel ist das Bauelement-Ebenen-Kontakt-Abmessungsverhältnis größer als 3, und das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als 2. In einigen Implementierungen ist mindestens eine Abmessung der Source-Kontakte größer als die Abmessung der Source-Knoten-Durchkontaktierungen. Zum Beispiel ist eine Breite und/oder eine Länge der Source-Kontakte größer als eine Breite und/oder eine Länge der Source-Knoten-Durchkontaktierungen. In einigen Implementierungen ist mindestens eine Abmessung der Source-Kontakte größer als die Abmessung der Drain-Kontakte. Zum Beispiel sind eine Breite und/oder eine Länge der Source-Kontakte (hier die Bauelement-Ebenen-Kontakte 260A, 260B, 260C) größer als eine Breite und/oder eine Länge der Drain-Kontakte (hier die Bauelement-Ebenen-Kontakte 260D, 260E).
  • 8A ist ein vereinfachtes Schaltbild einer FinFET-basierten NOR-Logikschaltung 300, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 8B ist eine vereinfachte schematische Draufsicht einer Interconnect-Struktur der FinFET-basierten NOR-Logikschaltung 300, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die FinFET-basierte NOR-Logikschaltung 300 kann in einem Mikroprozessor, einer Speicherzelle und/oder einem anderen IC-Bauelement enthalten sein. In einigen Implementierungen ist die FinFET-basierte NOR-Logikschaltung 300 ein Abschnitt eines IC-Chips, eines SoC oder eines Abschnitts davon, der verschiedene passive und aktive mikroelektronische Bauelemente enthält, wie zum Beispiel Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere zweckmäßige Komponenten, oder Kombinationen davon. 8A und 8B wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Der FinFET-basierten NOR-Logikschaltung 300 können weitere Strukturelemente hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der FinFET-basierten NOR-Logikschaltung 300 ersetzt, modifiziert oder weggelassen werden.
  • In 8A enthält die FinFET-basierte NOR-Logikschaltung 300 einen FinFET 302, einen FinFET 304, einen FinFET 306 und einen FinFET 308. In der gezeigten Ausführungsform sind der FinFET 302 und der FinFET 306 als PMOS-FinFETs (PMOSFET1 bzw. PMOSFET2) konfiguriert, ähnlich dem FinFET 18A, und der FinFET 304 und der FinFET 308 sind als NMOS-FinFETs (NMOSFET1 bzw. NMOSFET2) konfiguriert, ähnlich dem FinFET 18B. Der FinFET 302, der FinFET 304, der FinFET 306 und der FinFET 308 enthalten jeder ein Gate (G), das zwischen einer Source (S) und einem Drain (D) angeordnet ist. Zum Beispiel haben der FinFET 304 und der FinFET 308 jeweils ein Gate, das zwischen einer Source (die elektrisch mit einer Versorgungsspannung (VSS) gekoppelt ist) und einem gemeinsamen Drain (CD) angeordnet ist; der FinFET 302 hat ein Gate, das zwischen einer Source (die elektrisch mit einer Versorgungsspannung (VDD) gekoppelt ist) und einem Drain angeordnet ist; und der FinFET 306 hat ein Gate, das zwischen einer Source und einem Drain angeordnet ist. In der gezeigten Ausführungsform nutzen der FinFET 302 und der FinFET 306 gemeinsam eine gemeinsame aktive Region (COD) (zum Beispiel eine gemeinsame dotierte Region) dergestalt, dass der Drain des FinFETs 302 elektrisch mit der Source des FinFETs 306 gekoppelt ist. Die FinFET-basierte NOR-Logikschaltung 300 enthält des Weiteren mehr als einen Eingang (hier ein erster Eingang (INPUT-i) und einen zweiten Eingang (INPUT-2)) und einen Ausgang (hier OUTPUT), wobei OUTPUT high ist (zum Beispiel eine logische Eins), wenn sowohl INPUT-1 als auch INPUT-2 low sind (zum Beispiel eine logische Null), und OUTPUT ist low, wenn sowohl INPUT-1 als auch INPUT-2 high sind, oder wenn entweder INPUT-1 oder INPUT-2 high sind. INPUT-1 ist elektrisch mit Gates des FinFETs 302 und des FinFETs 304 über den Knoten 310 gekoppelt, und INPUT-2 ist elektrisch mit Gates des FinFETs 306 und des FinFETs 308 über den Knoten 312 gekoppelt. In einigen Implementierungen sind INPUT-1 und INPUT-2 jeweils mit einer Bitleitung BL und einer Bitleitung BLB zum Beispiel einer Speicherschaltung gekoppelt. OUTPUT ist elektrisch mit dem gemeinsamen Drain der FinFETs 304, 308 und dem Drain des FinFETs 306 über den Knoten 314 gekoppelt. Die elektrische Funktionalität der FinFET-basierten NOR-Logikschaltung 300 wird durch Implementieren der im vorliegenden Text offenbarten Interconnect-Strukturen optimiert.
  • In 8B enthält die FinFET-basierte NOR-Logikschaltung 300 ein Substrat 402, das eine dotierte Region 404 und eine dotierte Region 406 enthält, die dem Substrat 12, der dotierten Region 14 und der dotierten Region 16, wie oben beschrieben, ähneln. Verschiedene Rippen (hier eine Rippe 420A, eine Rippe 420B, eine Rippe 420C und eine Rippe 420D) werden über dem Substrat 402 angeordnet, wobei die Rippen 420A-420D den oben beschriebenen Rippen 20A-20D ähneln. In der gezeigten Ausführungsform enthalten der FinFET 302 und der FinFET 304 eine Rippe 420A und eine Rippe 420B, und der FinFET 304 und der FinFET 308 enthalten eine Rippe 420C und eine Rippe 420D. Ein (nicht gezeigtes) Isolierungsstrukturelement, wie zum Beispiel das oben beschriebene Isolierungsstrukturelement 22, ist dafür konfiguriert, den FinFET 302, den FinFET 304, den FinFET 306 und den FinFET 308 voneinander zu isolieren. Das Isolierungsstrukturelement isoliert des Weiteren die Rippen 420A-420D voneinander. Verschiedene Gate-Strukturen (hier die Gate-Struktur 430A, eine Gate-Struktur 430B, eine Gate-Struktur 430C und eine Gate-Struktur 430D) werden über den Rippen 420A-420D angeordnet, wobei die Gate-Strukturen 430A, 430B als aktive Gate-Strukturen konfiguriert sind und die Gate-Strukturen 430C, 430D als Dummy-Gate-Strukturen konfiguriert sind. Die Gate-Strukturen 430A-430D ähneln den oben beschriebenen Gate-Strukturen 30A-30C. Die Gate-Struktur 430A liegt zwischen einer Source-Region und einer Drain-Region sowohl des FinFETs 306 als auch des FinFETs 308, und die Gate-Struktur 430B liegt zwischen einer Source-Region und einer Drain-Region sowohl des FinFETs 302 als auch des FinFETs 304. Obgleich nicht gezeigt, enthalten die Source-Regionen und die Drain-Regionen epitaxiale Source/Drain-Strukturelemente und Silicidschichten, wie zum Beispiel die epitaxialen Source/Drain-Strukturelemente 40A-40D und Silicidschichten 42A-42D, wie oben beschrieben.
  • Ein MLI-Strukturelement, ähnlich dem oben beschriebenen MLI-Strukturelement 50, ermöglicht die Funktion der FinFET-basierten NOR-Logikschaltung 300. In der gezeigten Ausführungsform enthält das MLI-Strukturelement die Bauelement-Ebenen-Kontakte 460A-460F (ähnlich den oben beschriebenen Bauelement-Ebenen-Kontakten 60A-60D), die Durchkontaktierungen 470A-470G (ähnlich den oben beschriebenen Durchkontaktierungen 70A-70E) und die leitfähigen Leitungen 480A-480F (ähnlich den leitfähigen Leitungen 80A-80F). In der gezeigten Ausführungsform sind die Bauelement-Ebenen-Kontakte 460A, 460B, 4606 Source-Kontakte, die physisch (oder direkt) die Source-Regionen des FinFETs 302, des FinFETs 304 und des FinFETs 308 mit den Durchkontaktierungen 470A, 470B bzw. 470C verbinden; die Bauelement-Ebenen-Kontakte 460D, 460E sind Drain-Kontakte, die physisch (oder direkt) die Drain-Regionen des FinFETs 306, des FinFETs 304 und des FinFETs 308 mit den Durchkontaktierungen 470D bzw. 470E verbinden; und der Bauelement-Ebenen-Kontakt 460F ist ein gemeinsamer Aktive-Region-Kontakt, der physisch (oder direkt) die Source-Region des FinFETs 306 und die Drain-Region des FinFETs 302 mit der leitfähigen Leitung 480A verbindet. Des Weiteren sind in der gezeigten Ausführungsform die Durchkontaktierungen 470A, 470B, 470C Source-Knoten-Durchkontaktierungen, die Source-Regionen des FinFETs 302, des FinFETs 304 und des FinFETs 306 elektrisch mit einer Metall-Eins (M1)-Schicht des MLI-Strukturelements koppeln; und die Durchkontaktierungen 470D, 470E sind Drain-Knoten-Durchkontaktierungen, die elektrisch die Drain-Regionen des FinFETs 306, des FinFETs 304 und des FinFETs 308 mit der Mi-Schicht der MLI-Strukturelemente koppeln. Zum Beispiel ist die Durchkontaktierung 470A an dem Bauelement-Ebenen-Kontakt 460A dergestalt angeordnet, dass die Durchkontaktierung 470A physisch (oder direkt) den Bauelement-Ebenen-Kontakt 460A mit der leitfähigen Leitung 480A (die elektrisch mit der Versorgungsspannung (VDD) gekoppelt ist) verbindet; die Durchkontaktierung 470B ist an dem Bauelement-Ebenen-Kontakt 460B dergestalt angeordnet, dass die Durchkontaktierung 470B physisch (oder direkt) den Bauelement-Ebenen-Kontakt 460B mit der leitfähigen Leitung 480F (die elektrisch mit der Versorgungsspannung (Vss) gekoppelt ist) verbindet; die Durchkontaktierung 470C ist an dem Bauelement-Ebenen-Kontakt 460C dergestalt angeordnet, dass die Durchkontaktierung 470C physisch (oder direkt) den Bauelement-Ebenen-Kontakt 260C mit der leitfähigen Leitung 480F verbindet; die Durchkontaktierung 470D ist an dem Bauelement-Ebenen-Kontakt 460D dergestalt angeordnet, dass die Durchkontaktierung 470D physisch (oder direkt) den Bauelement-Ebenen-Kontakt 460D mit der leitfähigen Leitung 480B verbindet; und die Durchkontaktierung 470E ist an dem Bauelement-Ebenen-Kontakt 460E dergestalt angeordnet, dass die Durchkontaktierung 470E physisch (oder direkt) den Bauelement-Ebenen-Kontakt 460E mit der leitfähigen Leitung 480E verbindet. Die Durchkontaktierungen 470F, 470G sind Gate-Knoten-Durchkontaktierungen, die Gates des FinFETs 302, des FinFETs 304, des FinFETs 306 und des FinFETs 308 elektrisch mit der Mi-Schicht des MLI-Strukturelements koppeln. Zum Beispiel sind die Durchkontaktierung 470F und die Durchkontaktierung 470G auf der Gate-Struktur 430A bzw. der Gate-Struktur 430B dergestalt angeordnet, dass die Durchkontaktierungen 470F und 470G physisch (oder direkt) die Gate-Struktur 430A und die Gate-Struktur 430B mit der leitfähigen Leitung 480C bzw. der leitfähigen Leitung 480D verbinden.
  • Das MLI-Strukturelement ist dafür konfiguriert, die Leistung der FinFET-basierten NOR-Logikschaltung 300 zu optimieren, während Strukturelement-Größen im Submikrometerbereich ermöglicht werden. Zum Beispiel ist ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis der Source-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 470A, 470B, 470C) größer als ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis der Drain-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 470D, 470E). Zum Beispiel ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, und das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2. In einigen Implementierungen ist das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 0,8. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ebenfalls größer als ein Gate-Knoten-Durchkontaktierungsverhältnis der Gate-Knoten-Durchkontaktierungen (hier die Durchkontaktierungen 470F, 470G). In einigen Implementierungen ist das Gate-Knoten-Durchkontaktierungsverhältnis kleiner als 1,2. In einigen Implementierungen ist das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 0,8. In einigen Implementierungen ist das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist mindestens eine Abmessung der Drain-Knoten-Durchkontaktierungen größer als die Abmessung der Gate-Knoten-Durchkontaktierungen. Zum Beispiel ist eine Breite und/oder eine Länge der Drain-Knoten-Durchkontaktierungen größer als eine Breite und/oder eine Länge der Gate-Knoten-Durchkontaktierungen. In einigen Implementierungen sind die Source-Knoten-Durchkontaktierungen rechteckig, während die Drain-Knoten-Durchkontaktierungen und die Gate-Knoten-Durchkontaktierungen kreisförmig sind. In einigen Implementierungen ist ein Source-Kontakt-Abmessungsverhältnis der Source-Kontakte (hier die Bauelement-Ebenen-Kontakte 460A, 460B, 460C) größer als das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Zum Beispiel ist das Bauelement-Ebenen-Kontakt-Abmessungsverhältnis größer als 3, und das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als 2. In einigen Implementierungen ist mindestens eine Abmessung der Source-Kontakte größer als die Abmessung der Source-Knoten-Durchkontaktierungen. Zum Beispiel ist eine Breite und/oder eine Länge der Source-Kontakte größer als eine Breite und/oder eine Länge der Source-Knoten-Durchkontaktierungen. In einigen Implementierungen ist mindestens eine Abmessung der Source-Kontakte größer als die Abmessung der Drain-Kontakte. Zum Beispiel sind eine Breite und/oder eine Länge der Source-Kontakte (hier die Bauelement-Ebenen-Kontakte 460A, 460B, 460C) größer als eine Breite und/oder eine Länge der Drain-Kontakte (hier die Bauelement-Ebenen-Kontakte 460D, 460E).
  • 9 ist ein Flussdiagramm eines Verfahrens 500 zum Herstellen einer Interconnect-Struktur für ein FinFET-Bauelement, wie zum Beispiel die oben beschriebenen Interconnect-Strukturen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Bei Block 502 enthält das Verfahren 500 das Ausbilden einer Source-Knoten-Durchkontaktierungsöffnung in einer dielektrischen Schicht, wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Source-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierungsöffnung definiert. Bei Block 504 wird eine Drain-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht ausgebildet, wobei ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Drain-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierungsöffnung definiert, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Bei Block 506 wird eine Gate-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht ausgebildet, wobei ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Gate-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Gate-Knoten-Durchkontaktierungsöffnung definiert, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Bei Block 508 werden die Source-Knoten-Durchkontaktierungsöffnung, die Drain-Knoten-Durchkontaktierungsöffnung und die Gate-Knoten-Durchkontaktierungsöffnung mit einem leitfähigen Material gefüllt. In einigen Implementierungen enthält das leitfähige Material eine Durchkontaktierungs-Auskleidungsschicht (die zum Beispiel ein dielektrisches Material mit hohem k-Wert enthält) und eine Durchkontaktierungsvolumenschicht. Vor, während und nach dem Verfahren 500 können zusätzliche Schritte ausgeführt werden, und einige der beschrieben Schritte können verschoben, ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahren 500 zu erhalten.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bereit. Im vorliegenden Text werden Interconnect-Strukturen und entsprechende Techniken zur Herstellung der Interconnect-Strukturen offenbart. Im vorliegenden Text werden Interconnect-Strukturen und entspreche Herstellungstechniken für Rippen-Feldeffekttransistoren (FinFETs) offenbart. Eine beispielhafte Interconnect-Struktur für einen FinFET enthält eine Gate-Knoten-Durchkontaktierung, die elektrisch mit einem Gate des FinFETs gekoppelt ist, eine Source-Knoten-Durchkontaktierung, die elektrisch mit einer Source des FinFETs gekoppelt ist, und eine Drain-Knoten-Durchkontaktierung, die elektrisch mit einen Drain des FinFETs gekoppelt ist. Ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Source-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierung, und ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Drain-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierung. Das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, und das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2. In einigen Implementierungen definiert ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Gate-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Gate-Knoten-Durchkontaktierung, wobei das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis kleiner als 1,2 ist. In einigen Implementierungen ist die längste Abmessung oder die kürzeste Abmessung der Drain-Knoten-Durchkontaktierung größer als die längste Abmessung oder die kürzeste Abmessung der Gate-Knoten-Durchkontaktierung.
  • In einigen Implementierungen enthält die Interconnect-Struktur des Weiteren einen Source-Kontakt, der die Source-Knoten-Durchkontaktierung physisch mit der Source koppelt, und einen Drain-Kontakt, der die Drain-Knoten-Durchkontaktierung physisch mit dem Drain koppelt. In einigen Implementierungen ist die Gate-Knoten-Durchkontaktierung physisch mit dem Gate gekoppelt. In einigen Implementierungen enthält die Interconnect-Struktur des Weiteren einen Gate-Kontakt, der die Gate-Knoten-Durchkontaktierung physisch mit dem Gate koppelt. In einigen Implementierungen definiert ein Source-Kontakt-Abmessungsverhältnis eine längste Abmessung des Source-Kontakts relativ zu einer kürzesten Abmessung des Source-Kontakts, wobei des Weiteren das Source-Kontakt-Abmessungsverhältnis größer ist als das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, und das Source-Kontakt-Abmessungsverhältnis ist größer als 3. In einigen Implementierungen hat mindestens eine der Gate-Knoten-Durchkontaktierung, der Source-Knoten-Durchkontaktierung oder der Drain-Knoten-Durchkontaktierung eine Durchkontaktierungs-Auskleidungsschicht, die ein dielektrisches Material mit hohem k-Wert enthält.
  • Eine beispielhafte Interconnect-Struktur für ein FinFET-Bauelement enthält eine Gate-Struktur, die zwischen einer ersten Source und einem ersten Drain eines ersten FinFETs liegt. Die Gate-Struktur liegt des Weiteren zwischen einer zweiten Source und einem zweitem Drain eines zweiten FinFETs. Die Interconnect-Struktur enthält des Weiteren eine Gate-Knoten-Durchkontaktierung, die elektrisch mit der Gate-Struktur gekoppelt ist, eine erste Source-Knoten-Durchkontaktierung und eine zweite Source-Knoten-Durchkontaktierung, die elektrisch mit der ersten Source bzw. der zweite Source gekoppelt sind, und eine erste Drain-Knoten-Durchkontaktierung und eine zweite Drain-Knoten-Durchkontaktierung, die elektrisch mit dem ersten Drain bzw. dem zweiten Drain gekoppelt sind. Ein erstes Durchkontaktierungs-Abmessungsverhältnis der ersten Source-Knoten-Durchkontaktierung und der zweiten Source-Knoten-Durchkontaktierung ist größer als ein zweites Durchkontaktierungs-Abmessungsverhältnis der Gate-Knoten-Durchkontaktierung. Das erste Durchkontaktierungs-Abmessungsverhältnis ist größer als ein drittes Durchkontaktierungs-Abmessungsverhältnis der ersten Drain-Knoten-Durchkontaktierung und der zweiten Drain-Knoten-Durchkontaktierung. In einigen Implementierungen ist das erste Durchkontaktierungs-Abmessungsverhältnis größer als 2, das zweite Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2, und das dritte Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2. In einigen Implementierungen ist die Gate-Knoten-Durchkontaktierung kleiner als die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung. In einigen Implementierungen ist der erste FinFET ein FinFET vom p-Typ, und der zweite FinFET ist ein FinFET vom n-Typ.
  • In einigen Implementierungen haben die erste Source-Knoten-Durchkontaktierung, die zweite Source-Knoten-Durchkontaktierung, die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung Seitenwände, die mit einem dielektrischen Material mit hohem k-Wert ausgekleidet sind. In einigen Implementierungen enthält die Interconnect-Struktur des Weiteren einen ersten Source-Kontakt und einen zweiten Source-Kontakt, die physisch die erste Source-Knoten-Durchkontaktierung mit der ersten Source bzw. die zweite Source-Knoten-Durchkontaktierung mit der zweiten Source koppeln, und einen ersten Drain-Kontakt und einen zweiten Drain-Kontakt, die physisch die erste Drain-Knoten-Durchkontaktierung mit dem ersten Drain bzw. die zweite Drain-Knoten-Durchkontaktierung mit dem zweiten Drain koppeln. In einigen Implementierungen ist ein Source-Abmessungsverhältnis des ersten Source-Kontakts und des zweiten Source-Kontakts größer als das erste Durchkontaktierungs-Abmessungsverhältnis.
  • Ein beispielhaftes Verfahren zum Ausbilden einer Interconnect-Struktur für einen FinFET enthält das Ausbilden einer Source-Knoten-Durchkontaktierungsöffnung in einer dielektrischen Schicht und das Ausbilden einer Drain-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht. Ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Source-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierungsöffnung. Ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Drain-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierungsöffnung. Das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis. Das Verfahren enthält des Weiteren das Füllen der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung mit einem leitfähigen Material dergestalt, dass eine Source-Knoten-Durchkontaktierung entsteht, die elektrisch mit einer Source des FinFETs gekoppelt ist, und eine Drain-Knoten-Durchkontaktierung entsteht, die elektrisch mit einem Drain des FinFETs gekoppelt ist. In einigen Implementierungen enthält das Füllen der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung mit dem leitfähigen Material das Ausbilden einer Durchkontaktierungs-Auskleidungsschicht entlang Seitenwänden der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung und das Ausbilden einer Durchkontaktierungsvolumenschicht über der Durchkontaktierungs-Auskleidungsschicht. Die Durchkontaktierungs-Auskleidungsschicht enthält ein dielektrisches Material mit hohem k-Wert. In einigen Implementierungen enthält das Verfahren des Weiteren das Ausbilden einer Gate-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht. Ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis definiert eine längste Abmessung der Gate-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Gate-Knoten-Durchkontaktierungsöffnung, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis.
  • Eine beispielhafte Logikschaltung enthält einen ersten FinFET vom p-Typ, einen ersten FinFET vom n-Typ, einen zweiten FinFET vom p-Typ und einen zweiten FinFET vom n-Typ. Eine erste Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des ersten FinFETs vom p-Typ gekoppelt, eine zweite Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des zweiten FinFETs vom p-Typ gekoppelt, und eine dritte Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des zweiten FinFETs vom n-Typ gekoppelt. Eine erste Drain-Knoten-Durchkontaktierung ist elektrisch mit einem Drain des ersten FinFETs vom p-Typ und einem Drain des zweiten FinFETs vom p-Typ gekoppelt, und eine zweite Drain-Knoten-Durchkontaktierung ist elektrisch mit einem Drain des ersten FinFETs vom n-Typ gekoppelt. Die erste Source-Knoten-Durchkontaktierung, die zweite Source-Knoten-Durchkontaktierung und die dritte Source-Knoten-Durchkontaktierung haben jeweils ein erstes Durchkontaktierungs-Abmessungsverhältnis. Die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung haben jeweils ein zweites Durchkontaktierungs-Abmessungsverhältnis. Das erste Durchkontaktierungs-Abmessungsverhältnis ist größer als das zweite Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen enthält die Logikschaltung des Weiteren eine erste Gate-Knoten-Durchkontaktierung, die elektrisch mit Gates des ersten Paares von FinFETs gekoppelt ist, und eine zweite Gate-Knoten-Durchkontaktierung, die elektrisch mit Gates des zweiten Paares von FinFETs gekoppelt ist. Das erste Durchkontaktierungs-Abmessungsverhältnis ist größer als ein drittes Durchkontaktierungs-Abmessungsverhältnis der ersten Gate-Knoten-Durchkontaktierung und der zweiten Gate-Knoten-Durchkontaktierung. In einigen Implementierungen ist der Drain des ersten FinFETs vom p-Typ und des zweites FinFETs vom p-Typ ein gemeinsamer Drain. In einigen Implementierungen sind eine Source des ersten FinFETs vom n-Typ und ein Drain des zweiten FinFETs vom n-Typ eine gemeinsame aktive Region.
  • Eine andere beispielhafte Logikschaltung enthält einen ersten FinFET vom p-Typ, einen ersten FinFET vom n-Typ, einen zweiten FinFET vom p-Typ und einen zweiten FinFET vom n-Typ. Eine erste Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des ersten FinFETs vom p-Typ gekoppelt, eine zweite Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des ersten FinFETs vom n-Typ gekoppelt, und eine dritte Source-Knoten-Durchkontaktierung ist elektrisch mit einer Source des zweiten FinFETs vom n-Typ gekoppelt. Eine erste Drain-Knoten-Durchkontaktierung ist elektrisch mit einem Drain des zweiten FinFETs vom p-Typ gekoppelt, und eine zweite Drain-Knoten-Durchkontaktierung ist elektrisch mit einem Drain des ersten FinFETs vom n-Typ und einem Drain des zweiten FinFETs vom n-Typ gekoppelt. Die erste Source-Knoten-Durchkontaktierung, die zweite Source-Knoten-Durchkontaktierung und die dritte Source-Knoten-Durchkontaktierung haben jeweils ein erstes Durchkontaktierungs-Abmessungsverhältnis. Die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung haben jeweils ein zweites Durchkontaktierungs-Abmessungsverhältnis. Das erste Durchkontaktierungs-Abmessungsverhältnis ist größer als das zweite Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen enthält die Logikschaltung des Weiteren eine erste Gate-Knoten-Durchkontaktierung, die elektrisch mit Gates des ersten Paares von FinFETs gekoppelt ist, und eine zweite Gate-Knoten-Durchkontaktierung, die elektrisch mit Gates des zweiten Paares von FinFETs gekoppelt ist. Das erste Durchkontaktierungs-Abmessungsverhältnis ist größer als ein drittes Durchkontaktierungs-Abmessungsverhältnis der ersten Gate-Knoten-Durchkontaktierung und der zweiten Gate-Knoten-Durchkontaktierung. In einigen Implementierungen ist der Drain des ersten FinFETs vom n-Typ und des zweiten FinFETs vom n-Typ ein gemeinsamer Drain. In einigen Implementierungen sind ein Drain des ersten FinFETs vom p-Typ und eine Source des zweiten FinFETs vom p-Typ eine gemeinsame aktive Region.
  • Ein beispielhaftes IC-Bauelement enthält einen Rippen-Feldeffekttransistor (FinFET), der ein Gate, eine Source und einen Drain aufweist, wobei das Gate zwischen der Source und dem Drain liegt. Das IC-Bauelement enthält des Weiteren ein Multilayer-Interconnect-(MLI)-Strukturelement, das dafür konfiguriert ist, die Funktion des FinFET-Bauelements zu ermöglichen. Das MLI-Strukturelement enthält eine dielektrische Schicht, die über dem FinFET angeordnet ist, eine Gate-Knoten-Durchkontaktierung, die in der dielektrischen Schicht angeordnet ist, eine Source-Knoten-Durchkontaktierung, die in der dielektrischen Schicht angeordnet ist, und eine Drain-Knoten-Durchkontaktierung, die in der dielektrischen Schicht angeordnet ist. Die Gate-Knoten-Durchkontaktierung ist elektrisch mit dem Gate gekoppelt, die Source-Knoten-Durchkontaktierung ist elektrisch mit der Source gekoppelt, und die Drain-Knoten-Durchkontaktierung ist elektrisch mit dem Drain gekoppelt. Ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist größer als ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis und ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis. In einigen Implementierungen ist das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer als 2, das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2, und das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis ist kleiner als 1,2.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Interconnect-Struktur für einen Rippen-Feldeffekttransistor (FinFET), wobei die Interconnect-Struktur Folgendes umfasst: eine Gate-Knoten-Durchkontaktierung, die elektrisch mit einem Gate des FinFETs gekoppelt ist; eine Source-Knoten-Durchkontaktierung, die elektrisch mit einer Source des FinFETs gekoppelt ist, wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Source-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierung definiert; und eine Drain-Knoten-Durchkontaktierung, die elektrisch mit einem Drain des FinFETs gekoppelt ist, wobei ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Drain-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierung definiert, und wobei des Weiteren das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis.
  2. Interconnect-Struktur nach Anspruch 1, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als 2 und das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis kleiner ist als 1,2.
  3. Interconnect-Struktur nach Anspruch 2, wobei ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Gate-Knoten-Durchkontaktierung relativ zu einer kürzesten Abmessung der Gate-Knoten-Durchkontaktierung definiert, und wobei des Weiteren das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis kleiner ist als 1,2.
  4. Interconnect-Struktur nach Anspruch 3, wobei die längste Abmessung oder die kürzeste Abmessung der Drain-Knoten-Durchkontaktierung größer ist als die längste Abmessung oder die kürzeste Abmessung der Gate-Knoten-Durchkontaktierung.
  5. Interconnect-Struktur nach einem der vorangehenden Ansprüche, die des Weiteren Folgendes umfasst: einen Source-Kontakt, der physisch die Source-Knoten-Durchkontaktierung mit der Source koppelt; und einen Drain-Kontakt, der physisch die Drain-Knoten-Durchkontaktierung mit dem Drain koppelt.
  6. Interconnect-Struktur nach Anspruch 5, wobei die Gate-Knoten-Durchkontaktierung physisch mit dem Gate gekoppelt ist.
  7. Interconnect-Struktur nach Anspruch 5 oder 6, das des Weiteren einen Gate-Kontakt umfasst, der physisch die Gate-Knoten-Durchkontaktierung mit dem Gate koppelt.
  8. Interconnect-Struktur nach einem der vorangehenden Ansprüche 5 bis 7, wobei ein Source-Kontakt-Abmessungsverhältnis eine längste Abmessung des Source-Kontakts relativ zu einer kürzesten Abmessung des Source-Kontakts definiert, und wobei des Weiteren das Source-Kontakt-Abmessungsverhältnis größer ist als das Source-Knoten- Durchkontaktierungs-Abmessungsverhältnis.
  9. Interconnect-Struktur nach Anspruch 8, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als 2 und das Source-Kontakt-Abmessungsverhältnis größer ist als 3.
  10. Interconnect-Struktur nach einem der vorangehenden Ansprüche, wobei mindestens eine der Gate-Knoten-Durchkontaktierung, der Source-Knoten-Durchkontaktierung und der Drain-Knoten-Durchkontaktierung eine Durchkontaktierungs-Auskleidungsschicht aufweist, die ein dielektrisches Material mit hohem k-Wert enthält.
  11. Interconnect-Struktur für ein Rippen-Feldeffekttransistor (FinFET)-Bauelement, wobei die Interconnect-Struktur Folgendes umfasst: eine Gate-Knoten-Durchkontaktierung, die elektrisch mit einer Gate-Struktur gekoppelt ist, wobei die Gate-Struktur zwischen einer ersten Source und einem ersten Drain eines ersten FinFETs liegt, und wobei des Weiteren die Gate-Struktur zwischen einer zweiten Source und einem zweitem Drain eines zweiten FinFETs liegt; eine erste Source-Knoten-Durchkontaktierung und eine zweite Source-Knoten-Durchkontaktierung, die elektrisch mit der ersten Source bzw. der zweite Source gekoppelt sind; eine erste Drain-Knoten-Durchkontaktierung und eine zweite Drain-Knoten-Durchkontaktierung, die elektrisch mit dem ersten Drain bzw. dem zweiten Drain gekoppelt sind; wobei ein erstes Durchkontaktierungs-Abmessungsverhältnis der ersten Source-Knoten-Durchkontaktierung und der zweiten Source-Knoten-Durchkontaktierung größer ist als ein zweites Durchkontaktierungs-Abmessungsverhältnis der Gate-Knoten-Durchkontaktierung; und wobei des Weiteren das erste Durchkontaktierungs-Abmessungsverhältnis größer ist als ein drittes Durchkontaktierungs-Abmessungsverhältnis der ersten Drain-Knoten-Durchkontaktierung und der zweiten Drain-Knoten-Durchkontaktierung.
  12. Interconnect-Struktur nach Anspruch 11, wobei das erste Durchkontaktierungs-Abmessungsverhältnis größer ist als 2, das zweite Durchkontaktierungs-Abmessungsverhältnis kleiner ist als 1,2 und das dritte Durchkontaktierungs-Abmessungsverhältnis kleiner ist als 1,2.
  13. Interconnect-Struktur nach Anspruch 11 oder 12, wobei die Gate-Knoten-Durchkontaktierung kleiner ist als die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung.
  14. Interconnect-Struktur nach einem der vorangehenden Ansprüche 11 bis 13, die des Weiteren Folgendes umfasst: einen ersten Source-Kontakt und einen zweiten Source-Kontakt, die physisch die erste Source-Knoten-Durchkontaktierung mit der ersten Source und die zweite Source-Knoten-Durchkontaktierung mit der zweiten Source koppeln; und einen ersten Drain-Kontakt und einen zweiten Drain-Kontakt, die physisch die erste Drain-Knoten-Durchkontaktierung mit dem ersten Drain bzw. die zweite Drain-Knoten-Durchkontaktierung mit dem zweiten Drain koppeln.
  15. Interconnect-Struktur nach Anspruch 14, wobei ein Source-Abmessungsverhältnis des ersten Source-Kontakts und des zweiten Source-Kontakts größer ist als das erste Durchkontaktierungs-Abmessungsverhältnis.
  16. Interconnect-Struktur nach einem der vorangehenden Ansprüche 11 bis 15, wobei die erste Source-Knoten-Durchkontaktierung, die zweite Source-Knoten-Durchkontaktierung, die erste Drain-Knoten-Durchkontaktierung und die zweite Drain-Knoten-Durchkontaktierung Seitenwände haben, die mit einem dielektrischen Material mit hohem k-Wert ausgekleidet sind.
  17. Interconnect-Struktur nach einem der vorangehenden Ansprüche 11 bis 16, wobei der erste FinFET ein FinFET vom p-Typ ist und der zweite FinFET ein FinFET vom n-Typ ist.
  18. Verfahren zum Ausbilden einer Interconnect-Struktur für einen Rippen-Feldeffekttransistor (FinFET), wobei das Verfahren Folgendes umfasst: Ausbilden einer Source-Knoten-Durchkontaktierungsöffnung in einer dielektrischen Schicht, wobei ein Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Source-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Source-Knoten-Durchkontaktierungsöffnung definiert; Ausbilden einer Drain-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht, wobei ein Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Drain-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Drain-Knoten-Durchkontaktierungsöffnung definiert, und wobei des Weiteren das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Drain-Knoten-Durchkontaktierungs-Abmessungsverhältnis; und Füllen der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung mit einem leitfähigen Material dergestalt, dass eine Source-Knoten-Durchkontaktierung entsteht, die elektrisch mit einer Source des FinFETs gekoppelt ist, und eine Drain-Knoten-Durchkontaktierung entsteht, die elektrisch mit einem Drain des FinFETs gekoppelt ist.
  19. Verfahren nach Anspruch 18, wobei das Füllen der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung mit dem leitfähigen Material Folgendes enthält: Ausbilden einer Durchkontaktierungs-Auskleidungsschicht entlang Seitenwänden der Source-Knoten-Durchkontaktierungsöffnung und der Drain-Knoten-Durchkontaktierungsöffnung, wobei die Durchkontaktierungs-Auskleidungsschicht ein dielektrisches Material mit hohem k-Wert enthält; und Ausbilden einer Durchkontaktierungsvolumenschicht über der Durchkontaktierungs-Auskleidungsschicht.
  20. Verfahren nach Anspruch 18 oder 19, das des Weiteren das Ausbilden einer Gate-Knoten-Durchkontaktierungsöffnung in der dielektrischen Schicht umfasst, wobei ein Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis eine längste Abmessung der Gate-Knoten-Durchkontaktierungsöffnung relativ zu einer kürzesten Abmessung der Gate-Knoten-Durchkontaktierungsöffnung definiert, wobei das Source-Knoten-Durchkontaktierungs-Abmessungsverhältnis größer ist als das Gate-Knoten-Durchkontaktierungs-Abmessungsverhältnis.
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