KR20090070465A - 반도체 소자의 컨택 레이 아웃 - Google Patents
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Abstract
반도체 소자의 컨택 레이 아웃이 제공된다. 상기 반도체 소자의 컨택 레이 아웃은 반도체 기판 상에 게이트 영역, 및 상기 게이트 영역 양측에 형성된 소스 영역과 드레인 영역, 상기 게이트 영역에 형성된 적어도 하나의 컨택, 및 상기 소스 영역과 상기 드레인 영역 중 어느 하나에 형성된 적어도 하나의 라인 컨택을 포함한다. 상기 적어도 하나의 라인 컨택은 수평적으로 서로 분리된 적어도 하나의 라인 또는 수평적으로 격자 무늬형 라인일 수 있다.
레이아웃(layout), 컨택(contact)
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 컨택 레이 아웃에 관한 것이다.
최근 시장이 크게 확장되고 있는 LCD, PDP, OLED 등의 평판 디스플레이용 구동 LSI, 자동차용 LSI, OA 및 주변기기용 LSI, 및 모터 구동 LSI에 사용되는 회로는 고전압 소자와 저전압 소자를 한 칩 내에 집적하고 있다. 이러한 회로를 고전압 집적회로라고 하며, 고전압 집적회로를 설계하기 위해서는 저전압 CMOS 회로뿐만 아니라 고전압 MOS 소자에 대한 모델도 필요하다.
로직 반도체 소자의 크기(예컨대, 0.18um이하의 크기)가 작아짐에 따라 상기 로직 반도체 소자와 고전압 반도체 소자를 연결하는 컨택홀(contact hole)의 사이즈도 작아지고 있다.
상기 컨택홀의 사이즈가 작아짐에 따라 고전압(high voltage) 및 고전류(high current)를 드라이브(drive)해야 하는 고전압 반도체 소자의 드레인 영역과 상기 드레인 영역과 접속된 실리사이드(silicide) 사이의 컨택 저항은 무시하지 못할 정도로 커지게 되고, 이에 따른 불균일한 전류의 흐름은 상기 고전압 소자의 신뢰성에 치명적인 요소로 작용할 수 있다.
도 1은 일반적인 고전압 반도체 소자의 컨택 레이 아웃을 나타낸다. 도 1을 참조하면, 상기 반도체 소자(예컨대, 트랜지스터)의 레이 아웃은 게이트 영역(10), 드리프트 영역(20) 내의 드레인 영역(22), 소스 영역(30), 및 백게이트 영역(backgate region, 40)을 포함한다.
그리고 각 영역들(10, 22, 30, 및 40)은 적어도 하나의 컨택(12, 24, 32, 및 42)을 포함하고 있다. 예컨대, 상기 드레인 영역(22)에는 다수의 드레인들이 형성될 있으며, 상기 다수의 드레인들은 적어도 하나의 컨택(예컨대, 24)에 연결된다.
상술한 바와 같이 컨택(24)의 사이즈가 작아짐에 따라 고전압 및 고전류를 드라이브해야 하는 고전압 트랜지스터의 드레인(22)과 상기 드레인(22)과 접속된 실리사이드(또는 금속 배선) 사이의 컨택 저항은 무시하지 못할 정도로 커지게 되고, 이에 따른 불균일한 전류의 흐름은 상기 고전압 트랜지스터의 신뢰성에 치명적인 요소로 작용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 로직 회로와 연결되며, 고전압 및 고전류를 드라이브하는 고전압 반도체 소자의 드레인 영역에 있어 컨택 저항을 낮추고, 균일하게 전류를 흐르도록 할 수 있는 고전압 반도체 소자의 컨택 레이 아웃을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 컨택 레이 아웃은 반도체 기판 상에 게이트 영역, 및 상기 게이트 영역 양측에 형성된 소스 영역과 드레인 영역, 상기 게이트 영역에 형성된 적어도 하나의 컨택, 및 상기 소스 영역과 상기 드레인 영역 중 어느 하나에 형성된 적어도 하나의 라인 컨택을 포함한다. 상기 적어도 하나의 라인 컨택은 수평적으로 서로 분리된 적어도 하나의 라인 또는 수평적으로 격자 무늬형 라인일 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 컨택 레이 아웃 형성 방법은 드레인 영역에 형성되는 컨택을 수평적으로 라인 컨택의 형태로 형성하여 금속의 면적을 크게 하여 드레인과 실리사이드(또는 금속 배선) 사이의 컨택 저항을 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 콘택 레이 아웃을 나타낸다. 도 2를 참조하면, 상기 반도체 소자는 반도체 기판 상의 활성 영역(active region)에 형성된 게이트 영역(gate region, 10), 드레인 영역(drain region, 20), 소스 영역(source region, 30), 및 백게이트 영역(40)을 포함한다.
상기 게이트 영역(10)에는 다수의 게이트들(미도시)이 형성되고, 상기 드레인 영역(20)에는 다수의 드레인들(미도시)이 형성되며, 상기 소스 영역(30)에는 다수의 소스들이 형성되고, 상기 백게이트 영역(40)에는 다수의 백게이트들(미도시)이 형성된다.
상기 드레인 영역(20) 및 상기 소스 영역(30)은 상기 게이트 영역(10)과 일부 오버랩(overlap)되며, 상기 드레인 영역(20) 및 상기 소스 영역(30) 또한 서로 일부 오버랩 될 수 있다.
상기 게이트 영역(10)에는 다른 소자 부분(예컨대, 게이트, 드레인, 또는 커패시터, 전원(power) 등)과의 전기적 접속을 위하여 적어도 하나의 컨택홀이 형성된다. 예컨대, 도 1에 도시된 부분과 같이 상기 게이트 영역(10)에는 제1 컨택홀(10) 및 제2 컨택홀(12)이 형성될 수 있다.
상기 소스 영역(30)에도 다른 소자 부분(예컨대, 게이트, 드레인, 소스, 커패시터, 또는 전원 등)과 전기적 접속을 위하여 적어도 하나의 컨택홀(예컨대, 32)이 형성된다.
그리고 상기 벡게이트 영역(40)에도 마찬가지로 다른 소자 부분(예컨대, 게이트, 드레인, 소스, 커패시터, 또는 전원 등)과 전기적 접속을 위하여 적어도 하나의 컨택홀(예컨대, 42)이 형성될 수 있다.
상기 드레인 영역(20)은 불순물 이온(예컨대, 인, 비소, 또는 안티몬)의 주입을 통하여 형성된 드리프트 영역(Drift region, 210)을 포함하며, 상기 드리프트 영역 내에 다른 소자 부분과의 전기적 접속을 위한 라인 컨택(212)이 형성된다.
상기 라인 컨택(212)은 상기 드레인 영역(20)에 형성된 다수의 드레인들(미도시)에 수평적으로 연결된다. 따라서 상기 라인 컨택(212)은 컨택홀보다 금속 배선의 두께(또는 면적)이 크기 때문에 접촉 저항이 감소한다.
예컨대, 상기 드레인 영역에 형성된 다수의 드레인들을 수평적으로 형성된 라인 컨택을 통하여 연결함으로써 상기 다수의 드레인들과 접촉되는 실리사이드 또는 금속 배선과의 사이에 접촉 저항이 감소하게 된다.
따라서 고전압 및 고전류를 드라이브해야 하는 고전압 트랜지스터에 있어서 상술한 바와 같이 상기 고저압 트랜지스터의 드레인 영역에 형성된 드레인들을 상기 라인 컨택을 사용하여 실리사이드 또는 금속 배선과 연결하게 되는 경우 컨택 저항을 감소시키고, 전류(또는 전압)을 일정하게 드라이브할 수 있다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자의 레이 아웃 중 라인 컨택의 형태를 나타낸다.
먼저 도 3a에 도시된 바와 같이 상기 라인 컨택은 드리프트 영역(320)과 수평적으로 하나의 일자형 라인 형태(322)로 형성될 수 있으며, 도 3b에 도시된 바와 같이 드리프트 영역(330)과 수평되게 형성되며 각각의 라인이 서로 분리된 2개의 일자형 라인으로 형성될 수 있다.
또한 도 3c에 도시된 바와 같이 드리프트 영역(340)과 수평되게 사다리 형태로 형성될 수 있다. 본 발명의 기술적 사상은 도 3a 내지 도 3c에 도시된 라인 컨택의 형태에 한정되지 않고, 이는 단지 실시 예에 지나지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 고전압 반도체 소자의 컨택 레이 아웃을 나타낸다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 콘택 레이 아웃을 나타낸다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자의 레이 아웃 중 라인 컨택의 형태를 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
10: 게이트 영역, 20: 드레인 영역,
30: 소스 영역, 40: 백게이트 영역,
12, 24, 32: 컨택홀, 210: 드리프트 영역,
212, 332, 342: 라인 컨택.
Claims (4)
- 반도체 기판 상에 게이트 영역, 및 상기 게이트 영역 양측에 형성된 소스 영역과 드레인 영역;상기 게이트 영역에 형성된 적어도 하나의 컨택홀; 및상기 소스 영역과 상기 드레인 영역 중 어느 하나에 형성된 적어도 하나의 라인 컨택을 포함하는 반도체 소자의 컨택 레이 아웃.
- 제1항에 있어서, 상기 적어도 하나의 라인 컨택은,수평적으로 서로 분리된 적어도 하나의 라인인 것을 특징으로 하는 반도체 소자의 컨택 레이 아웃.
- 제2항에 있어서, 상기 적어도 하나의 라인 컨택은,수평적으로 격자 무늬형 라인인 것을 특징으로 하는 반도체 소자의 컨택 레이 아웃.
- 제1항에 있어서, 상기 적어도 하나의 라인 컨택은,상기 드레인 영역에 형성된 다수의 드레인들에 수평적으로 연결되는 것을 특징으로 하는 반도체 소자의 컨택 레이 아웃.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318502B2 (en) | 2014-09-15 | 2016-04-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
| DE102017120846A1 (de) * | 2017-08-30 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co. Ltd. | Interconnect-Struktur für Rippen-Feldeffekttransistor |
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2007
- 2007-12-27 KR KR1020070138483A patent/KR20090070465A/ko not_active Application Discontinuation
Cited By (4)
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| US9318502B2 (en) | 2014-09-15 | 2016-04-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
| DE102017120846A1 (de) * | 2017-08-30 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co. Ltd. | Interconnect-Struktur für Rippen-Feldeffekttransistor |
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| DE102017120846B4 (de) | 2017-08-30 | 2021-10-14 | Taiwan Semiconductor Manufacturing Co. Ltd. | Interconnect-Struktur für Rippen-Feldeffekttransistor und Verfahren zur Herstellung |
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