CN112510039A - 半导体装置 - Google Patents

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CN112510039A
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CN
China
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gate
layer
contact
metal layer
gate stack
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Application number
CN202010830146.4A
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English (en)
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蔡国强
陈志辉
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在此公开半导体装置及其制造方法。一种例示性的半导体装置包含基板；栅极结构，设置于基板及半导体装置的通道区上，其中栅极结构包含栅极堆叠及沿着栅极堆叠的多个侧壁设置的间隔物，栅极堆叠包含栅极介电层及栅极电极；第一金属层，设置于栅极堆叠上，其中第一金属层在栅极介电层及栅极电极上横向接触间隔物；以及栅极导孔，设置于第一金属层上。

Description

半导体装置
技术领域
本发明实施例涉及半导体技术，特别涉及一种包含导孔的半导体结构。
背景技术
集成电路(integrated circuit，IC)产业经历了快速成长。集成电路的材料与设计的科技进步产生了多个世代的集成电路，其中每一世代具有较先前世代更小更复杂的电路。集成电路演进期间，功能密度(即单位芯片面积的互连装置数目)通常会增加而几何尺寸(即可使用生产工艺创建的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。
然而，此微缩化也增加了集成电路的制造及生产的复杂度，且为了实现以上进展，在集成电路制造及生产上需要类似的发展。例如，已观察到由于半导体装置的微缩化，栅极导孔与源极/漏极(source/drain，S/D)接触件之间的空间逐渐变小。如果栅极导孔与S/D接触件之间的空间太小，例如，由于制造时的叠置遮罩的移位，可能会在栅极与S/D导电材料之间造成漏电流。此外，由于金属栅极与栅极导孔之间以及S/D接触件与S/D导孔之间的较小的接触面积以及不同的导电材料，金属栅极与栅极导孔之间的电阻以及S/D接触件与S/D导孔之间的电阻会较高。因此，需要改进。
发明内容
一种半导体装置，包括：基板；栅极结构，设置于基板上及半导体装置的通道区上，其中栅极结构包括栅极堆叠及沿着栅极堆叠的多个侧壁设置的多个间隔物，栅极堆叠包括栅极介电层及栅极电极；第一金属层，设置于栅极堆叠上，其中第一金属层在栅极介电层及栅极电极上横向接触间隔物；以及栅极导孔，设置于第一金属层上。
一种半导体装置，包括：基板，包括形成于多个源极/漏极区之间的通道区；栅极结构，设置于基板的通道区上，其中栅极结构包括栅极堆叠及沿着栅极堆叠的多个侧壁设置的多个间隔物，且间隔物的顶表面位于栅极堆叠的顶表面上方；多个源极/漏极接触件，设置于基板的S/D区上；第一金属层，设置于S/D接触件上；S/D导孔，具有与第一金属层相同的材料且设置于第一金属层上，其中S/D导孔的底表面的面积小于第一金属层的底表面的面积；以及层间介电(interlayer dielectric，ILD)层，形成于栅极结构上，其中ILD层的顶表面在间隔物的顶表面上延伸。
一种半导体装置的形成方法，包括：形成鳍片于基板上；形成栅极结构于鳍片的通道区上，其中栅极结构包括栅极堆叠及沿着栅极堆叠的多个侧壁设置的多个间隔物，栅极堆叠包括栅极介电层及栅极电极；外延成长源极/漏极部件于该鳍片的源极/漏极区上；形成第一层间介电层于S/D部件及基板上；凹蚀包括间隔物及栅极堆叠的栅极结构，使得间隔物的顶表面低于第一ILD层的顶表面，且栅极堆叠的顶表面低于间隔物的顶表面；以及通过由下而上的成长工艺形成第一金属层于栅极堆叠上，其中第一金属层覆盖包括栅极介电层及栅极电极的栅极堆叠的顶表面。
附图说明
以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1根据本公开的一些实施例示出了用于制造半导体装置的范例方法的流程图；
图2根据本公开的一些实施例示出了范例半导体装置的三维透视图；
图3、图4、图6～图15、图17、及图18根据本公开的一些实施例示出了在图1的方法的中间阶段的范例半导体装置的沿着图2所示的面A-A的剖面图；
图5A根据本公开的一些实施例示出了范例半导体装置的栅极电极与第一金属层之间的接触轮廓的三维透视图；
图5B～图5F根据本公开的一些实施例示出了范例半导体装置的栅极电极与第一金属层之间的接触轮廓的沿着图5A中所示的面B-B的剖面图；
图16根据本公开的一些实施例示出了范例半导体装置的S/D接触件与第二金属层之间的接触轮廓的三维透视图；
图19根据本公开的一些实施例示出了范例半导体装置的栅极电极、第一金属层、及栅极导孔的接触轮廓的三维透视图；
图20根据本公开的一些实施例示出了范例半导体装置的S/D接触件、第二金属层、及S/D导孔的接触轮廓的三维透视图；以及
图21～图23根据本公开的一些实施例示出了范例半导体装置的沿着图2中所示的面A-A的剖面图。
附图标记说明：
100：方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130：操作
200：半导体装置
202：基板
204：鳍片
210：栅极结构
211：栅极堆叠
212：栅极介电层
213：栅极电极
214：栅极间隔物(间隔物)
214-1：介电层
214-2：图案层
218：沟槽
218-1：顶部
218-2：底部
220：外延S/D部件(S/D部件)
230：第一ILD层
240：第一金属层
242：牺牲层
244：接触开口
246：第一隔离部件
248：第二ILD层
250：S/D接触件
252：第二隔离部件
252’：隔离层
254：第二金属层
260：接触蚀刻停止层(CESL层)
270：第三ILD层
280：S/D接触孔
290：栅极导孔
A-A,B-B：面
H1,H2,H3,H4,H5,H6：高度
x,y,z：方向
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。
此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。另外，在本公开中一个部件位于另一个部件上、连接至另一个部件、及/或耦合至另一个部件的形成可以包含部件直接接触的实施例，也可以包含额外的部件插入这些部件的实施例，使得这些部件可以不是直接接触。此外，空间相对用词，例如“较低的”、“较高的”、“水平”、“垂直”、“上方”、“在……上”、“下方”、“在……下”、“上”、“下”、“顶”、“底”等，及其衍伸字(例如“水平地”、“向下地”、“向上地”等)是为了便于描述本公开的一个部件与另一个部件的关系。空间相对用词用以包括装置包含部件的不同方位。更进一步，当一个数字或一个范围的数字以“约”、“大约”、及类似用语描述，该用语是用以涵盖落在包含所描述的数字的合理范围的数字，例如落在所描述的数字或本领域中技术人员所理解的其他数值的+/-10％之中。例如，用语“约5nm”涵盖从4.5nm到5.5nm的尺度范围。
本公开大致上涉及半导体装置及其制造。由于半导体装置的微缩化，半导体装置的不同的组件之间的几何尺寸越来越小，可能会造成一些问题并损害半导体装置的性能。例如，在现有的制造中，由于硬遮罩的叠置移位及/或制造偏差，栅极导孔与S/D接触件之间的空间可能会非常小。由于栅极导孔与S/D接触件之间的短路径，可能会产生漏电流。这可能包含低产率及损害半导体装置的效能。此外，始终需要降低金属栅极与栅极导孔之间及/或S/D接触件与S/D导孔之间的电阻。
本公开提供了一种在栅极导孔与S/D接触件之间有硬遮罩隔离(hard maskisolation)的半导体装置。硬遮罩隔离可以包含能够在栅极导孔与S/D接触件之间提供安全的空间的一或多个膜层，借此减轻其之间漏电流的产生。此外，为了降低栅极与栅极导孔之间及/或S/D接触件与S/D导孔之间的电阻，本公开提供了一种半导体装置，其中有额外的金属层设置于栅极与栅极导孔之间及/或S/D接触件与S/D穿孔之间。额外的金属层包含与导孔相同的材料，且扩大接触件(例如，金属栅极或S/D接触件)与导孔(例如，栅极导孔或S/D导孔)之间的接触面积，借此降低其之间的接触电阻。因此，可以改善半导体装置的效能。当然，这些优点只是例示性的，且没有特定优点对于任何特定实施例是必须的。
图1根据本公开的一些实施例示出了用于形成半导体装置200(以下简称为“装置200”)的方法100的流程图。方法100只是一个范例且并非试图将本公开限制为超出相关申请文件中明确记载的范围。额外的操作可以在方法100之前、过程中、及之后进行，且一些所描述的操作可以为了上述方法的其他实施例被取代、删除、或移动。以下结合其他附图以描述方法100，上述附图中示出了在方法100的中间步骤中装置200的各种三维及剖面图。特别是，图2示出了最初提供的装置200的三维图。图3、图4、图6～图15、图17及图18示出了装置200的沿着图2中所示的面A-A(即沿着x方向)的剖面图。
装置200可以是一种在集成电路(integrated circuit，IC)加工期间所制造的中间装置，其可以包含：静态随机存取存储器(static random-access memory，SRAM)及/或其他逻辑电路；无源元件，例如电阻器、电容器、及电感器；以及主动元件，例如p型鳍式场效晶体管(p-type FETs，PFETs)、n型鳍式场效晶体管(n-type FETs，NFETs)、鳍式场效晶体管(Fin-like FETs，FinFETs)、金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field effect transistors，MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、双极晶体管、高电压晶体管、高频晶体管、及/或其他存储器单元。装置200可以是集成电路(IC)的一部分的核心区(通常称为逻辑区)、存储器区(例如静态随机存取存储器(SRAM)区)、模拟区、边缘区(通常称为输入/输出(I/O)区)、虚设区(dummy region)、其他适合的区、或其组合。在一些实施例中，装置200可以是一部分的IC芯片、系统单芯片(system on chip，SoC)、或其中一部分。本公开并非限定于任何特定数目的装置或装置区、或限定于任何特定装置配置。例如，虽然所示出的装置200是一种三维FET装置，本公开也可以提供用于制造平面FET装置的实施例。
参照图1及图2，在操作102，方法100提供了一种半导体装置200。半导体装置200包含一或多个鳍片204，鳍片204从基板202突出且由隔离结构208分离。一或多个栅极结构210设置于基板202及鳍片204上。栅极结构210定义出鳍片204的通道区(被栅极结构210覆盖)、源极区及漏极区(皆称为源极/漏极(S/D)区)。栅极结构210可以包含栅极堆叠211及沿着栅极堆叠211的侧壁设置的栅极间隔物214。栅极结构210可以包含其他组件，例如一或多个栅极介电层(设置于基板202上且栅极堆叠211下方)、阻障层、粘着层(glue layer)、盖层、其他适合的膜层、或其组合。各种栅极硬遮罩层可以设置于栅极堆叠211上，且可以视为栅极结构210的一部分。装置200也可以包含外延成长于基板202及鳍片204上的S/D部件220。装置200也可以包含设置于基板202及鳍片204上以及栅极结构210之间的层间介电(interlayer dielectric，ILD)层230。应当理解，装置200所包含的组件并非限定于如图2所示的数目及配置。装置200可以包含更多或更少的组件，例如，更多或更少的栅极结构及/或S/D部件。
在图2所描绘的实施例中，装置200包含基板(晶圆)202。在所描绘的实施例中，基板202是包含硅(silicon)的块体(bulk)基板。替代地或额外地，块体基板包含另一种元素半导体、化合物半导体、合金半导体、或其组合。替代地，基板202是绝缘层上半导体(semiconductor-on-insulator)基板，例如绝缘层上硅(silicon-on-insulator，SOI)基板、绝缘层上硅锗(silicon germanium-on-insulator，SGOI)基板、或绝缘层上锗(germanium-on-insulator，GOI)基板。绝缘层上半导体基板可以利用分离值入氧气(separation by implantation of oxygen，SIMOX)、晶圆接合、及/或其他适合的方法来制造。基板202可以包含各种掺杂区。在一些实施例中，基板202包含由n型掺质掺杂的n型掺杂区(例如，n型壁)，其中n型掺质为例如磷(phosphorus)(例如，31P)、砷(arsenic)、其他n型掺质、或其组合。在一些实施例中，基板202包含由p型掺质掺杂的p型掺杂区(例如，p型壁)，其中p型掺质为例如硼(boron)(例如，11B、BF2)、铟(indium)、其他p型掺质、或其组合。可以进行离子植入工艺、扩散工艺、及/或其他适合的掺杂工艺以形成各种掺杂区。
半导体鳍片204形成于基板202上。每个鳍片204可以适合用于提供n型FET或p型FET。鳍片204定向为实质上与彼此平行。每个鳍片204具有沿着其x方向上的长度定义的至少一个通道区以及至少一个源极区及一个漏极区，其中上述至少一个通道区被栅极结构覆盖且设置于S/D区之间。在一些实施例中，鳍片204为部分的基板202(例如基板202的材料层的一部分)。例如，在所描绘的实施例中，其中基板202包含硅，鳍片204包含硅。替代地，在一些实施例中，鳍片204是定义于材料层中，例如上覆基板202的一或多个半导体材料层。例如，鳍片204可以包含具有各种半导体层(例如异质结构)的半导体层堆叠，其设置于基板202上。半导体层可以包含任何适合的半导体材料，例如硅、锗(germanium)、硅锗(silicongermanium)、其他适合的材料、或其组合。半导体层可以包含相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度、及/或配置，取决于装置200的设计需求。鳍片204是由包含各种沉积、光微影、及/或蚀刻工艺的任何适合的工艺所形成。
隔离结构208形成于基板202上且分离较低的部分的鳍片204。隔离结构208电性上隔离装置200的主动装置区及/或被动装置区。隔离结构可以配置为不同的结构，例如浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deep trench isolation，DTI)结构、硅局部氧化(local oxidation of silicon，LOCOS)结构、或其组合。隔离结构208包含隔离材料，例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、其他适合的隔离材料、或其组合。隔离结构208是通过以下工艺所沉积：化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic vapor deposition，ALD)、高密度等离子体CVD(high density plasma CVD，HDPCVD)、金属有机CVD(metal organic CVD，MOCVD)、远程等离子体CVD(remote plasma CVD，RPCVD)、等离子体辅助CVD(plasma enhanced CVD，PECVD)、低压CVD(low pressure CVD，LPCVD)、原子层CVD(atomic layer CVD，ALCVD)、常压CVD(atmosphere pressure CVD，APCVD)、其他适合的沉积工艺、或其组合。在一些实施例中，隔离结构208是在鳍片204形成之前形成(隔离优先方案(isolation-first scheme))。在一些其他的实施例中，鳍片204是在隔离结构208形成之前形成(鳍片优先方案(fin-first scheme))。可以在隔离结构208上进行平坦化工艺，例如化学机械抛光(chemicalmechanical polishing，CMP)工艺。
在图2所描绘的实施例中，各种栅极结构210形成于鳍片204上。栅极结构210沿着y方向延伸且设置为实质上彼此平行。栅极结构210齿合(engage)鳍片204的各个通道区，使得电流可以在操作中流动于鳍片204的各个S/D区之间。每个栅极结构210可以包含栅极堆叠211及间隔物214。栅极堆叠211可以包含栅极介电层212、栅极电极213、硬遮罩层(未显示)、及/或其他适合的膜层。栅极介电层212可以包含高k介电材料，其为具有大于二氧化硅(silicon dioxide，SiO2)的介电常数(大约是3.9)的介电常数的材料。栅极电极213可以包括含金属的材料。在一些实施例中，栅极电极213可以包含功函数金属组件及填充金属组件。功函数金属组件是配置为调整其对应的FET的功函数以达到期望的临界电压(threshold voltage，Vt)。在各种实施例中，功函数金属组件可以包含TiAl、TiAlN、TaCN、TiCN、TiN、WN、W、其他适合的材料、或其组合。填充金属组件是配置为用作功能性栅极结构的主要导电部。在各种实施例中，填充金属组件可以包含铝(Aluminum，Al)、钨(tungsten，W)、铜(Copper，Cu)、或其组合。每个栅极结构210具有在S/D区之间沿着x方向的栅极长度。
间隔物214沿着栅极堆叠211的侧壁设置。间隔物214可以包含一或多个介电层及图案层。例如，如图2所描绘，间隔物214包含沿着栅极堆叠211的侧壁设置的介电层214-1以及沿着介电层214-1的侧壁设置的图案层214-2。在一些实施例中，介电层214-1可以包含任何适合的介电材料，例如硅、氧(oxygen)、碳(carbon)、氮(nitrogen)、其他适合的材料、或其组合(例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、或碳化硅(silicon carbide，SiC)、低k(k<3.9)介电质)。在一些实施例中，图案层214-2可以包含具有与介电层不同的蚀刻速率的任何适合的材料，例如氮化硅(SiN)、碳氮化硅(silicon carbon nitride，SiCN)、碳氮氧化硅(silicon oxycarbonitride，SiOCN)、其他适合的材料、或其组合。例如，间隔物214的图案层214-2包含富氮(nitride-rich)SiN，其中氮化物的莫耳比率是约20％至约60％(例如，多于50％)。间隔物214的形成可以包含各种步骤。例如，第一，介电层214-1共形地形成于基板202上，且图案层214-2共形地形成于介电层214-1上。介电层214-1可以通过任何适合的方法来形成，例如ALD、CVD、PVD、其他适合的方法、或其组合。图案层214-2可以通过任何适合的方法，例如ALD，沉积至任何适合的厚度。随后，通过非等向性蚀刻工艺或任何其他适合的工艺来移除介电层214-1及图案层214-2的顶部。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻(reactive ion etching，RIE)工艺、或其组合。介电层214-1及图案层214-2的剩余的部分形成栅极间隔物214。
在一些其他的实施例中，栅极结构210是在制造装置200的其他组件(例如，外延S/D部件220及第一ILD层230)之后利用栅极替换工艺(gate replacement process)所形成。在栅极替换工艺中，形成虚置栅极结构于鳍片204的通道区上。每个虚置栅极结构可以包括含有多晶硅(或多晶)的虚置栅极电极与各种其他膜层，例如，设置于虚置栅极电极上的硬遮罩层，以及设置于鳍片204及基板202上和虚置栅极电极下方的界面层。接着间隔物214通过前述任何适合的方法沿着虚置栅极结构的侧壁形成。在形成外延S/D部件220以及第一ILD层230之后，利用一或多种蚀刻工艺(例如湿蚀刻、干蚀刻、RIE、或其他蚀刻技术)将虚置栅极结构沿着间隔物214移除，因此在鳍片204的通道区上留下开口以代替被移除的虚置栅极结构。接着通过各种工艺，例如ALD、CVD、PVD、及/或其他适合的工艺，用介电材料填充开口以形成栅极介电层212。接着沉积金属栅极材料(例如，栅极电极213包含功函数组件及金属填充组件)于栅极介电层上以形成金属栅极堆叠211。栅极堆叠211是通过各种沉积工艺所形成，例如ALD、CVD、PVD、及/或其他适合的工艺。可以进行CMP工艺以移除栅极堆叠211及/或间隔物214的过量的材料以平坦化栅极结构210。
在一些实施例中，栅极结构210以及第一ILD层230沿着z方向的高度H1为约30nm至约60nm。
依旧参照图2，装置200也包含形成于鳍片204的源极/漏极区的外延S/D部件220。例如，半导体材料(例如硅锗(SiGe)、磷化硅(silicon phosphide，SiP)或碳化硅(SiC))外延成长于鳍片204，形成外延S/D部件220于鳍片204上。在一些进一步的实施例，外延源极/漏极部件220沿着y方向横向延伸(成长)，使得外延源极/漏极部件220合并为跨越一个以上鳍片的外延源极/漏极部件。在一些实施例中，外延源极/漏极部件220包含部分合并的部分及/或完全合并的部分。在一些其他的实施例中，外延源极/漏极部件220在各自的鳍片204上分离且并未横向合并。外延工艺可以实施CVD沉积技术(例如，气相外延(vapor-phaseepitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、LPCVD、及/或PECVD)、分子束外延(molecular beam epitaxy)、其他适合的SEG工艺、或其组合。外延工艺可以使用气体及/或液体前驱物，上述前驱物会与鳍片204的成分交互作用。在一些欲形成N型FET装置的实施例中，S/D部件220可以包含外延成长的硅(epitaxially grown silicon，epiSi)。替代地，在欲形成P型FET装置时，S/D部件220可以包含外延成长的硅锗(SiGe)。在一些实施例中，S/D部件220在外延工艺中可以是原位(in-situ)掺杂的或无掺杂的。在一些实施例中，S/D部件220是以n型掺质(例如磷或砷)及/或p型掺质(例如硼或BF2)来掺杂，取决于在各自的FET装置区制造的FET的类型。在一些实施例中，S/D部件220包含在通道区中达到期望的拉伸应力及/或压缩应力的材料及/或掺质。在一些实施例中，通过将杂质添加至外延工艺的源极材料以在沉积时掺杂外延S/D部件220。在一些实施例中，外延S/D部件220是通过沉积工艺之后的离子注入工艺来掺杂。在一些实施例中，进行退火处理以活化装置200的外延S/D部件220中的掺质。
依旧参照图2，装置200包含形成于基板202的源极/漏极区上、以及栅极结构210之间的第一层间介电(ILD)层230。在一些实施例中，第一层间介电层230可以包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、正硅酸乙脂(tetraethylorthosilicate，TEOS)形成的氧化物、无掺杂的硅酸盐玻璃、或掺杂的氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔硅石玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼掺杂硅玻璃(boron doped silicon glass，BSG)、低k介电材料、其他适合的介电材料、或其组合。例示性的低k介电材料包含FSG、碳掺杂氧化硅、Black
Figure BDA0002637647400000111
(Applied Materials of Santa Clara,California)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚对二甲苯(Parylene)、BCB、SiLK(Dow Chemical,Midland,Michigan)、聚酰亚胺(polyimide)、其他低k介电材料、或其组合。第一ILD层230包含与间隔物214(尤其是间隔物图案层214-2)为不同的材料的介电材料，借此在后续的蚀刻工艺中达到蚀刻选择性。例如，在间隔物图案层214-2包含富氮SiN时，其中氮化物的莫耳比率为约20％至约60％(例如，多于50％)，第一ILD层230包含富氧(oxide-rich)SiO2，其中氧化物的莫耳比率为约20％至约60％(例如，多于50％)。在一些实施例中，第一ILD层230有多层结构，其具有多种介电材料。在一些实施例中，第一ILD层230可以通过沉积工艺(例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、电镀、其他适合的方法、或其组合)来形成，借此覆盖基板202、S/D部件220及栅极结构210。在沉积第一ILD层230之后，可以进行CMP工艺及/或其他平坦化工艺以露出栅极结构210。
现在参照图1及图3，在操作104，包含栅极堆叠211及间隔物214的栅极结构210被凹蚀，使得每个栅极堆叠211及间隔物214具有在第一ILD层230的顶表面下方的顶表面。在一些实施例中，如图3所描绘，栅极堆叠211及间隔物214被凹蚀至不同的高度，使得栅极堆叠211的顶表面在间隔物214的顶表面下方，且两者皆在第一ILD层230的顶表面下方。凹蚀工艺可以包含多于一个步骤。例如，在第一步骤中，包含栅极堆叠211及间隔物214的栅极结构210被凹蚀至高度H2，高度H2小于第一ILD层230的高度H1；接着，在第二步骤中，进一步将栅极堆叠211凹蚀至高度H3，高度H3小于间隔物214的高度H2。凹蚀工艺可以包含不同的蚀刻工艺，例如，干蚀刻、湿蚀刻、或其组合。在一些实施例中，包含栅极堆叠211及间隔物214的栅极结构210是通过选择性干蚀刻从高度H1凹蚀至高度H2，接着进一步通过湿蚀刻及干蚀刻的组合将栅极堆叠211凹蚀至高度H3。在所描述的实施例中，T形沟槽218形成于包含栅极堆叠211及间隔物214的栅极结构210上以及第一ILD层230之间。如图3所描绘，沟槽218包含顶部218-1及底部218-2，在x-z平面形成一个T形剖面，其中顶部218-1具有比底部218-2更大的开口。在所描绘的实施例中，沟槽218的顶部218-1位于间隔物214的顶表面上且由第一ILD层230的一部分侧壁包围，而沟槽218的底部218-2位于栅极堆叠211的顶表面上，位于间隔物214的顶表面下方，且由间隔物214的一部分侧壁包围。
在一些实施例中，第一ILD层230沿着z方向的高度H1为约30纳米(nm)至约60nm；间隔物214沿着z方向的高度H2为约20nm至约40nm，H2比第一ILD层230的高度H1低约5nm至约20nm。在一些进一步的实施例中，间隔物214的高度H2为第一ILD层230的高度H1的约50％至约80％。在一些实施例中，栅极堆叠211沿着z方向的高度H3为约5nm至约20nm，H3比间隔物214的高度H2低约10nm至约30nm。在一些进一步的实施例中，栅极堆叠211的高度H3为间隔物214的高度H2的约30％至约50％，其为第一ILD层230的高度H1的约20％至约40％。在图3所描绘的实施例中，第一ILD层的高度H1为约40nm，间隔物214的高度H2为约30nm，而栅极堆叠211的高度H3为约10nm。在半导体装置的现有结构中，间隔物的高度约与ILD层的高度相同；且栅极电极的高度为约间隔物及ILD层的高度的50％。因此，在本公开中，与半导体装置的现有结构相比，栅极堆叠211与间隔物214之间的高度差较大，且进一步与半导体装置的现有结构相比，栅极堆叠211与第一ILD层230之间的高度差较大。这可以扩大栅极堆叠211与之后形成的S/D导孔280(显示于图18)之间的距离。此外，T形沟槽218将会以低k材料(显示于图18)填充，低k材料可以提供比间隔物214的材料更好的隔离。借此，在本公开中栅极电极与S/D导孔之间的隔离以及S/D接触件与栅极导孔之间的隔离得到改善，可以减轻制造时的叠置移位所造成的漏电流问题。
参照图1、图4、及图5A，在操作106，第一金属层240沉积于栅极堆叠211上。如图5A所描绘，沉积第一金属层240以实质上沿着x方向(栅极长度方向)及y方向(与栅极长度方向垂直的方向)两者覆盖栅极堆叠211的整个顶表面。如图4所描绘，第一金属层240的顶表面位于间隔物214的顶表面下方。且，第一金属层240横向接触间隔物214的侧壁。在一些实施例中，第一金属层240包含金属材料例如钨(tungsten，W)、钴(cobalt，Co)、铝(aluminum，Al)、锆(zirconium，Zr)、金(gold，Au)、铂(platinum，Pt)、铜(copper，Cu)、钌(ruthenium，Ru)、金属化合物、或其组合。在一些实施例中，第一金属层240的材料与栅极堆叠211的材料相异。在一些进一步的实施例中，第一金属层240的材料与之后形成的栅极导孔290(显示于图18)相同。在一些实施例中，第一金属层240是从栅极堆叠211通过由下而上的成长工艺所形成。包含钨的催化剂可以用于促进第一金属层240的由下而上的成长。在一些实施例中，第一金属层240的厚度H4为栅极堆叠211的高度H3的约10％至约30％。例如，第一金属层240沿着z方向的厚度H4为约1nm至约10nm。在图4所描绘的实施例中，第一金属层240的厚度H4为约3nm。
在所描绘的实施例中，第一金属层240是成长为覆盖栅极堆叠211的整个顶表面，尽管在操作104的凹蚀工艺后栅极堆叠211的顶表面可以是平或不平的。图5B～图5F根据本公开的各种实施例示出了第一金属层240与栅极堆叠211之间沿着图5A的面B-B的接触轮廓的剖面图。如图5B～图5F所描绘，栅极堆叠211可以包括含有高k介电材料的栅极介电层212。上述介电层可以沿着间隔物214的侧壁且在基板202的顶表面上沉积为U型。栅极堆叠211也包括包含功函数层及填充金属层的栅极电极213。功函数层包含功函数金属材料且可以共形地沿着栅极介电层212形成。填充金属层包含金属材料且可以沉积为填充于沟槽中，上述沟槽形成于功函数层中。栅极堆叠211可以包含其他未显示于图5B～图5F中的膜层。因此，栅极堆叠211的顶表面可以包含高k介电材料(栅极介电层212)及导电/金属材料(栅极电极213)。由于不同的材料的不同的蚀刻速率，在操作104的凹蚀工艺后栅极堆叠211的顶表面可以是各种形状，如图5B～图5F所描绘。例如，栅极堆叠211的顶表面可以是平的表面(图5B)、阶状(stepped)U形(图5C)、连续U形(图5D)、阶状∩形(图5E)、或连续∩形(图5F)。无论栅极堆叠211的顶表面是什么形状，第一金属层240是由下而上地成长自金属/导电材料，且延伸至介电材料以共形地或非共形地覆盖栅极堆叠211的整个表面。
如图5A所示，栅极堆叠211与第一金属层240之间的接触面是栅极堆叠211的整个顶表面，其远大于现有结构中的栅极导孔与栅极电极之间的接触面。此外，第一金属层240可以包含与之后形成的栅极导孔290相同的导电材料，栅极导孔与第一金属层之间的电阻非常小且可以忽略。借此，因为接触电阻与接触面积成反比，金属栅极(例如，栅极堆叠211)与栅极导孔(例如，图18所叙述的栅极导孔290)之间的接触电阻可以降低，且可以改善装置效能。
依旧参照图1及图4，在操作108，牺牲层242沉积于基板202上。牺牲层242的材料可以包含硅、硅化合物、氮化物化合物、氧化物化合物，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、其他介电材料、或其组合。在一些实施例中，牺牲层242的材料与间隔物214及第一ILD层230的材料不同(具有不同的蚀刻选择性)。例如，牺牲层242包含富硅(silicon-rich)SiN，其中硅的莫耳比率为约20％至约60％(例如，多于50％)；间隔物图案层214-2包含富氮SiN，其中氮化物的莫耳比率为约20％至约60％(例如，多于50％)，且第一ILD层230包含富氧SiO2，其中氧化物的莫耳比率为约20％至约60％(例如，多于50％)。牺牲层242可以通过CVD、PVD、ALD、其他沉积工艺、或其组合来沉积。平坦化工艺(例如，CMP)可以接着用于移除牺牲层242的顶部，直到露出第一ILD层230。
参照图1及图6，在操作110，第一ILD层230是沿着牺牲层242及间隔物214(特别是间隔物图案层214-2)的侧壁来蚀刻，因此在装置200的源极/漏极区上留下接触开口244以取代被移除的第一ILD层。因为第一ILD层230的材料具有与间隔物图案层214-2及牺牲层242的材料不同的蚀刻选择性，选择性蚀刻工艺只移除第一ILD层230而不损害间隔物214及牺牲层242。在一些实施例中，如图6所描绘，第一ILD层230实质上完全被移除，因此接触开口244具有在装置200的源极/漏极区上的底表面以及由间隔物214的侧壁及牺牲层242的侧壁所形成的侧壁。在一些实施例中，第一ILD层可以不被完全移除。在之后的工艺中，可以将导电材料(即图7中的S/D接触件250)填充于接触开口244中以形成S/D接触件250，使得源极/漏极接触件的临界尺寸(critical dimension，CD)可以通过此自对准(self-aligned)S/D接触件形成工艺来最大化，帮助降低S/D电阻且扩大S/D导孔对准宽裕度(alignmentwindow)。在一些实施例中，第一ILD层230的选择性蚀刻工艺可以包含湿蚀刻、干蚀刻、RIE、或其组合。
参照图1及图7，在操作112，导电材料沉积于接触开口244中以形成S/D接触件250。在一些实施例中，S/D接触件250可以包含钨(W)、钴(Co)、铊(tantalum，Ta)、钛(titanium，Ti)、铝(Al)、锆(Zr)、金(Au)、铂(Pt)、铜(Cu)、钌(Ru)、金属化合物例如氮化钛(titaniumnitride，TiN)、氮化钽(tantalum nitride，TaN)、或其组合。可以由适合的沉积工艺来形成S/D接触件250，例如CVD、PVD、ALD、及/或其他适合的工艺。可以进行CMP工艺以移除任何过剩的S/D接触件250的材料使得S/D接触件250的顶表面实质上与牺牲层242共平面。在图7所描绘的实施例中，S/D接触件250沿着z方向的高度与H1相同，为约30nm至约60nm。如上所述，由于自对准形成工艺，S/D接触件250的CD可以最大化。
参照图1及图8，在操作114，移除牺牲层242。因为牺牲层242的材料(例如，包含富硅SiN)与间隔物214的材料(例如，包含富氮SiN)之间的高蚀刻选择比(high selectiveetching ratio)，可以用选择性介电质蚀刻工艺移除牺牲层242。选择性介电质蚀刻可以实质上完全移除牺牲层242且停止于间隔物214及包含第一金属层240与S/D接触件250的金属层上。
参照图1及图9，在操作116，第一隔离部件246在基板202上沉积于T形沟槽218中。在一些实施例中，第一隔离部件246可以包含介电材料，包含例如，氧化硅(SiO)、氮化硅(SiN)氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、其他硅化合物、氮化物化合物、氧化物化合物、或其组合。第一隔离部件246的材料应该在不同的接触件及/或导孔的导电材料之间根据装置200的设计需求提供良好的硬度及良好的隔离。在一些实施中，第一隔离部件246可以包含多层结构，其具有多种介电材料。第一隔离部件246通过沉积工艺共形地形成于T形沟槽218中。在图9所描绘的实施例中，第一隔离部件246通过ALD工艺共形地形成于第一金属层240上，沿着间隔物214的侧壁的顶部(位于第一金属层240的顶表面上方)延伸至间隔物214的顶表面，更沿着S/D接触件250的顶部的侧壁(位于间隔物214的顶表面上方)延伸至S/D接触件250的顶表面。在所描绘的实施例中，第一隔离部件246是共形地沉积，使得第一隔离部件246沿着不同的方向的厚度实质上相同。在一些实施例中，第一隔离部件246的厚度为栅极电极的高度的约10％至约30％。例如，第二硬遮罩层的厚度为约1nm至约10nm。在图9所描绘的实施例中，第一隔离部件246的厚度为约3nm。因为第一隔离部件246共形地沉积于T形沟槽218中，在第一隔离部件246上方形成较小的T形开口218’，如图9所描绘。T形开口218’在x-z平面中具有T形的剖面图，其中T形开口218’的顶部具有比底部更大的开口。与没有在各种接触件与导孔之间提供额外的介电层的现有结构相比，本公开中的第一隔离部件246可以在源极/漏极接触件(例如，S/D接触件250)与栅极导孔(例如，图18中的栅极导孔290)之间以及金属栅极(例如，栅极堆叠211)与S/D导孔(例如，图18中的S/D导孔280)之间提供增强的隔离，借此可以减轻在制造时的叠置移位所造成的漏电流问题。
依旧参照图1及图10，在操作118，第二ILD层248沉积于第一隔离部件246上。第二ILD层248填满由第一隔离部件246所包围的较小的T形沟槽218’。在一些实施例中，第二ILD层248可以包含低k介电材料、氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、TEOS形成的氧化物、PSG、BPSG、其他适合的介电材料、或其组合。在一些实施中，第二ILD层248具有多层结构，其具有多种介电材料。第二ILD层248是通过沉积工艺形成于第一隔离部件246上，例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、电镀、其他适合的方法、或其组合。
参照图1及图11，依旧在操作118，可以用平坦化工艺，例如CMP，移除任何过剩的第一隔离部件246及第二ILD层248的材料以露出S/D接触件250的顶表面。
参照图1及图12，在操作120，S/D接触件250的顶部被移除，使得S/D接触件250从高度H1凹蚀至高度H5。在一些实施例中，如图12所描绘，经凹蚀的S/D接触件250的高度H5大于间隔物214的高度H2。换句话说，经凹蚀的S/D接触件250的顶表面位于间隔物214的顶表面上方。因此，经凹蚀的S/D接触件250接触间隔物214的侧壁以及第一隔离部件246的侧壁两者。在一些其他的实施例中，经凹蚀的S/D接触件250的高度H5可以小于间隔物214的高度H2。换句话说，经凹蚀的S/D接触件250的顶表面位于间隔物214的顶表面下方。因此，经凹蚀的S/D接触件250的侧壁只接触间隔物214的侧壁但不接触第一隔离部件246的侧壁。在一些实施例中，S/D接触件250是通过反应性离子蚀刻(RIE)工艺来凹蚀。例如，化学反应等离子体是由电磁场所产生。来自等离子体的高能离子被释放且攻击S/D接触件250的顶表面并与其反应。根据装置200的设计需求控制反应时间，使得S/D接触件250可以被蚀刻至适当的高度H5。在一些实施例中，S/D接触件250被凹蚀一定程度的H6以达到高度H5(H5+H6＝H1)。在一些实施例中，凹蚀的程度H6为栅极堆叠211的高度H3的约10％至约60％。例如，凹蚀的程度H6为约1nm至约20nm。在图12所描绘的实施例中，凹蚀的程度H6为约10nm。
参照图1、图13、及图14，在操作122，第二隔离部件252形成于S/D接触件250上。在一些实施例中，第二隔离部件252的介电材料包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、其他硅化合物、氮化物化合物、氧化物化合物、或其组合。第二隔离部件252的材料应该在不同接触件及/或导孔的导电材料之间根据装置200的设计需求提供良好的硬度及良好的隔离。在一些实施例中，第二隔离部件252的材料可以与第一隔离部件246的材料相同。在一些其他的实施例中，第二隔离部件252的材料可以包含与第一隔离部件246不同的材料。第二隔离部件252可以由任何适合的工艺来形成。例如，如图13所描绘，在第一步骤中，通过ALD工艺将隔离层252’共形地沉积在基板202上，特别是在S/D接触件250、第一隔离部件246、及第二ILD层248上。接下来在第二步骤中，如图14所描绘，非等向性地蚀刻隔离层252’，使得只有沿着x方向的部分的隔离层252’被移除，且留下沿着z方向的部分的隔离层。留下的部分的隔离层252’形成第二隔离部件252。在所描绘的实施例中，第二隔离部件252设置于S/D接触件250上方，外边缘对准S/D接触件250的侧壁且内边缘围绕形成于其中的沟槽。第二隔离部件252在z方向具有高度H6，其等于S/D接触件250蚀刻的程度H6。在一些实施例中，高度H6为约1nm至约20nm，其为栅极电极的高度H3的约10％至约60％。在图14所描绘的实施例中，高度H6为约10nm。相较于在各种接触件及导孔之间没有提供额外的隔离部件/层的现有结构，在本公开中，第二隔离部件252，与第一隔离部件246独立或合并，可以在各种接触件与导孔(例如，图18所示出的S/D接触件250与栅极导孔290、或金属栅极堆叠211与S/D接触件280)之间提供更好的隔离。因此，在制造时的叠置移位所造成的漏电流问题可以减轻，且可以改善半导体的效能。
参照图1、图15、及图16，在操作124，第二金属层254沉积于在第二隔离构件252中及S/D接触件250上方形成的沟槽中。在一些实施例中，第二金属层254的材料可以与第一金属层240相同或不同。在一些进一步的实施例中，第二金属层254的材料可以与S/D接触件250的材料不同。在一些进一步的实施例中，第二金属层254的材料与之后形成的S/D导孔280(显示于图18中)的材料相同。在一些实施例中，第二金属层254的材料包含W、Co、Al、Zr、Au、Pt、Cu、Ru、金属化合物、或其任何组合。在一些实施例中，第二金属层254可以由下而上地从S/D接触件250成长，或通过与第一金属层240的制造相似的其他适合的工艺来成长。在一些实施例中，第二金属层254沿着z方向由下而上成长的厚度实质上与第二隔离部件252的厚度H6相同，其为栅极堆叠211的高度H3的约10％至约60％。例如，第二金属层254的厚度H6为约1nm至约20nm。在图15所描绘的实施例中，第二金属层254的厚度H6为约10nm。如图16所描绘，第二金属层254沉积于第二隔离部件252之间且在S/D接触件250上沿着S/D接触件在y方向(与栅极长度的方向垂直的方向)的整个长度延伸。换句话说，第二金属层254与第二隔离部件252及S/D接触件250的接触面为S/D接触件250的整个顶表面，比现有结构中的S/D导孔与S/D接触件的接触面更大。与第一金属层240相似，第二金属层254具有与S/D导孔相同的材料，且扩大S/D导孔与S/D接触件之间的接触面。借此，S/D接触件与S/D导孔之间的接触电阻降低，且可以改善半导体装置的效能。
参照图1及图17，在操作126，接触蚀刻停止层(contact etch stop layer，CESL)260形成于基板202上。在一些实施例中，CESL260包含介电材料，其包括硅及氮(例如，SiN或SiON)。此外，在操作126，第三ILD层270形成于CESL260上及基板202上。在一些实施例中，第三ILD层285包含介电材料，其包括例如，SiO、SiN、SiON、TEOS形成的氧化物、PSG、BPSG、低k介电材料(K<3.9)、其他适合的介电材料、或其组合。第三ILD层270包含与CESL260不同的介电材料。在一些实施例中，其中CESL260包含硅及氮，第三ILD层270包含与CESL260的介电材料不同的低k介电材料。在一些实施例中，第三ILD层270可以具有多层结构，其具有多种介电材料。第三ILD层270及/或CESL260通过，例如，沉积工艺(例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、电镀、其他适合的方法、或其组合)形成于基板202上。在CESL260及/或第三ILD层270的沉积之后，进行CMP工艺及/或其他平坦化工艺以平坦化装置200的顶表面。在一些实施例中，CESL层260沿着z方向的厚度为约1nm至约10nm，且第三ILD层270沿着z方向的厚度为约5nm至约30nm。
参照图1及图18，在操作128，S/D导孔280及栅极导孔290通过CESL260及第三ILD层270形成于基板202上。S/D导孔280及栅极导孔290的材料可以包含W、Co、Al、Zr、Au、Pt、Cu、金属化合物、或其任何组合。为了降低源极/漏极导孔280与源极/漏极接触件250之间的接触电阻，S/D导孔280包含与第二金属层254相同的材料。为了降低栅极导孔290与栅极堆叠211之间的接触电阻，栅极导孔290包含与第一金属层240相同的材料。
S/D导孔280与栅极导孔290的形成可以包含各种工艺。例如，在第一步骤中，可以通过光微影、及/或蚀刻工艺以形成接触开口。一个例示性的光微影工艺包含形成上覆第三ILD层270的光刻胶层(光刻胶)、将光刻胶曝光为一图案、进行曝光后烘烤(post-exposurebake)工艺、及显影光刻胶以形成包含光刻胶的遮蔽元件(masking element)。遮蔽元件接着用于将接触开口蚀刻到第三ILD层270及CESL260中、以及第二ILD层248及设置于第一金属层240上的第一隔离部件246中。蚀刻工艺可以停止于金属材料上，例如，第一金属层240及/或第二金属层254。蚀刻工艺可以包含干蚀刻工艺、湿蚀刻工艺、其他适合的蚀刻工艺、或其组合。图案化的光刻胶层可以在蚀刻工艺之前或之后被移除。接着将导电材料沉积于接触开口中以形成S/D导孔280及栅极导孔290。
图19为显示S/D导孔280、第二金属层254、及S/D接触件250之间的接触轮廓的三维透视图。如图19所描绘，S/D导孔280及第二金属层254包含相同的材料(因此S/D导孔280及第二金属层254之间的电阻可以被忽略)且S/D导孔280及S/D接触件250之间的接触面被其之间的第二金属层254扩大，因此可以降低S/D接触件250及S/D导孔280之间的接触电阻。
相似地，图20为显示栅极导孔290、第一金属层240、及栅极堆叠211之间的接触轮廓的三维透视图。如图20所描绘，栅极导孔290及第一金属层240包含相同的材料(因此栅极导孔290与第一金属层240之间的电阻可以被忽略)，且栅极导孔290与栅极堆叠211之间的接触面被其之间的第一金属层240扩大，因此可以降低金属栅极(栅极堆叠211)与栅极导孔290之间的接触电阻。因此，可以改善装置200的效能。
此外，如图18所示，各种导电接触件及导孔(例如，栅极导孔290及源极/漏极接触件250，或金属栅极堆叠211及S/D导孔280)不只是被间隔物214隔离，也被第二ILD层248、第一隔离部件246及第二隔离部件252隔离。在所描绘的实施例中，栅极堆叠211的顶表面低于间隔物214的顶表面，且间隔物214的顶表面低于第二金属层254的顶表面(即S/D导孔280的底表面)。因此，在本公开中，与现有结构相比，栅极堆叠211与S/D导孔280之间的距离更大。此外，间隔物214被凹蚀至低于第二金属层254的顶表面(即S/D导孔280的底表面)，使得T形开口的顶部可以被第二ILD层248及/或第一隔离部件246填充，能够在各种接触件及导孔之间提供比间隔物214更好的隔离。另外，设置于S/D接触件250上及第二金属层254之间的第二隔离部件252可以更增强各种接触件及导孔之间的隔离。因此，与现有结构相比，可以减轻S/D接触件及栅极导孔之间以及金属栅极与S/D导孔之间的漏电流。因此，改善了装置200的效能。
参照图1，在操作130，方法100进行进一步的处理以完成装置200的制造。例如，可以在装置200上形成其他接触开口、接触金属、以及各种其他接触件、导孔、导线、及多层互连部件(例如，金属层及层间介电质)，配置为连接各种部件以形成包含半导体装置的功能性电路。
图21～图23根据本公开提供了装置200的各种实施例。隔离部件246及252为可选的，且其中一或两者可以在这些各种实施例中被删除。
例如，参照图21，第二隔离部件252并未设置于S/D接触件250上，且在第二金属层254与第一隔离部件246之间被删除，使得第二金属层254直接接触第一隔离部件246，且第二金属层254的边缘对准S/D接触件250的侧壁。如图20所描绘，第一隔离部件246设置于第一金属层240的顶表面上，沿着间隔物214的侧壁延伸至间隔物214的顶表面，且更沿着第二金属层254的侧壁延伸。设置第一隔离部件246以在栅极导孔290与S/D接触件250之间、以及S/D导孔280与栅极堆叠211之间提供更好的隔离。在图21所描绘的实施例中，第二金属层254与S/D接触件250之间的接触面积为S/D接触件250沿着x方向及y方向的整个顶表面。金属层240及254(分别与S/D导孔280及栅极290具有相同的材料)设置于接触件(例如，S/D接触件250及栅极堆叠211)与导孔(例如，S/D导孔280及栅极导孔290)之间，分别降低接触件与导孔之间的电阻。
参照图22，第一隔离部件246并未共形地设置于栅极导孔290、间隔物214、及S/D接触件250之间的T形沟槽218中。间隔物214上的T形沟槽218的顶部只由第二ILD层248填充。第二隔离部件252设置于第二ILD层248与第二金属层254之间以提供进一步的隔离于S/D接触件250与栅极导孔290之间以及栅极堆叠211与S/D导孔280之间。分别将金属层240及254设置于接触件(例如，S/D接触件250及栅极堆叠211)与导孔(例如，S/D导孔280及栅极导孔290)之间，降低接触件与导孔之间的电阻。
参照图23，第一隔离部件246及第二隔离部件252两者被删除。在所描绘的实施例中，间隔物214上的T形沟槽218的顶部只由第二ILD层248填充。栅极堆叠211与S/D导孔280之间以及S/D接触件250与栅极导孔290之间的隔离由第二ILD层248增强。第二金属层254与S/D接触件250之间的接触面积为S/D接触件250沿着x方向及y方向的整个顶表面。分别将金属层240及254设置于接触件(例如，S/D接触件250及栅极堆叠211)与导孔(例如，S/D导孔280及栅极导孔290)之间，降低接触件与导孔之间的电阻。
尽管并非旨在限制，本公开的一或多个实施例为半导体装置及其形成工艺提供了许多利益。例如，本公开的实施例提供了在接触件与导孔之间(例如，S/D接触件与S/D导孔之间、及/或金属栅极与栅极导孔之间)包含金属层的半导体装置。金属层包含与导孔相同的材料且扩大了接触件与导孔之间的接触面，因此接触件与对应的导孔之间的接触电阻降低。本公开的半导体装置也可以在各种接触件与导孔之间包含隔离部件，例如，在S/D接触件与栅极导孔之间。隔离部件在接触件与导孔之间提供间隔物以外的进一步的隔离，可以减轻各种接触件与导孔之间的短路径所造成的漏电流。因此，可以改善半导体装置的效能。
本公开提供了许多不同的实施例。在此公开了具有金属层及硬遮罩层于接触件与导孔之间的半导体装置及其制造方法。一个例示性的半导体装置包含设置于基板上与半导体装置的通道区上的栅极结构。栅极结构包含栅极堆叠与沿着栅极堆叠的侧壁设置的间隔物。栅极堆叠包含栅极介电层与栅极电极。半导体装置还包含设置于栅极堆叠上的第一金属层，其中第一金属层在栅极介电层与栅极电极上横向接触间隔物。半导体装置还包含设置于第一金属层上的栅极导孔。
在一些实施例中，第一金属层的顶表面位于间隔物的顶表面下方。在一些实施例中，第一金属层的材料与栅极导孔的材料相同。
在一些实施例中，半导体装置还包含：源极/漏极(S/D)接触件，设置于半导体装置的源极/漏极区上；S/D导孔，设置于源极/漏极接触件上；以及第二金属层，设置于S/D接触件与S/D导孔之间，其中第二金属层的底表面接触S/D接触件的顶表面，且第二金属层的底表面的面积大于S/D导孔的底表面的面积。
在一些实施例中，第二金属层的材料与S/D导孔的材料相同。在一些实施例中，间隔物的顶表面低于第二金属层的顶表面。
在一些实施例中，半导体装置还包含第一隔离部件，其形成于第一金属层的顶表面上，沿着间隔物的侧壁延伸至间隔物的顶表面，且更沿着第二金属层的侧壁延伸。
在一些实施例中，半导体装置还包含第二隔离部件，其沿着第二金属层的侧壁设置于S/D接触件上，其中第二介电层背对第二金属层的侧壁对准S/D接触件的侧壁，且第二介电层面向第二金属层的侧壁围绕第二金属层。
另一个例示性的半导体装置包含基板，其包括形成于源极/漏极(S/D)区之间的通道区以及形成于基板的通道区上的栅极结构，其中栅极结构包含栅极堆叠及沿着栅极堆叠的侧壁设置的间隔物，且间隔物的顶表面位于栅极堆叠的顶表面上方。这个另一个例示性的半导体装置还包含：源极/漏极(S/D)接触件，设置于基板的S/D区上；第一金属层，设置于S/D接触件上；S/D导孔，其具有与第一金属层相同的材料，且设置于第一金属层，其中S/D导孔的底表面的面积小于第一金属层的底表面的面积；以及层间介电(ILD)层，形成于栅极结构上，其中ILD层的顶部在间隔物的顶表面上延伸。
在一些实施例中，栅极堆叠与间隔物之间的高度比为约20％至约50％。
在一些实施例中，这个另一个半导体装置还包含：第二金属层，其设置于栅极结构上，其中第二金属层的顶表面低于间隔物的顶表面；以及栅极导孔，其设置于第二金属层上，其中栅极导孔的材料与第二金属层的材料相同，且栅极导孔的底表面的面积小于第二金属层的底表面的面积。
在一些实施例中，这个另一个半导体装置还包含第一隔离部件，其设置于第二金属层上，沿着间隔物的侧壁延伸至间隔物的顶表面，且更沿着第一金属层的侧壁延伸。
在一些实施例中，这个另一个半导体装置还包含第二隔离部件，其设置于S/D接触件上且沿着第一金属层的侧壁，其中第二隔离部件包含背对第一金属层的第一侧壁以及面向第一金属层的第二侧壁，第二隔离部件的第一侧壁对准S/D接触件的侧壁，且第二隔离部件的第二侧壁围绕第一金属层。
在一些实施例中，第一金属层的底表面以及第二隔离部件的底表面接触S/D接触件的顶表面。
一种例示性的方法包含：形成鳍片于基板上；形成栅极结构于鳍片的通道区上，其中栅极结构包含栅极堆叠及沿着栅极堆叠的侧壁设置的间隔物，栅极堆叠包含栅极介电质及栅极电极；外延成长源极/漏极(S/D)部件于鳍片的源极/漏极区上；形成第一层间介电(ILD)层于S/D部件与基板上，凹蚀包含间隔物与栅极堆叠的栅极结构，使得间隔物的顶表面低于第一ILD层的顶表面，且栅极堆叠的顶表面低于间隔物的顶表面；以及通过由下而上的成长工艺形成第一金属层于栅极堆叠上，其中第一金属层覆盖包含栅极介电层与栅极电极的栅极堆叠的顶表面。
在一些实施例中，凹蚀栅极结构包含：一起蚀刻间隔物及栅极堆叠，使得间隔物与栅极堆叠的顶表面低于第一ILD层的顶表面；以及进一步蚀刻栅极堆叠，使得栅极电极的顶表面低于间隔物的顶表面，且T形沟槽形成于栅极堆叠与间隔物上。
在一些实施例中，上述方法还包含：蚀刻第一ILD层以形成S/D接触开口；在S/D接触开口中形成S/D接触件；沉积第二ILD层于第一金属层及间隔物上；以及形成栅极导孔通过第二ILD层且接触第一金属层，其中栅极导孔包含与第一金属层相同的材料，且栅极导孔的底表面的面积小于第一金属层的底表面的面积。
在一些实施例中，上述方法还包含在形成第一金属层之后且在沉积第二ILD层之前形成第一隔离部件，其中第一隔离部件沉积于第一金属层的顶表面上，沿着间隔物的侧壁延伸，在间隔物的顶表面上延伸，且更沿着S/D接触件的侧壁延伸。
在一些实施例中，上述方法还包含凹蚀S/D接触件的顶部；以及形成第二隔离部件于经凹蚀的S/D接触件上，其中第二隔离部件包含接触第一隔离部件的第一侧壁以及背对第一隔离部件的第二侧壁，第一侧壁对准经凹蚀的S/D接触件的侧壁，第二侧壁形成沟槽于其中且经凹蚀的S/D接触件的顶表面的一部分通过沟槽露出。
在一些实施例中，上述方法还包含：形成第二金属层以覆盖露出于沟槽中的经凹蚀的S/D接触件的顶表面；以及形成S/D导孔于第二金属层上，其中S/D导孔包含与第二金属层相同的材料。
以上概述数个实施例，以便在本发明所属技术领域中技术人员可以更理解本实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一基板；
一栅极结构，设置于该基板上及该半导体装置的一通道区上，其中该栅极结构包括一栅极堆叠及沿着该栅极堆叠的多个侧壁设置的多个间隔物，该栅极堆叠包括一栅极介电层及一栅极电极；
一第一金属层，设置于该栅极堆叠上，其中该第一金属层在该栅极介电层及该栅极电极上横向接触所述多个间隔物；以及
一栅极导孔，设置于该第一金属层上。
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