CN115768105A - 半导体结构及其制造方法 - Google Patents

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gate
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semiconductor
circuit region
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吴明园
焦闵
林大文
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Abstract

本公开的实施例提供了一种形成半导体结构的方法，包括：提供包括第一电路区域和第二电路区域的衬底；在衬底上形成半导体堆叠件，其中，半导体堆叠件包括交替堆叠在衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对半导体堆叠件和衬底执行第一图案化工艺，以形成具有第一深度的第一沟槽；对半导体堆叠件和衬底执行第二图案化工艺，以在第一电路区域中形成具有第二深度的第二沟槽并在第二电路区域中形成具有第三深度的第三沟槽，第三深度小于第二深度。本公开的实施例还提供了一种半导体结构。

Description

半导体结构及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体结构及其制造方法。
背景技术
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致得更多的功能。为了满足这些需求，集成电路(IC)工业中的持续的趋势是，制造低成本、高性能、低功耗的IC。到目前为止，已经通过减小IC尺寸(如，最小IC部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种规模缩小也增加了IC制造工艺的复杂程度。因此，要实现IC器件及其性能的持续进步，就需要IC制造工艺和技术方面的类似进步。
最近，已引入多栅极器件以改进栅极控制。已观察到多栅极器件可增加栅极-沟道连接、减少截止状态电流和/或减少短通道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，其包括可以部分或完全地围绕沟道区域延伸的栅极结构，以提供对至少两侧的沟道区域的访问。GAA器件可以大幅缩减IC技术，保持栅极控制并减少SCE，同时与传统IC制造工艺无缝集成。随着GAA器件的不断扩展，在为GAA器件制造栅极结构时出现了挑战，据观察，这些挑战会降低GAA器件性能并增加GAA处理复杂度。因此，尽管现有的GAA器件及其制造方法对于它们的预期目的通常是足够的，但是它们不是在所有方面都完全令人满意。
发明内容
本发明的一个方面提供了一种形成半导体结构的方法，包括：提供包括第一电路区域和第二电路区域的衬底；在所述衬底上形成半导体堆叠件，其中，所述半导体堆叠件包括交替堆叠在所述衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对所述半导体堆叠件和所述衬底执行第一图案化工艺，以形成具有第一深度的第一沟槽；以及对所述半导体堆叠件和所述衬底执行第二图案化工艺，以在所述第一电路区域中形成具有第二深度的第二沟槽并且在所述第二电路区域中形成具有第三深度的第三沟槽，所述第三深度小于所述第二深度。
本发明的另一个方面提供了一种形成半导体结构的方法，包括：提供包括逻辑电路区域和静态随机存取存储器(SRAM)电路区域的衬底；在所述衬底上形成半导体堆叠件，其中，所述半导体堆叠件包括交替堆叠在所述衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对所述半导体堆叠件和所述衬底执行第一图案化工艺，以在所述逻辑电路区域和所述静态随机存取存储器电路区域中形成第一沟槽，所述第一沟槽具有第一深度；以及对所述半导体堆叠件和所述衬底执行第二图案化工艺，以在所述逻辑电路区域中形成具有第二深度的第二沟槽并在所述静态随机存取存储器电路区域中形成具有第三深度的第三沟槽，其中，所述第二图案化工艺包括所述逻辑电路区域中的第一蚀刻占空比和所述静态随机存取存储器电路区域中的第二蚀刻占空比，所述第二蚀刻占空比小于所述第一蚀刻占空比，以及所述第三深度小于所述第二深度。
本发明的又一个方面提供了一种半导体结构，包括：衬底，包括逻辑电路区域和SRAM电路区域；鳍有源区域，位于所述逻辑电路区域和所述SRAM电路区域中，其中，每个鳍有源区域包括竖直堆叠在所述衬底上的多个沟道；深沟槽隔离(DTI)部件，围绕所述鳍有源区域，其中，所述深沟槽隔离部件包括在所述逻辑区域和所述SRAM电路区域中具有第一厚度的第一部分、在所述逻辑电路区域中具有第二厚度的第二部分以及在所述SRAM电路区域中具有第三厚度的第三部分，所述第三厚度小于所述第二厚度；栅极堆叠件，设置在所述鳍有源区域上，环绕所述鳍有源区域中的对应鳍有源区域的所述多个沟道的每一个；以及源极/漏极(S/D)部件，形成在所述鳍有源区域中，每对S/D部件被对应一个栅极堆叠件插入。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的各个方面的用于制造多栅极器件的方法的流程图。
图2A-图11A、图2B-图11B、图2C-图11C和图2D-图11D是根据本公开的各个方面的处于各个制造阶段(诸如与图1中的方法相关联的阶段)的多栅极器件的部分或全部的局部示意图。
图3E和图3F是根据本公开的各个方面的多栅极器件的部分或全部的局部示意图。
图10E是根据本公开的各个方面的多栅极器件的部分或全部的局部示意图。
图11E是根据本公开的各个方面的多栅极器件的部分或全部的局部示意图。
图12A-图12N是根据本公开的各个方面的多栅极器件的部分或全部的局部示意图。
具体实施方式
本公开总体上涉及集成电路器件，更具体地，涉及多栅极器件，诸如全环栅(GAA)器件。
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。附图标记和/或字母可以在本文描述的各种示例中重复。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个所公开的实施例和/或配置之间的关系。此外，以下将描述组件和布置的具体实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，以下本发明中一个部件形成在另一个部件上、连接和/或联接至另一部件可以包括部件以直接接触的方式形成的实施例，并且也可以包括形成插入在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。
而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，以下本发明中一个部件形成在另一个部件上、连接和/或联接至另一部件可以包括部件以直接接触的方式形成的实施例，并且也可以包括形成插入在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。而且，为了便于理解，使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...上方”、“在...下”、“在...下方”、“上”、“下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)空间相对术语以描述本发明的部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同定位。更进一步，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的合理范围内的数值，诸如本领域技术人员所理解的所描述的数值的+/-10％或其他值。例如，词语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
图1示出根据本公开的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。在一些实施例中，方法100制造包括具有不同特性的第一GAA晶体管和第二GAA晶体管的多栅极器件，诸如不同的功能(例如，逻辑器件或存储器件)或不同的导电类型(例如，n型晶体管或p型晶体管)。在所公开的结构和制造该结构的方法中，器件结构，尤其是源极/漏极(S/D)部件的轮廓被不同的设计以优化相应的器件性能，包括减小的寄生电容和减小的接触电阻。具体地，根据各种实施例，GAA晶体管包括具有条形轮廓或棒棒糖状轮廓的S/D部件以用于和相邻的气隙共同降低寄生电容和接触电阻。
在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。在框102处，在衬底上方形成半导体层堆叠件。半导体层堆叠件包括以交替配置竖直堆叠的第一半导体层和第二半导体层。在一些实施例中，操作102包括通过外延生长沉积各种半导体材料(诸如硅和硅锗)。在一些实施例中，掺杂阱，诸如n型掺杂阱和p型掺杂阱，在形成半导体堆叠件之前通过离子注入形成。在框103处，图案化半导体堆叠件以形成有源区域(也称为半导体鳍或鳍)；并且形成隔离部件，诸如用于隔离鳍的深沟槽隔离(DTI)部件。具体地，衬底包括逻辑电路区域和静态随机存取存储器(SRAM)电路区域；并且框103包括用于形成半导体鳍和具有阶梯轮廓的DTI部件的多个操作。更具体地说，框103包括操作103A，对半导体堆叠件执行第一图案化工艺以形成具有第一深度的第一沟槽；操作103B，对半导体堆叠件执行第二图案化工艺以在逻辑电路区域上形成具有第二深度的第二沟槽以及在SRAM电路区域上形成具有第三深度的第三沟槽；操作103C，通过包括沉积和化学机械抛光(CMP)的合适工艺用一种或多种介电材料填充沟槽以形成DTI部件；以及操作103D，通过选择性蚀刻对DTI部件开槽以限定半导体鳍。在第二图案化工艺中，逻辑电路区域的蚀刻占空比大于SRAM电路区域的蚀刻占空比，导致第二深度大于第三深度。
盖层可以形成在第一和第二半导体层堆叠件的侧壁上。在一些实施例中，电介质鳍可以形成在鳍之间的衬底上。电介质鳍具有与鳍相似的轮廓，但包括具有诸如调节鳍密度等优点的介电材料。具体地，半导体层堆叠件中的第二半导体层沿竖直方向(厚度方向)以不均匀的成分形成。在框104处，在半导体层堆叠件上方形成栅极结构。栅极结构包括伪栅极堆叠件和栅极间隔件。可以实施轻掺杂漏极(LDD)注入，并且可以各向异性地蚀刻盖层以去除设置在DTI部件和半导体鳍的顶面上的部分。对盖层的各向异性蚀刻，诸如等离子蚀刻，可以在伪栅极堆叠件和栅极间隔件的形成之间实施。在框106处，去除半导体层堆叠件的部分以形成源极/漏极凹槽。在框108处，沿半导体层堆叠件中的第一半导体层的侧壁形成内部间隔件。在框110处，在源极/漏极凹槽中形成外延源极/漏极(S/D)部件。在框112处，在外延源极/漏极部件上方形成层间介电(ILD)层。在框114处，去除伪栅极堆叠件，从而形成暴露半导体层堆叠件的栅极沟槽。在框116处，从由栅极沟槽暴露的半导体层堆叠件去除第一半导体层，从而在第二半导体层之间形成间隙。在框120处，在第二半导体层周围的栅极沟槽中形成栅极堆叠件。在框122处，对工件执行其他制造工艺，包括形成互连结构。对于方法100的额外的实施例，可以在方法100之前、期间和之后提供额外的步骤，并且可以移动、替换或消除所描述的步骤中的一些。下面的讨论示出可以根据方法100制造的基于纳米线(或基于纳米结构)的集成电路器件的各种实施例。
图2A-图11A、图2B-图11B、图2C-图11C和图2D-图11D是根据本公开的各个方面的处于各个制造阶段(诸如与图1中的方法100相关联的阶段)的多栅极器件(或工件)200的部分或全部的局部示意图。具体地，图2A-图11A是多栅极器件200在X-Y平面中的顶视图；图2B-图11B是多栅极器件200在X-Z平面中分别沿图2A-图11A的线B-B'的示意性截面图；图2C-图11C是多栅极器件200在Y-Z平面中分别沿图2A-图11A的线C-C'的示意性截面图；图2D-图11D是多栅极器件200在Y-Z平面中分别沿图2A-图11A的线D-D'的示意性截面图。
图3E和图3F是根据本公开的各个方面的多栅极器件200的部分或全部的局部示意图。具体地，图3E中的每一个是多栅极器件200在X-Z平面中沿根据各种实施例构造的图3A的线C-C'的示意性截面图。图3F是多栅极器件200在X-Z平面中沿根据各种实施例构造的图3A的线D-D'的示意性截面图。
图10E是根据本公开的各个方面的多栅极器件200的部分或全部在X-Z平面中沿图10A的线B-B'的局部示意图。图11E是多栅极器件200在X-Z平面中沿根据一些实施例构造的图11A的线B-B'的示意性截面图。
多栅极器件200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，多栅极器件200是IC芯片、片上系统(SoC)或它们的部分的部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、静态随机存取存储器(SRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其他合适的存储器类型或其组合。为了清楚的目的，已经简化了各附图以更好地理解本发明的发明构思。在多栅极器件200的其他实施例中，可以在多栅极器件200中添加附加部件，并且可以替换、修改或去除下文描述的一些部件。具体地，衬底202包括用于逻辑电路的第一区域(也称为逻辑电路区域)和用于SRAM电路的第二区域(也称为SRAM电路区域)。
参考图2A-图2D，多栅极器件200包括衬底(例如，晶圆)202。在所描绘的实施例中，衬底202包括硅。替代地或附加地，衬底202包括：另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。替代地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以通过注氧隔离(SIMOX)、晶圆接合和/或其他适当方法制造绝缘体上半导体衬底。取决于多栅极器件200的设计要求，衬底202可以包括各种掺杂区域。在所描绘的实施例中，衬底202包括p型掺杂区域(下文称为p阱)，其可以被配置为用于n型GAA晶体管，以及n型掺杂区域(下文称为n阱)，其可以被配置为用于p型GAA晶体管。N型掺杂区域，诸如n阱，掺杂有n型掺杂剂，诸如磷、砷、其他n型掺杂剂或其组合。P型掺杂区域，诸如p阱，掺杂有p型掺杂剂，诸如硼、铟、其他p型掺杂剂或其组合。在一些实施方式中，衬底202包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各种掺杂区域可以直接形成在衬底202上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或其组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域。
半导体层堆叠件205形成在衬底202上方，其中半导体层堆叠件205包括从衬底202的表面以交错或交替配置竖直(例如，沿z方向)堆叠的第一半导体层210和第二半导体层215。在一些实施例中，半导体层210和半导体层215以所描绘的交错和交替配置外延生长。例如，第一个半导体层210在衬底上外延生长，第一个半导体层215在第一个半导体层210上外延生长，第二个半导体层210在第一个半导体层215上外延生长，以此类推，直至半导体层堆叠件205具有期望数量的第一半导体层210和第二半导体层215。在这样的实施例中，第一半导体层210和第二半导体层215可以被称为外延层。在一些实施例中，第一半导体层210和第二半导体层215的外延生长通过分子束外延(MBE)工艺、化学汽相沉积(CVD)工艺、金属有机化学汽相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现。
第一半导体层210的组成不同于第二半导体层215的组成以在后续处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，第一半导体层210对蚀刻剂具有第一蚀刻速率，并且第二半导体层215对蚀刻剂具有第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，第一半导体层210具有第一氧化速率并且第二半导体层215具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所描绘的实施例中，第一半导体层210和第二半导体层215包括不同的材料、成分原子百分比、成分重量百分比、厚度和/或特性以在蚀刻工艺期间实现期望的蚀刻选择性，诸如实施以形成多栅极器件200的沟道区域中的悬置沟道层的蚀刻工艺。例如，在第一半导体层210包括硅锗并且第二半导体层215包括硅的情况下，通过在后来的沟道释放工艺中使用的蚀刻剂，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料但具有不同的组成原子百分比以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本公开设想半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差异和/或期望的性能特征(例如，使电流最大化的材料)的半导体材料的任何组合，包括任何本文公开的半导体材料。
如下文进一步描述，半导体层215或其部分形成多栅极器件200的沟道区域。在所描绘的实施例中，半导体层堆叠件205包括四个半导体层210和四个半导体层215，它们被配置为形成设置在衬底202上方的四个半导体层对，每个半导体层对具有相应的第一半导体层210和相应的第二半导体层215。在经历后续处理之后，这种配置将导致多栅极器件200具有四个沟道。然而，本公开考虑了半导体层堆叠件205包括更多或更少半导体层的实施例，例如，这取决于多栅极器件200(例如，GAA晶体管)所需的沟道数量和/或多栅极器件200的设计要求。例如，半导体层堆叠件205可以包括两至十个半导体层210和两至十个半导体层215。在所描绘的实施例的进一步中，半导体层210具有厚度t1并且半导体层215具有厚度t2，其中基于多栅极器件200的制造和/或器件性能考虑来选择厚度t1和厚度t2。例如，厚度t1可以被配置为定义多栅极器件200的相邻沟道之间(例如，半导体层215之间)的期望距离(或间隙)，厚度t2可以被配置为实现多栅极器件200的沟道的期望厚度，并且厚度t1和厚度t2可以被配置为实现多栅极器件200的期望性能。在一些实施例中，厚度t1和厚度t2为约1nm至约10nm。
在一些实施例中，半导体层215可以沿z方向具有不均匀的成分，以便对半导体层215应用具有期望的各向异性蚀刻的蚀刻工艺，从而在随后的制造阶段修改半导体层215以具有期望的轮廓。在一些实施例中，半导体层210包括具有基本均匀组成(例如均匀锗浓度CGe)的硅锗，而半导体层215还包括锗浓度沿z方向(厚度方向)非均匀分布的硅锗。每个半导体层215在顶面和底面都具有最高的锗浓度CGmax(原子百分比)，而在中间层具有最低的CGmin。最大浓度CGmax小于半导体层210的锗浓度CGe，最小浓度CGmin小于CGmax，例如在本实施例中最小浓度CGmin为零。
参考图3A-图3F，半导体层堆叠件205被图案化以形成半导体鳍218，并且隔离部件230被形成为围绕各种半导体鳍以用于隔离。半导体鳍218还包括用于区域202A中的n型晶体管的半导体鳍218A和用于区域202B中的p型晶体管的半导体鳍218B。图3A中仅示出一个半导体鳍218A和一个半导体鳍218B。然而，本公开考虑了半导体鳍218A包括多个半导体鳍218A并且半导体鳍218B包括多个半导体鳍218B的实施例，例如，取决于多栅极器件200所需要的n型GAA晶体管的数量和p型GAA晶体管的数量和/或多栅极器件200的设计要求。鳍218A、218B包括衬底部分(即，衬底202的部分)和半导体层堆叠件部分(即，包括半导体层210和半导体层215的半导体层堆叠件205的剩余部分)。鳍218A、218B沿y方向基本上彼此平行地延伸，具有在y方向上定义的长度、在x方向上定义的宽度和在z方向上定义的高度。在一些实施方式中，执行光刻和/或蚀刻工艺以图案化半导体堆叠件205以形成鳍218A、218B。光刻工艺可以包括在半导体层堆叠件205上形成抗蚀剂层(例如，通过旋涂)、执行曝光前烘烤工艺、使用掩模执行曝光工艺、执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(例如紫外(UV)光、深紫外(DUV)光或极紫外(EUV)光)，其中根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、透射和/或反射辐射至抗蚀剂层，从而将图像投影到与掩模图案对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，因此抗蚀剂层的曝光部分会发生化学变化，并且在显影过程中，抗蚀剂层的曝光(或未曝光)部分会溶解，这取决于抗蚀剂层的特性和显影工艺中使用的显影溶液的特性。显影后，图案化抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模去除半导体层堆叠件205的部分。在一些实施例中，图案化的抗蚀剂层形成在设置于半导体层堆叠件205上方的硬掩模层之上，第一蚀刻工艺去除部分硬掩模层以形成图案化硬掩模层，并且第二蚀刻工艺使用图案化硬掩模层作为蚀刻掩模去除部分半导体层堆叠件205。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(RIE)工艺。在蚀刻工艺之后，图案化的抗蚀剂层(以及在一些实施例中，硬掩模层)被去除，例如，通过抗蚀剂剥离工艺或其他合适的工艺。在所描绘的实施例中，鳍218A、218B通过多重图案化工艺形成，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双图案化(SADP)工艺、间隔件即电介质(SID)SADP工艺、其他双重图案化工艺或其组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或其组合。在一些实施例中，在图案化半导体层堆叠件205的同时实施定向自组装(DSA)技术。此外，在一些实施例中，曝光工艺可以实施无掩模光刻、电子束(e-beam)写入和/或离子束写入以用于图案化抗蚀剂层。
在所描绘的实施例中，形成鳍218A和218B的操作包括至少两个图案化工艺(或多个工艺)并且每个都包括一个光刻工艺和一个蚀刻工艺，从而产生具有阶梯轮廓的沟槽和隔离部件。稍后将参考图12A-图12L进一步详细描述形成隔离部件的操作。
盖层220可以通过合适的方法(例如选择性外延生长)形成在鳍218A、218B的侧壁上。盖层220可以包括与第一半导体层210的成分相似的半导体材料。在所描绘的实施例中，盖层220包括硅锗。盖层220提供蚀刻第一半导体层210的路径并且在稍后阶段的沟道释放工艺期间与第一半导体层210一起被去除(将在下文描述)。根据一些实施例，盖层220可以存在于鳍的顶表面上。
在一些实施例中，电介质鳍222可以形成在鳍218之间。电介质鳍222是一种或多种介电材料的电介质部件。图3B中仅示出了一个电介质鳍222。可以存在更多的电介质鳍222，诸如鳍218A左侧的一个和鳍218B右侧的另一个。电介质鳍222可以通过包括沉积在内的任何合适的方法形成。在一些实施例中，电介质鳍222包括电介质堆叠件222A和设置在电介质堆叠件222A上并与电介质堆叠件222A对准的自对准盖222B，如图3E所示。在进一步的实施例中，电介质鳍222通过包括以下操作的过程形成：沉积一种或多种介电材料以填充鳍218之间的间隙；执行化学机械抛光(CMP)工艺；选择性蚀刻以对沉积的介电材料开槽；沉积另一种介电材料并执行另一CMP工艺以形成电介质堆叠件222A和自对准盖222B。在一些实施例中，电介质鳍222包括共形介电层222C和设置在共形介电层222C上的块介电层222D，如图3F所示。在进一步的实施例中，电介质鳍222通过包括以下操作的工艺形成：在鳍218之间的间隙中共形沉积一种或多种介电材料以及在共形介电层222C上沉积另一种介电材料以填充鳍218之间的间隙；并且执行CMP工艺。在一些实施例中，用于图案化半导体堆叠件205的硬掩模可以在该阶段去除。因此，电介质鳍222在鳍218上方延伸。
参考图4A-图4D，栅极结构240形成在鳍218A、218B的部分上方、电介质鳍222上方和隔离部件230上方。栅极结构240在不同于(例如，正交于)鳍218A、218B的纵向方向的方向上纵向延伸。例如，栅极结构240沿x方向基本上彼此平行的延伸，具有在y方向上定义的长度、在x方向上定义的宽度和在z方向上定义的高度。栅极结构240设置在鳍218A、218B的部分上并且限定鳍218A、218B的源极/漏极区域242和沟道区域244。在X-Z平面中，栅极结构240包裹鳍218A、218B的顶面和侧壁面。在Y-Z平面中，栅极结构240设置在鳍218A、218B的相应沟道区域244的顶面上方，使得栅极结构240插入相应的源极/漏极区域242。每个栅极结构240包括对应于将被配置用于n型GAA晶体管的相应栅极结构240的一部分(并且因此对应于跨n型GAA晶体管区域的部分)的栅极区域240-1和对应于将被配置用于p型GAA晶体管的相应栅极结构240的一部分(并且因此对应于跨p型GAA晶体管区域的部分)的栅极区域240-2。取决于要在这些区域上形成的晶体管，诸如p型晶体管或n型晶体管，栅极结构240可以在栅极区域240-1和栅极区域240-2中被不同地配置。例如，每个栅极结构240跨栅极区域240-1和栅极区域240-2，并且可以在栅极区域240-1和栅极区域240-2中以不同方式配置以优化n型GAA晶体管(在栅极区域240-1中具有n栅电极)和p型GAA晶体管(在栅极区域240-2中具有p栅电极)。因此，在下文中，栅极区域240-1将被称为n型栅极区域240-1并且栅极区域240-2将被称为p型栅极区域240-2。
在图4A-图4D中，每个栅极结构240包括伪栅极堆叠件245。在所描绘的实施例中，伪栅极堆叠件245的宽度定义了栅极结构240的栅极长度(Lg)(这里，在y方向上)，其中栅极长度定义了当n型GAA晶体管和/或p型GAA晶体管被导通(接通)时电流(例如，诸如电子或空穴的载流子)在源极/漏极区域242之间行进的距离(或长度)。在一些实施例中，栅极长度为约5nm至约250nm。可以调整栅极长度以实现所需的GAA晶体管的操作速度和/或所需的GAA晶体管的封装密度。例如，当GAA晶体管导通时，电流在GAA晶体管的源极/漏极区域之间流动。增加栅极长度会增加电流在源极/漏极区域之间传播所需的距离，从而增加GAA晶体管完全导通所需的时间。相反，减少栅极长度会减少电流在源极/漏极区域之间传播所需的距离，从而减少GAA晶体管完全导通所需的时间。更小的栅极长度使GAA晶体管能够更快地导通/截止，从而促进更快、高速的操作。更小的栅极长度还有助于更紧密的封装密度(即，可以在IC芯片的给定区域中制造更多的GAA晶体管)，从而增加可以在IC芯片上制造的功能和应用的数量。在所描绘的实施例中，栅极结构240中的一个或多个的栅极长度被配置为提供具有短长度沟道的GAA晶体管。例如，GAA晶体管的栅极长度为约5纳米至约20纳米。在一些实施例中，多栅极器件200可以包括具有不同栅极长度的GAA晶体管。
伪栅极堆叠件245包括伪栅电极，并且在一些实施例中包括伪栅极电介质。伪栅电极包括合适的伪栅材料，诸如多晶硅层。在伪栅极堆叠件245包括设置在伪栅电极和鳍218A、218B之间的伪栅极电介质的实施例中，伪栅极电介质包括介电材料，诸如氧化硅、高k电介质材料、其他合适的电介质材料或其组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。在一些实施例中，伪栅极电介质包括设置在鳍218A、218B上方的界面层(包括例如氧化硅)和设置在界面层上方的高k介电层。伪栅极堆叠件245可以包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。例如，伪栅极堆叠件245还可以包括设置在伪栅电极上方的硬掩模层。
伪栅极堆叠件245通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成。例如，执行沉积工艺以在鳍218A、218B和隔离部件230上方形成伪栅电极层。在一些实施例中，在形成伪栅电极层之前，执行沉积工艺以在鳍218A、218B和隔离部件230上方形成伪栅极介电层。在这样的实施例中，伪栅电极层沉积在伪栅极介电层上方。在一些实施例中，硬掩模层沉积在伪栅电极层上方。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子CVD(RPCVD)、等离子增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀敷、其他合适的方法或它们的组合。然后执行光刻图案化和蚀刻工艺以图案化伪栅电极层(以及，在一些实施例中，伪栅极介电层和硬掩模层)以形成伪栅极堆叠件245，使得伪栅极堆叠件245(包括伪栅电极层、伪栅极介电层、硬掩模层和/或其他合适的层)被配置为如图4A-图4D所示。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
在一些实施例中，轻掺杂源极/漏极(LDD)注入工艺可以应用于半导体层堆叠件205以形成与伪栅极堆叠件245的边缘对准的LDD部件(未示出)。分别形成LDD部件以用于n型GAA晶体管和p型GAA晶体管。例如，n型GAA晶体管的LDD部件包括n型掺杂剂，例如磷，而p型GAA晶体管的LDD部件包括p型掺杂剂，例如硼。在一些实施例中，可以应用蚀刻工艺以在该阶段或在形成栅极间隔件247之后选择性地去除盖层220。
每个栅极结构240还包括邻近相应的伪栅极堆叠件245(即，沿其侧壁)设置的栅极间隔件247。栅极间隔件247通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，包括硅和氮的介电层，诸如氮化硅层，可以沉积在伪栅极堆叠件245上并随后被蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件，形成为与伪栅极堆叠件245相邻。在这样的实施方式中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，可以沉积和蚀刻包括硅和氧(例如，氧化硅)的第一介电层，以形成与伪栅极堆叠件245相邻的第一间隔件组，以及可以沉积和蚀刻包括硅和氮(例如，氮化硅)的第二介电层，以形成与第一间隔件组相邻的第二间隔件组。注意，图4A-图4D中所示的工件200和随后的附图包括更多的电介质鳍222。这不意在限制，并且根据不同的实施例可以存在更多或更少的电介质鳍222。
参考图5A-图5D，鳍218A、218B的暴露部分(即鳍218A、218B的未被栅极结构240覆盖的源极/漏极区域242)被至少部分去除以形成源极/漏极沟槽(凹槽)250。在所描绘的实施例中，蚀刻工艺完全去除鳍218A、218B的源极/漏极区域242中的半导体层堆叠件205，从而暴露源极/漏极区域242中的鳍218A、218B的衬底部分(例如，p阱204A和n阱204B)。源极/漏极沟槽250因此具有由半导体层堆叠件205的剩余部分限定的侧壁(其在栅极结构240下方设置在沟道区域244中)和由衬底202限定的底部，例如源极/漏极区域242中的p阱204A和n阱204B的顶面。在一些实施例中，蚀刻工艺去除了一些但不是全部的半导体层堆叠件205，使得源极/漏极沟槽250具有由源极/漏极区域242中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺进一步去除鳍218A、218B的衬底部分中的一些但不是全部，使得源极/漏极凹槽250在衬底202的最顶部表面下方延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步蚀刻工艺。例如，蚀刻工艺可以包括替代蚀刻剂以单独和交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数被配置为选择性地蚀刻半导体层堆叠件，而对栅极结构240(即，伪栅极堆叠件245和栅极间隔件247)和/或隔离部件230的蚀刻最小(甚至没有)。在一些实施例中，执行诸如本文所述的那些光刻工艺以形成覆盖栅极结构240和/或隔离部件230的图案化掩模层，并且蚀刻工艺使用图案化掩模层作为蚀刻掩模。在一些实施例中，用于形成伪栅极堆叠件245的图案化掩模层保留并用作蚀刻掩模以对源极/漏极区域242开槽。
参考图6A-图6D，通过任何合适的工艺沿半导体层210的侧壁在沟道区域244中形成内部间隔件255。具体地，内部间隔件255形成为与栅极间隔件247(以及LDD部件，如果存在)竖直对准，以提供栅极结构和源极/漏极部件之间的隔离和分离。例如，执行第一蚀刻工艺，其选择性地蚀刻由源极/漏极沟槽250暴露的半导体层210，而对半导体层215的蚀刻最小(甚至没有)，使得在栅极间隔件247下方的半导体层215之间以及半导体层215与衬底202之间形成间隙。半导体层215的部分(边缘)因此悬置在栅极间隔件247下方的沟道区域244中。在一些实施例中，间隙部分地延伸到伪栅极堆叠件245下方。第一蚀刻工艺被配置为横向蚀刻(例如，沿y方向)半导体层210，从而减小半导体层210沿y方向的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。然后，沉积工艺在栅极结构240上方和限定源极/漏极沟槽250的部件(例如，半导体层215、半导体层210和衬底202)上方形成间隔件层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀敷、其他合适的方法或它们的组合。间隔件层部分地(并且在一些实施例中，完全)填充源极/漏极沟槽250。沉积工艺被配置为确保间隔件层填充栅极间隔件247下方的半导体层215之间以及半导体层215与衬底202之间的间隙。然后执行第二蚀刻工艺，选择性地蚀刻间隔件层以形成内部间隔件255，如图6A-图6D所示，而对半导体层215、伪栅极堆叠件245和栅极间隔件247的蚀刻最小(甚至没有)。在一些实施例中，从栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件245和衬底202去除间隔件层。间隔件层(以及因此内部间隔件255)包括与半导体层215的材料和栅极间隔件247的材料不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，其包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，间隔件层包括低k介电材料，例如本文所述的那些。在一些实施例中，将掺杂剂(例如，p型掺杂剂、n型掺杂剂或其组合)引入介电材料中，使得间隔件层包括掺杂的介电材料。
参考图7A-图7D，外延源极/漏极部件形成在源极/漏极凹槽250中。例如，半导体材料从衬底202和半导体层215的被源极/漏极凹槽250暴露的部分处外延生长，在源极/漏极区域242中形成对应于n型GAA晶体管区域的外延源极/漏极部件260A，并在源极/漏极区域242中形成对应于p型GAA晶体管区域的外延源极/漏极部件260B。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或其组合。外延工艺可以使用与衬底202和/或半导体层堆叠件205(特别是半导体层215)的成分相互作用的气体和/或液体前体。外延源极/漏极部件260A、260B掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型GAA晶体管，外延源极/漏极部件260A包括硅。外延源极/漏极部件260A可以掺杂有碳、磷、砷、其他n型掺杂剂或其组合(例如，形成Si:C外延源极/漏极部件、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，对于p型GAA晶体管，外延源极/漏极部件260B包括硅锗或锗。P型外延源极/漏极部件260B可以掺杂有硼、其他p型掺杂剂或其组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件260A和/或外延源极/漏极部件260B包括多于一个的外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。在一些实施例中，外延源极/漏极部件260A、260B包括在相应沟道区域244中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，外延源极/漏极部件260A、260B在沉积期间通过在外延工艺的源材料中添加杂质(即原位)来掺杂。在一些实施例中，外延源极/漏极部件260A、260B通过在沉积工艺之后的离子注入工艺来掺杂。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260A、260B和/或其他源极/漏极区域(例如，重掺杂源极/漏极区域和/或轻掺杂源极/漏极(LDD)区域)中的掺杂剂。在一些实施例中，外延源极/漏极部件260A、260B在单独的处理工序中形成，包括例如当在n型GAA晶体管区域中形成外延源极/漏极部件260A时掩蔽p型GAA晶体管区域和当在p型GAA晶体管区域中形成外延源极/漏极部件260B时掩蔽n型GAA晶体管区域。
在一些实施例中，可以通过调整形成源极/漏极凹槽250的蚀刻工艺和形成源极/漏极部件260A/260B的外延生长来将源极/漏极部件260A和260B设计成具有期望的形状和尺寸。
在一些实施例中，前体中的沉积(外延生长)化学物质可以包括用于生长硅的硅烷(SiH4)或二氯硅烷(SiH2Cl2)、用于生长锗的GeH4或用于生长硅锗的两者。前体还包括用于掺杂剂的化学物质，诸如用于n型掺杂剂的含磷化学物质或用于p型掺杂剂的含硼化学物质。在本实施例中，n型源极/漏极部件260A的前体包括SiH4和含磷化学物质以形成掺杂磷的硅的n型源极/漏极部件260A。用于外延生长的前体可以另外包括蚀刻化学物质以控制外延生长和源极/漏极部件的轮廓。在一些实施例中，蚀刻化学物质包括HCl。在一些实施例中，蚀刻化学物质包括含氯化学物质，诸如HCl或Cl2，或含氟化学物质，诸如SF6，或者含氯化学物质和含氟化学物质两者。
在一些实施例中，外延生长被设计为具有较低的沉积/蚀刻(D/E)比率以实现期望的源极/漏极轮廓，前体中的蚀刻气体使用流速大于30000sccm，或流量范围在40000sccm～30000sccm之间的HCl。因此，外延生长是自下而上地沉积，从而形成具有基本竖直侧壁的几何形状的源极/漏极部件。在一些实施例中，外延生长被设计为具有更高的比率D/E以实现不同的轮廓，前体中的蚀刻气体使用流速小于10000sccm或范围在0sccm～10000sccm之间的HCl，外延生长形成具有不均匀侧壁的轮廓的源极/漏极部件。
参考图8A-图8D，例如通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀敷、其他合适的方法或它们的组合)在隔离部件230、外延源极/漏极部件260A、260B和栅极间隔件247上方形成层间介电(ILD)层270。ILD层270设置在相邻的栅极结构240之间。在一些实施例中，ILD层270通过可流动的CVD(FCVD)工艺形成，该工艺包括例如在多栅极器件200上方沉积可流动的材料(诸如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转化为固体材料。ILD层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或其组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0003818780210000191
(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所描绘的实施例中，ILD层270是包括低k介电材料的介电层(通常称为低k介电层)。ILD层270可以包括具有多种介电材料的多层结构。在一些实施例中，接触蚀刻停止层(CESL)设置在ILD层270和隔离部件230、外延源极/漏极部件260A、260B和栅极间隔件247之间。CESL包括不同于ILD层270的材料，诸如作为不同于ILD层270的介电材料的介电材料。例如，在ILD层270包括低k介电材料的情况下，CESL包括硅和氮，诸如氮化硅或氮氧化硅。在ILD层270和/或CESL的沉积之后，可以执行CMP工艺和/或其他平坦化工艺，直至到达(暴露)伪栅极堆叠件245的顶部(或顶面)。在一些实施例中，平坦化工艺去除伪栅极堆叠件245的硬掩模层以暴露伪栅极堆叠件245的下面的伪栅电极，诸如多晶硅栅电极层。
ILD层270可以是设置在衬底202上方的多层互连(MLI)部件的部分。MLI部件电连接各种器件(例如，多栅极器件的p型GAA晶体管和/或n型GAA晶体管200、晶体管、电阻器、电容器和/或电感器)和/或组件(例如，p型GAA晶体管和/或n型GAA晶体管的栅极结构和/或外延源极/漏极部件)，使得各种器件和/或组件可以按照多栅极器件200的设计要求的规定操作。MLI部件包括被配置为形成各种互连结构的介电层和导电层(例如，金属层)的组合。导电层被配置为形成竖直互连部件，诸如器件级接触件和/或通孔，和/或水平互连部件，诸如导线。竖直互连部件通常连接MLI部件的不同层(或不同平面)中的水平互连部件。在操作期间，互连部件被配置为在多栅极器件200的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给多栅极器件200的器件和/或组件。
参考图9A-图9D，通过合适的蚀刻工艺从栅极结构240去除伪栅极堆叠件245，从而产生栅极沟槽275并暴露n型栅极区域240-1和p型栅极区域240-2中的鳍218A、218B的半导体层堆叠件205。蚀刻工艺设计为利用蚀刻剂选择性地去除伪栅极堆叠件245。在所描绘的实施例中，蚀刻工艺完全去除伪栅极堆叠件245以暴露沟道区域244中的半导体层215和半导体层210。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步蚀刻工艺。例如，蚀刻工艺可以包括替代蚀刻剂以分别去除伪栅极堆叠件245的各个层，诸如伪栅电极层、伪栅极介电层和/或硬掩模层。在一些实施例中，蚀刻工艺被配置为选择性地蚀刻伪栅极堆叠件245，而对多栅极器件200的其他部件(诸如ILD层270、栅极间隔件247、隔离部件230、半导体层215和半导体层210)的蚀刻最小(甚至没有)。在一些实施例中，执行诸如本文所述的那些光刻工艺以形成覆盖ILD层270和/或栅极间隔件247的图案化掩模层，并且蚀刻工艺使用图案化掩模层作为蚀刻掩模。
参考图10A-图10E，半导体层堆叠件205的半导体层210(由栅极沟槽275暴露)被选择性地从沟道区域244去除，从而在沟道区域244中形成悬置半导体层215。在所描绘的实施例中，蚀刻工艺选择性地蚀刻半导体层210，而对半导体层215的蚀刻最小(甚至没有)，并且在一些实施例中，对栅极间隔件247和/或内部间隔件255的蚀刻最小(甚至没有)。可以调整各种蚀刻参数(诸如蚀刻剂成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或其组合)以实现半导体层210的选择性蚀刻。例如，为蚀刻工艺选择蚀刻剂，其以比半导体层215的材料(在所示实施例中为硅)更高的速率蚀刻半导体层210的材料(在所示实施例中为硅锗)(即，蚀刻剂对于半导体层210的材料具有高蚀刻选择性)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺(诸如RIE工艺)利用含氟气体(例如，SF6)来选择性地蚀刻半导体层210。在一些实施例中，可以调节含氟气体与含氧气体(例如，O2)的比率、蚀刻温度和/或RF功率以选择性地蚀刻硅锗(或硅)。在一些实施例中，湿蚀刻工艺利用包括氢氧化铵(NH4OH)和水(H2O)的蚀刻溶液来选择性地蚀刻半导体层210。在一些实施例中，化学汽相蚀刻工艺使用盐酸(HCl)来选择性地蚀刻半导体层210。
至少一个悬置半导体层215因此通过栅极沟槽275暴露在n型栅极区域240-1和p型栅极区域240-2中。在所描绘的实施例中，每个n型栅极区域240-1和每个p型栅极区域240-2包括四个竖直堆叠的悬置半导体层215，这将提供四个沟道，电流将在GAA晶体管工作期间通过这些沟道在各个外延源极/漏极部件(外延源极/漏极部件260A或外延源极/漏极部件260B)之间流动。因此悬置半导体层215在下文中被称为沟道层215'。n型栅极区240-1中的沟道层215'由间隙277A分离，而p型栅极区240-2中的沟道层215'由间隙277B分离，统称为间隙277。n型栅极区域240-1中的沟道层215'也由间隙277A与衬底202分离，而p型栅极区域240-2中的沟道层215'也由间隙277B分离。在n型栅极区域240-1中沿z方向在沟道层215'之间定义间距s1，在p型栅极区240-2中沿z方向在沟道层215'之间定义间距s2。间距s1和间距s2分别对应于间隙277A和间隙277B的宽度。在所描绘的实施例中，间距s1大约等于s2，尽管本公开考虑了间距s1不同于间距s2的实施例。在一些实施例中，间距s1和间距s2都大约等于半导体层210的厚度t1。此外，n型栅极区域240-1中的沟道层215'具有沿x方向的长度l1和沿x方向的宽度w1，并且p型栅极区域240-2中的沟道层215'具有沿y方向的长度l2和沿x方向的宽度w2。在所描绘的实施例中，长度l1大约等于长度l2，并且宽度w1大约等于宽度w2，尽管本公开考虑了长度l1不同于长度l2和/或宽度w1不同于宽度w2的实施例。在一些实施例中，长度l1和/或长度l2为约10nm至约50nm。在一些实施例中，宽度w1和/或宽度w2为约4nm至约10nm。在一些实施例中，每个沟道层215'具有纳米大小的尺寸并且可以成为“纳米线”，其通常是指以允许金属栅极物理接触沟道层的至少两侧的方式悬挂的沟道层，并且在GAA晶体管中，将允许金属栅极物理接触沟道层的至少四个侧面(即，围绕沟道层)。在这样的实施例中，悬置沟道层的竖直堆叠件可以被称为纳米结构，并且在图10A-图10D中描绘的工艺可以称为沟道纳米线释放(release)工艺。在一些实施例中，在去除半导体层210之后，执行蚀刻工艺以修改沟道层215'的轮廓以获得期望的尺寸和/或期望的形状(例如，圆柱形(例如，纳米线)、矩形(例如，纳米条)、片状(例如，纳米片等，如图10B所示))。本公开进一步设想了取决于多栅极器件200的设计要求，沟道层215'(纳米线，如图10E所示)具有亚纳米尺寸的实施例。在沟道层215'是纳米线的进一步实施例中，沿x方向的长度和沿x方向的宽度基本相等。例如，l1＝w1并且l2＝w2，相对差异小于10％。
参考图11A-图11E，在多栅极器件200上方形成栅极堆叠件360A(用于n型晶体管)和360B(用于p型晶体管)。栅极堆叠件360A和360B统称为栅极堆叠件360。栅极堆叠件360形成在栅极沟槽275中，向下延伸以环绕每个竖直堆叠件的沟道层215'。
栅极堆叠件的形成包括沉积和平坦化工艺，诸如CMP。取决于GAA晶体管的类型，诸如n型GAA晶体管或p型GAA晶体管，栅极堆叠件360A和360B可以共同形成或可替代地单独形成。因此，栅极堆叠件360A和360B可以具有相同的成分或不同的成分，诸如不同的功函金属层(如下所述)。栅极堆叠件360A和360B中的每一个均包括栅极介电层和设置在栅极介电层上的栅电极。在一些实施例中，栅极介电层包括界面层280和设置在界面层208上的高k介电层。栅电极可以包括一种或多种导电材料，诸如覆盖层、功函金属层、阻挡层、金属填充层和/或其他适当的导电材料层。在一些实施例中，栅电极包括功函层(诸如用于栅极堆叠件360A的300或用于栅极堆叠件360B的310)和设置在功函金属层上的金属填充层350。功函层300和310可以相同或不同，并且可以是n型功函层或p型功函层，这取决于对应的GAA晶体管的类型。
在所描绘的实施例中，栅极介电层包括界面层280和高k介电层282，其中界面层280设置在高k介电层282和沟道层215'之间。在所描绘的进一步实施例中，界面层280和高k介电层282部分地填充第一栅极区域240-1中的各沟道层215'之间以及沟道层215'与衬底202之间的间隙277A并且部分地填充第二栅极区域240-2中的各沟道层215'之间以及沟道层215'与衬底202之间的间隙277B。在一些实施例中，界面层280和/或高k介电层282也设置在衬底202、隔离部件230和/或栅极间隔件247上。界面层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。高k介电层282包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。高k介电材料通常是指具有高介电常数的介电材料，例如，大于氧化硅的介电常数(k≈3.9)。界面层280通过本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合。在一些实施例中，界面层280具有约0.5nm至约3nm的厚度。高k介电层282通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。在一些实施例中，高k介电层282具有约1nm至约2nm的厚度。
功函层(300或310)形成在多栅极器件200上方，特别是在高k介电层282上方。例如，ALD工艺共形地在高k介电层282上沉积功函层，使得功函层具有基本均匀的厚度并且部分地填充栅极沟槽275。功函层可以使用另一种合适的沉积工艺形成，诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀敷、其他沉积工艺或它们的组合。例如，功函层沿沟道层215'的侧壁、顶部和底部设置。功函层的厚度被配置为至少部分地填充各沟道层215'之间以及沟道层215'与衬底202之间的间隙(277A或277B)(并且在一些实施例中，不沿着栅极长度方向(此处为沿y方向)填充栅极沟槽275)。在一些实施例中，功函层具有约1nm至约10nm的厚度。在一些实施例中，p型功函层包括任何合适的p型功函材料，诸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功能材料或其组合。在所描绘的实施例中，p型功函层包括钛和氮，诸如TiN。在一些实施例中，n型功函层包括任何合适的n型功函材料，诸如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函材料或其组合。在所描绘的实施例中，n型功函层包括铝。
金属填充(或块)层350形成在多栅极器件200上方，特别是在第一栅区域240-1中的功函层300上方和第二栅区域240-2中的功函层310上方。例如，CVD工艺或PVD工艺沉积金属填充层350，使得金属填充层350填充栅极沟槽275的任何剩余部分，包括间隙(277A或277B)的在栅极区域240-1和240-2中的任何剩余部分。金属填充层350包括合适的导电材料，例如Al、W和/或Cu。金属填充层350可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或其组合。替代地，金属填充层350使用另一种合适的沉积工艺形成，诸如ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀敷、其他沉积工艺或它们的组合。在所描绘的实施例中，金属填充层350通过PVD形成以形成晶种层，然后进行镀敷以完全形成金属填充层。
执行平坦化工艺以从多栅极器件200去除多余的栅极材料。例如，执行CMP工艺直至到达(暴露)ILD层270的顶面，使得栅极结构240的顶面在CMP工艺之后，与ILD层270的顶面基本平坦。因此，多栅极器件200包括具有栅极堆叠件360A的第一GAA晶体管，该栅极堆叠件包围相应的沟道层215'，使得栅极堆叠件360A设置在相应的外延源极/漏极部件260A之间，以及具有金属栅极堆叠件360B的第二GAA晶体管，该金属栅极堆叠件包围相应的沟道层215'，使得金属栅极360B设置在相应的外延源极/漏极部件260B之间。
可以存在其他实施例。如上所述，多栅极器件200的沟道层215'可以具有不同的结构，诸如图11B所示的纳米片，或诸如图11E所示的纳米线。在图11E中，沟道层215'的源极/漏极部件之间的竖直尺寸w和水平尺寸基本相等，例如l1＝w1且l2＝w2。
再次参考图3A-图3F，进一步参考图12A-图12L描述根据一些实施例构造的具有阶梯轮廓的隔离部件230的形成。图12A是多栅极器件200的顶视图。多栅极器件200包括用于逻辑电路的第一电路区域202L(或逻辑电路区域202L)和用于SRAM电路的第二电路区域202S(或SRAM电路区域202S)。形成隔离部件230的操作包括两个图案化工艺，每个图案化工艺还包括一个光刻工艺和一个蚀刻工艺。第一图案化工艺包括第一光刻工艺和第一蚀刻工艺以形成沿y方向纵向取向的半导体鳍218，第一沟槽224I围绕半导体鳍218。具体而言，半导体鳍218设置在逻辑电路区域202L和SRAM电路区域202S中。由于第一图案化工艺应用于逻辑电路区域202L和SRAM电路区域202S，对于逻辑电路区域202L和SRAM电路区域202S具有基本相同的蚀刻负载效应，因此第一沟槽224I具有在逻辑电路区域202L和SRAM电路区域202S中基本相等的第一深度D1。
图12B和图12C是根据一些实施例构建的在各个制造阶段的多栅极器件200的顶视图。如上所述，第二图案化工艺包括第二光刻工艺和第二蚀刻工艺，以根据期望的电路和设计布局切割半导体鳍218。在所描绘的实施例中，形成具有开口226的图案化掩模以暴露其中半导体鳍218的部分将被去除的区域，如图12B所示。第二图案化工艺中逻辑电路区域202L和SRAM电路区域202S的蚀刻占空比设计不同，导致蚀刻负载效应不同。蚀刻占空比定义为蚀刻面积Ae与所考虑的电路面积A之比，或Ae/A。具体而言，第一蚀刻占空比R1定义为逻辑电路区域202L中的蚀刻面积A1与逻辑电路区域202L的面积Alogic的比值，第二蚀刻占空比R2定义为SRAM电路区域202S中的蚀刻面积A2与SRAM电路区域202S的面积ASRAM的比值。在本实施例中，R1实质上大于R2或R1/R2大于1。在进一步的实施例中，R1/R2的范围在1.3和2之间。
当通过蚀刻掩模的开口226对工件施加第二蚀刻工艺时，由于不同的蚀刻负载效应，在逻辑电路区域202L和SRAM电路区域202S内的衬底202上形成具有不同深度的沟槽。具体地，具有第二深度D2的第二沟槽224L形成在逻辑电路区域202L内，并且具有第三深度D3的第三沟槽224S形成在SRAM电路区域202S内，如图12C所示。第一沟槽224I、第二沟槽224L和第三沟槽224S构成具有各自沟槽深度的沟槽结构，并统称为深沟槽224，如图12D所示。在所描绘的实施例中，那些沟槽224是深沟槽，因为它们比浅沟槽深得多。浅沟槽通常具有约100nm或更小的深度，而所公开的深沟槽具有显著大于100nm的深度，例如160nm或更大。采用深沟槽以通过相应的隔离部件230来增强隔离。如果沟槽不够深，则隔离效果不充分。然而，如果沟槽太深，则逻辑电路区域202L中的器件电阻增加并且可能导致开路问题。因此，深沟槽的深度设计在适当的范围内，诸如160nm和200nm之间的范围。深沟槽也进一步增强了蚀刻负载效果，使得第二深度D2与第三深度D3之间的差异增大，这将在下文进一步描述。
图12E和图12F是根据一些实施例的分别沿图12C的虚线AA'和BB'截取的多栅极器件200的部分的截面图。逻辑电路区域202L包括具有第一深度D1的第一沟槽224I和具有第二深度D2的第二沟槽224L，如图12E所示，SRAM电路区域202S包括具有第一深度D1的第一沟槽224I和具有小于D2的第三深度D3的第三沟槽224S，如图12F所示。在一些实施例中，比率D2/D3在1.2和1.6之间的范围内。
图12G和图12H是根据一些其他实施例的分别沿图12C的虚线AA'和BB'截取的多栅极器件200的部分的截面图。图12I和图12J是根据又一些其他实施例的分别沿图12C的虚线AA'和BB'截取的多栅极器件200的部分的截面图。第一深度D1与第二深度D2和第三深度D3的关系取决于处理细节和其他考虑因素。在一些实施例中，将第二蚀刻工艺应用于工件并持续至第二深度D2等于第一深度D1，如图12G和图12H所示。在这种情况下，D2等于D1，而D3小于D1。在一些实施例中，将第二蚀刻工艺应用于工件并持续至第三深度D3等于第一深度D1，如图12I和图12J所示。在这种情况下，D3等于D1，而D2大于D1。
此后，隔离部件(或DTI部件)230通过合适的工艺形成，该工艺包括沉积一种或多种介电材料以填充沟槽；执行CMP工艺以平坦化顶面；以及执行选择性蚀刻工艺以对DTI部件230开槽。在形成DTI部件230之后，半导体鳍218伸出至DTI部件230的顶面上方，如图12K和图12L所示。图12K和图12L是根据一些其他实施例构造的多栅极器件200的部分的分别类似于图12G和图12H、但在形成DTI部件230之后的截面图。沟槽224填充有绝缘材料(例如，通过使用CVD工艺或旋涂玻璃工艺)。在一些实施例中，DTI部件包括填充沟槽的多层结构，诸如设置在包括衬垫层的热氧化物上方的包括氮化硅的层。在另一示例中，DTI部件包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。在又一示例中，DTI部件包括设置在衬垫介电层上方的块介电层，其中块介电层和衬垫介电层包括取决于设计要求的材料。
图12M和图12N是根据一些其他实施例的分别沿图12C的虚线AA'和BB'截取的多栅极器件200的部分在不同制造阶段的截面图。图12M和图12N类似于图12K和图12L，但包括形成的器件，诸如逻辑电路区域202L和SRAM电路区域202S中的GAA晶体管。
隔离部件230形成在衬底202上方和/或内以隔离多栅极器件200的各种区域，诸如各种器件区域。例如，隔离部件230围绕鳍218的底部，使得隔离部件230将鳍218彼此分开和隔离。在所描绘的实施例中，隔离部件230围绕鳍218的衬底部分并且部分地围绕鳍218的半导体层堆叠件部分(例如，最底部半导体层210的部分)。然而，本公开考虑了隔离部件230相对于鳍218的不同配置。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离部件230包括适当的隔离结构，诸如定义鳍218并将鳍218与其他有源器件区域(诸如鳍)和/或无源器件区域电隔离的深沟槽隔离(DTI)结构。
这样形成的DTI部件230包括阶梯式轮廓。此外，DTI部件230的顶面是平坦的，而DTI部件230的底面是不平坦的或阶梯状的。特别地，DTI部件230包括在第一沟槽224I内具有第一厚度T1的第一部分、在第二沟槽224A内具有第二厚度T2的第二部分以及在第三沟槽224B内具有第三厚度T3的第三部分。第三厚度T3小于第二厚度T2。在所描绘的实施例中，比率T3/T2约为0.3，诸如在0.2和0.4之间的范围内。
通过实施所公开的结构和制造该结构的方法，隔离部件230包括具有阶梯轮廓的DTI部件。DTI部件为各种器件提供更好的隔离，尤其是逻辑电路区域中的GAA晶体管。逻辑和SRAM电路区域中不同厚度的隔离结构也为各个器件定制了具有优化性能的隔离结构。双重图案化为鳍有源区域提供了增强的图案化分辨率，这对具有减小部件尺寸的GAA晶体管的要求更高。此外，具有不同蚀刻占空比的双重图案化可以在不使用三个或更多图案化工艺的情况下实现具有至少三个厚度的所需隔离轮廓，这降低了制造成本。
再次参考图11A-图11E，可以继续制造多栅极器件200。例如，可以形成各种接触件以促进n型GAA晶体管和p型GAA晶体管的操作。例如，类似于ILD层270的一个或多个ILD层和/或CESL层可以形成在衬底202上方(具体地，在ILD层270和栅极结构240上方)。然后可以在ILD层270和/或设置在ILD层270上方的ILD层中形成接触件。例如，接触件分别与栅极结构240电和/或物理连接，并且接触件分别电和/或物理连接到n型GAA晶体管和p型GAA晶体管的源极/漏极区域(特别是外延源极/漏极部件260A、260B)。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属或它们的组合。金属硅化物可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，设置在ILD层270和接触件上方的ILD层(例如，延伸穿过ILD层270和/或其他ILD层)是上述MLI特征的一部分。
其他制造工艺可以应用于工件200并且可以在上述工艺之前、期间或之后实施，诸如各种处理步骤用于从衬底202的正面在GAA晶体管上方形成互连结构以电连接各种电路组件，包括第一GAA晶体管。互连结构包括分布在多个金属层(如第一金属层、第二金属层、第三金属层等，从下到上金属层)的金属线以提供水平布线，以及接触部件(在衬底和第一金属层之间)和通孔部件(在金属层之间)以提供竖直布线。多栅极器件200还包括其他组件，诸如其他导电部件(诸如再分布层或RDL)、钝化层以提供密封效果，和/或接合结构以提供多栅极器件200和要形成在互连结构上的电路板(诸如印刷电路板)之间的界面。
在一些实施例中，源极/漏极部件可以通过其他合适的方法形成。例如，该方法包括首先蚀刻以对源极/漏极区域开槽；在电介质鳍的侧壁上沉积一个或多个牺牲材料层的沉积工艺；使用一种或多种半导体材料进行外延生长。该方法还包括第二蚀刻以去除沉积的牺牲材料层，在外延生长的源极/漏极部件和相邻的电介质鳍之间留下气隙。沉积被设计为形成具有所需形状的牺牲层，使得最终的S/D部件具有条形或棒棒糖状的形状。例如，沉积可以包括一种或多种被控制以具有各自沉积特性的沉积工艺，诸如一种具有共形沉积(诸如原子层沉积)，另一种具有更多定向沉积(诸如自底向上沉积或具有更高偏置功率的等离子沉积)，另一种具有更多的横向沉积。在一些实施例中，通过合适的工艺修整沉积层以实现所需形状，诸如对沉积介电层的上部进行倾斜等离子体处理，然后进行另一蚀刻工艺以部分去除沉积介电层的下部。
本公开提供了用于许多不同实施例的多栅极器件及其制造方法。示例性多栅极器件包括具有通过双重图案化形成的阶梯轮廓的深沟槽隔离部件，而第二图案化包括逻辑和SRAM电路区域中的不同蚀刻占空比。这样形成的DTI部件包括阶梯轮廓，其中通过第二图案化在逻辑和SRAM电路区域中形成的隔离部件的部分具有不同的厚度。此外，DTI部件的顶面是平坦的，而DTI部件的底面是不平坦的或阶梯状的。特别地，DTI部件包括在第一沟槽224I内具有第一厚度T1的第一部分、在第二沟槽224A内具有第二厚度T2的第二部分以及在第三沟槽224B内具有第三厚度T3的第三部分。第三厚度T3小于第二厚度T2。在所描绘的实施例中，比率T3/T2约为0.3，诸如在0.2和0.4之间的范围内。
通过在各种实施例中实施所公开的器件结构和制造该器件结构的方法，可以呈现以下描述的一些优点。然后，应该理解，本文公开的不同实施例提供不同的优势并且没有特定优势是所有实施例都必需的。作为一个示例，DTI部件为各种器件提供更好的隔离，尤其是逻辑电路区域中的GAA晶体管。在考虑到泄漏、电流和质量/可靠性问题的情况下，逻辑和SRAM电路区域中不同厚度的隔离结构也为各个器件定制了具有优化性能的隔离结构。双重图案化为鳍有源区域提供了增强的图案化分辨率，这对具有减小部件尺寸的GAA晶体管的要求更高。此外，具有不同蚀刻占空比的双重图案化可以在不使用三个或更多图案化工艺的情况下实现具有至少三个厚度的所需隔离轮廓，这降低了制造成本。
在一个示例方面中，本公开提供了一种半导体制造方法。该方法包括：提供包括第一电路区域和第二电路区域的衬底；在衬底上形成半导体堆叠件，其中，半导体堆叠件包括交替堆叠在衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对半导体堆叠件和衬底执行第一图案化工艺，以形成具有第一深度的第一沟槽；对半导体堆叠件和衬底执行第二图案化工艺，以在第一电路区域中形成具有第二深度的第二沟槽并在第二电路区域中形成具有第三深度的第三沟槽，第三深度小于第二深度。在一些实施例中，所述第一深度、所述第二深度和所述第三深度中的每一个都大于160nm。在一些实施例中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第二深度等于所述第一深度并且所述第三深度小于所述第一深度。在一些实施例中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第三深度等于所述第一深度并且所述第二深度大于所述第一深度。在一些实施例中，该方法还包括：在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成深沟槽隔离(DTI)部件，以限定由所述DTI部件围绕的有源区域；在所述有源区域上形成伪栅极堆叠件；在所述有源区域上形成源极/漏极(S/D)部件；去除所述伪栅极堆叠件，以在层间介电(ILD)层中产生栅极沟槽；在所述栅极沟槽中执行蚀刻工艺以选择性地去除所述第一半导体层；以及在所述栅极沟槽中形成栅极堆叠件，每个栅极堆叠件环绕每个第二半导体层。在一些实施例中，在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成DTI部件包括：在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充介电材料以分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成第一DTI部件、第二DTI部件和第三DTI部件；以及对所述第一DTI部件、所述第二DTI部件和所述第三DTI部件开槽，使得所述有源区域被挤出到所述第一DTI部件、所述第二DTI部件和所述第三DTI部件上方。在一些实施例中，所述第一DTI部件包括第一高度H1；所述第二DTI部件包括第二高度H2；所述第三DTI部件包括第三高度H3；并且所述第二高度H2大于所述第三高度H3。在一些实施例中，H2/H3的比率在0.2和0.4之间的范围内。在一些实施例中，所述第一电路区域包括逻辑电路；所述第二电路区域包括静态随机存取存储器(SRAM)电路；并且所述第三深度小于所述第二深度。在一些实施例中，执行所述第二图案化工艺包括蚀刻所述第一电路区域中的第一面积和所述第二电路区域中的第二面积；所述第一面积相对于所述第一电路区域限定第一蚀刻占空比，所述第二面积相对于所述第二电路区域限定第二蚀刻占空比；并且所述第二蚀刻占空比小于所述第一蚀刻占空比。在一些实施例中，所述第一半导体层中的每一个包括硅层，并且所述第二半导体层中的每一个包括硅锗层。
本公开的另一方面涉及一种半导体制造方法。该方法包括：提供包括逻辑电路区域和静态随机存取存储器(SRAM)电路区域的衬底；在衬底上形成半导体堆叠件，其中，半导体堆叠件包括交替堆叠在衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对半导体堆叠件和衬底执行第一图案化工艺，以在逻辑电路区域和SRAM电路区域中形成第一沟槽，第一沟槽具有第一深度；以及对半导体堆叠件和衬底执行第二图案化工艺，以在逻辑电路区域中形成具有第二深度的第二沟槽并在SRAM电路区域中形成具有第三深度的第三沟槽。第二图案化工艺包括逻辑电路区域中的第一蚀刻占空比和SRAM电路区域中的第二蚀刻占空比。第二蚀刻占空比小于第一蚀刻占空比。第三深度小于第二深度。在一些实施例中，所述第一深度、所述第二深度和所述第三深度中的每一个都大于160nm。在一些实施例中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第二深度等于所述第一深度并且所述第三深度小于所述第一深度。在一些实施例中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第三深度等于所述第一深度并且所述第二深度大于所述第一深度。在一些实施例中，该方法，还包括：在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成深沟槽隔离(DTI)部件，以限定由所述DTI部件围绕的有源区域；在所述有源区域上形成伪栅极堆叠件；在所述有源区域上形成源极/漏极(S/D)部件；去除所述伪栅极堆叠件，以在层间介电(ILD)层中产生栅极沟槽；在所述栅极沟槽中执行蚀刻工艺以选择性地去除所述第一半导体层；以及在所述栅极沟槽中形成栅极堆叠件，每个栅极堆叠件环绕每个第二半导体层。在一些实施例中，所述第一DTI部件包括第一高度H1；所述第二DTI部件包括第二高度H2；所述第三DTI部件包括第三高度H3；并且所述第二高度H2大于所述第三高度H3。在一些实施例中，H2/H3的比率在0.2和0.4之间的范围内。本公开的又一方面涉及一种半导体结构。半导体结构包括：衬底，包括逻辑电路区域和SRAM电路区域；鳍有源区域，位于逻辑电路区域和SRAM电路区域中，其中，每个鳍有源区域包括竖直堆叠在衬底上的多个沟道；深沟槽隔离(DTI)部件，围绕鳍有源区域，其中，DTI部件包括在逻辑和SRAM电路区域中具有第一厚度的第一部分、在逻辑电路区域中具有第二厚度的第二部分以及在SRAM电路区域中具有第三厚度的第三部分，第三厚度小于第二厚度；栅极堆叠件，设置在鳍有源区域上，环绕对应一个鳍有源区域的多个沟道中的每一个；以及源极/漏极(S/D)部件，形成在鳍有源区域中，每对S/D部件被对应一个栅极堆叠件插入。在一些实施例中，所述第二厚度与所述第一厚度的比率在0.2和0.4之间的范围内。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供包括第一电路区域和第二电路区域的衬底；
在所述衬底上形成半导体堆叠件，其中，所述半导体堆叠件包括交替堆叠在所述衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；
对所述半导体堆叠件和所述衬底执行第一图案化工艺，以形成具有第一深度的第一沟槽；以及
对所述半导体堆叠件和所述衬底执行第二图案化工艺，以在所述第一电路区域中形成具有第二深度的第二沟槽并且在所述第二电路区域中形成具有第三深度的第三沟槽，所述第三深度小于所述第二深度。
2.根据权利要求1所述的方法，其中，所述第一深度、所述第二深度和所述第三深度中的每一个都大于160nm。
3.根据权利要求1所述的方法，其中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第二深度等于所述第一深度并且所述第三深度小于所述第一深度。
4.根据权利要求1所述的方法，其中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第三深度等于所述第一深度并且所述第二深度大于所述第一深度。
5.根据权利要求1所述的方法，还包括：
在所述第一沟槽、所述第二沟槽和所述第三沟槽中形成深沟槽隔离(DTI)部件，以限定由所述深沟槽隔离部件围绕的有源区域；
在所述有源区域上形成伪栅极堆叠件；
在所述有源区域上形成源极/漏极(S/D)部件；
去除所述伪栅极堆叠件，以在层间介电(ILD)层中产生栅极沟槽；
在所述栅极沟槽中执行蚀刻工艺以选择性地去除所述第一半导体层；以及
在所述栅极沟槽中形成栅极堆叠件，每个栅极堆叠件环绕每个第二半导体层。
6.一种形成半导体结构的方法，包括：
提供包括逻辑电路区域和静态随机存取存储器(SRAM)电路区域的衬底；
在所述衬底上形成半导体堆叠件，其中，所述半导体堆叠件包括交替堆叠在所述衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；
对所述半导体堆叠件和所述衬底执行第一图案化工艺，以在所述逻辑电路区域和所述静态随机存取存储器电路区域中形成第一沟槽，所述第一沟槽具有第一深度；以及
对所述半导体堆叠件和所述衬底执行第二图案化工艺，以在所述逻辑电路区域中形成具有第二深度的第二沟槽并且在所述静态随机存取存储器电路区域中形成具有第三深度的第三沟槽，其中
所述第二图案化工艺包括所述逻辑电路区域中的第一蚀刻占空比和所述静态随机存取存储器电路区域中的第二蚀刻占空比，
所述第二蚀刻占空比小于所述第一蚀刻占空比，以及
所述第三深度小于所述第二深度。
7.根据权利要求6所述的方法，其中，所述第一深度、所述第二深度和所述第三深度中的每一个都大于160nm。
8.根据权利要求6所述的方法，其中，执行所述第二图案化工艺包括执行所述第二图案化工艺直至所述第二深度等于所述第一深度并且所述第三深度小于所述第一深度。
9.一种半导体结构，包括：
衬底，包括逻辑电路区域和SRAM电路区域；
鳍有源区域，位于所述逻辑电路区域和所述SRAM电路区域中，其中，每个鳍有源区域均包括竖直堆叠在所述衬底上的多个沟道；
深沟槽隔离(DTI)部件，围绕所述鳍有源区域，其中，所述深沟槽隔离部件包括在所述逻辑区域和所述SRAM电路区域中具有第一厚度的第一部分、在所述逻辑电路区域中具有第二厚度的第二部分以及在所述SRAM电路区域中具有第三厚度的第三部分，所述第三厚度小于所述第二厚度；
栅极堆叠件，设置在所述鳍有源区域上，围绕在所述鳍有源区域中的对应鳍有源区域的所述多个沟道的每一个的周围；以及
源极/漏极(S/D)部件，形成在所述鳍有源区域中，每对源极/漏极部件被所述栅极堆叠件中的对应一个插入。
10.根据权利要求9所述的半导体结构，其中，所述第二厚度与所述第一厚度的比率在0.2至0.4之间的范围内。
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