CN107104051A - 半导体元件以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件以及其制作方法，其于形成了对应外延层的第一开孔之后再形成对应栅极结构的第二开孔，并第二开孔形成之后进行预先非晶化注入制作工艺以于外延层中形成非晶区，由此避免用以形成第二开孔的制作工艺影响到非晶区的状况。以本发明的制作方法形成的半导体元件包括接触结构设置与合金层。接触结构设置于第二开孔中以与金属栅极电连接，合金层设置于金属栅极上且设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。

Description

半导体元件以及其制作方法
技术领域
本发明涉及一种半导体元件以及其制作方法，尤其是涉及一种利用预先非晶化注入制作工艺来降低接触阻抗的半导体元件以及其制作方法。
背景技术
半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。
随着元件尺寸不断地微缩，源极/漏极接触与源极/漏极接面的接触阻抗状况影响元件电性表现(例如开启电流Ion)的程度也越来越显著，因此相关业界也不断在制作工艺及材料上进行研发改良，以求尽可能地降低源极/漏极接触与源极/漏极之间的接触阻抗，进而达到符合元件需求以及提升元件性能等目的。
发明内容
本发明提供了一种半导体元件以及其制作方法，利用于分别依序形成了对应外延层的第一开孔以及形成了对应栅极结构的第二开孔之后，再进行预先非晶化注入制作工艺以于外延层中形成非晶区。由此避免用以形成第二开孔的制作工艺影响到非晶区的状况，进而可确保利用预先非晶化注入制作工艺来降低接触阻抗的效果。
根据本发明的一实施例，本发明提供了一种半导体元件的制作方法包括下列步骤。首先，提供一半导体基底。于半导体基底上形成一栅极结构。于半导体基底中形成一外延层，且外延层与栅极结构相邻。于栅极结构以及外延层上形成一层间介电层。形成一第一开孔，第一开孔贯穿层间介电层并暴露出至少部分的外延层。形成一第二开孔，第二开孔贯穿层间介电层并暴露出至少部分的栅极结构，第二开孔于形成第一开孔的步骤之后形成。于形成第一开孔与第二开孔之后，进行一预先非晶化注入(pre-amorphizationimplantation,PAI)制作工艺，用以于外延层中形成一非晶区。
根据本发明的一实施例，本发明还提供了一种半导体元件，包括一半导体基底、一金属栅极、一层间介电层、一第二开孔、一接触结构以及一合金层。金属栅极设置于半导体基底上。层间介电层设置于金属栅极上。第二开孔贯穿金属栅极上的层间介电层。接触结构设置于第二开孔中，且接触结构与金属栅极电连接。合金层设置于金属栅极上，合金层设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。
附图说明
图1至图8为本发明第一实施例的半导体元件的制作方法示意图，其中
图2绘示了图1之后的制作方法示意图；
图3绘示了图2之后的制作方法示意图；
图4绘示了图3之后的制作方法示意图；
图5绘示了图4之后的制作方法示意图；
图6绘示了图5之后的制作方法示意图；
图7绘示了图6之后的制作方法示意图；
图8绘示了图7之后的制作方法示意图。
图9与图10为本发明第二实施例的半导体元件的制作方法示意图，其中图10绘示了图9之后的制作方法示意图。
主要元件符号说明
10 半导体基底
10F 鳍状结构
11 隔离结构
20 间隙壁
30 外延层
41 接触蚀刻停止层
42 介电层
50 栅极结构
51 栅极介电层
52 金属栅极
53 盖层
61 层间介电层
62 掩模层
71 非晶区
72 合金层
73 第一掺杂区
74 第二掺杂区
79 金属硅化物
80 金属盖层
81 导电材料
81A 导电插塞
81B 接触结构
90 预先非晶化注入制作工艺
100 半导体元件
S1 第一内表面
S2 第二内表面
V1 第一开孔
V2 第二开孔
Z 垂直方向
具体实施方式
请参阅图1至图8。图1至图8所绘示为本发明第一实施例的半导体元件的制作方法示意图。本实施例的半导体元件的制作方法包括下列步骤。如图1所示，提供一半导体基底10，本实施例的半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。半导体基底10也可视需要具有鳍状结构10F，且半导体基底10中可形成有隔离结构11(例如浅沟隔离)以将不同的区域隔开，但并不以此为限。然后，于半导体基底10上形成至少一栅极结构50且于半导体基底10中形成至少一外延层30。在本实施例中于鳍状结构10F上形成多个栅极结构50且于鳍状结构10F中形成多个外延层30，而各外延层30与栅极结构50相邻，但并不以此为限。在本发明的其他实施例中，也可也可省略鳍状结构10F而直接在一平面(plannar)基底(未绘示)上形成栅极结构且于平面基底中形成外延层。
更进一步说明，在本实施例中，可先于半导体基底10上形成多个虚置栅极(未图示)，然后再形成外延区30以及其他所需的材料层，接着再利用例如一取代金属栅极制作工艺(replacement metal gate process)将虚置栅极移除而形成具有栅极介电层51与金属栅极52的栅极结构50以及栅极结构50上的盖层53，但并不以此为限。外延区30可包括磷化硅(SiP)外延区、锗化硅(SiGe)外延区、碳化硅(SiC)外延区或其他适合材料的外延区。栅极介电层51可包括例如氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium siliconoxide，HfSiO4)或硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)等高介电常数材料。金属栅极52可包括功函数金属材料层(未绘示)以及低电阻值金属材料层(未绘示)，且功函数金属材料层与低电阻值金属材料层可分别包括金属导电材料例如铝(aluminum，Al)、钨(tungsten，W)、铜(copper，Cu)、铝化钛(titanium aluminide，TiAl)、钛(titanium，Ti)、氮化钛(titanium nitride，TiN)、钽(tantalum，Ta)、氮化钽(Tantalum nitride，TaN)、氧化铝钛(titaniumaluminum oxide，TiAlO)等或其他适合的导电材料。外延区30可经由例如一注入制作工艺而包括或成为一与栅极结构50对应设置的源极/漏极区，但并不以此为限。
如图1所示，本实施例的制作方法也可于上述的形成栅极结构50的步骤之前选择性地形成间隙壁20、接触蚀刻停止层(contact etching stop layer，CESL)41以及介电层42，但并不以此为限。然后，再于栅极结构50、盖层53、外延层30、间隙壁20、接触蚀刻停止层41以及介电层42上形成一层间介电层61。本实施例的层间介电层61也可被视为一前金属介电质沉积(pre-metal dielectric，PMD)，但并不以此为限。层间介电层61的材料可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮掺杂碳化物(nitrogen doped carbide，NDC)、四乙氧基硅烷(tetraethylorthosilicate，TEOS)或其他适合的介电材料。
然而，本领域通常知识者也应了解，栅极结构50的形成方式并不限于前述的制作工艺，也可能包含其他步骤。例如，前述实施例中的栅极结构50虽是采用「后栅极(gate-last)制作工艺」并搭配「后高介电常数介电层(high-klast)制作工艺」为实施样态进行说明，但在其他实施例中，也可选择配合「前栅极(gate first)」、「前高介电常数层(high-k first)」或直接于基底上形成一金属栅极结构，而也可选择性省略上述的金属栅极置换步骤。
接着，如图1所示，层间介电层61上可形成一掩模层62，而掩模层62可用以覆盖不欲被后续进行的制作工艺(例如形成对应外延层30的开口的制作工艺)所影响的区域。然后，如图2至图4所示，依序形成对应外延层30的第一开孔V1以及对应栅极结构50的第二开孔V2。如图2所示，可进行一图案化制作工艺，例如可形成一图案化掩模(未图示)并搭配适合的蚀刻制作工艺而形成多个第一开孔V1，第一开孔V1贯穿层间介电层61、介电层42以及接触蚀刻停止层41而暴露出至少部分的外延层30。如图2至图3所示，于第一开孔V1形成之后，可将掩模层62移除。
然后，如图4所示，进行另一图案化制作工艺，例如可形成另一图案化掩模(未图示)并搭配适合的蚀刻制作工艺而形成多个第二开孔V2，第二开孔V2贯穿层间介电层61与盖层53而暴露出至少部分的栅极结构50。换句话说，本实施例的第一开孔V1与第二开孔V2分别由不同的图案化制作工艺所形成，且第二开孔V2于形成第一开孔V1的步骤之后形成，由此可对形成第一开孔V1与形成第二开孔V2的蚀刻制作工艺参数分别进行调整以对应其不同的蚀刻对象组成(形成第一开孔V1时需蚀刻贯穿层间介电层61、介电层42以及接触蚀刻停止层41，而形成第二开孔V2时需蚀刻贯穿层间介电层61与盖层53)。此外，如图4所示，部分的栅极结构50可形成于鳍状结构10F上，用以于后续形成晶体管，而另一部分的栅极结构50可形成于隔离结构11，用以形成导线例如字元线(word line)，但并不以此为限。第二开孔V2可形成以对应鳍状结构10F上的栅极结构50或隔离结构11上的栅极结构50，且部分的第二开孔V2也可视需要与部分的第一开孔V1重叠，用以于后续电连接外延层30与对应的栅极结构50，但并不以此为限。
接着，如图5所示，于形成第一开孔V1与第二开孔V2之后进行一预先非晶化注入(pre-amorphization implantation,PAI)制作工艺90，用以于外延层30中形成一非晶区71。由于，PAI制作工艺90于第二开孔V2形成之后进行，故被第二开孔V2暴露的栅极结构50、间隙壁20与接触蚀刻停止层41也会受到PAI制作工艺90的影响。因此，一合金层72会通过预先非晶化注入制作工艺90而形成于栅极结构50上，一第一掺杂区73会形成于间隙壁20上，而一第二掺杂区74会形成于接触蚀刻停止层41上。此外，由于合金层72、第一掺杂区73以及第二掺杂区74因为受到PAI制作工艺90处理而产生，故合金层72可包括金属栅极52的材料以及PAI制作工艺90的一掺质的合金，而第一掺杂区73与第二掺杂区74可分别包括一具有该掺质的掺杂区。举例来说，本实施例的PAI制作工艺90可包括一锗(germanium)注入制作工艺或使用其他适合掺质的注入制作工艺。当使用锗注入制作工艺时，合金层72可包括金属栅极52的材料与锗的合金(例如钨-锗合金或铝-锗合金)，而第一掺杂区73与第二掺杂区74可分别包括一锗掺杂区。
接着，如图5至图7所示，于形成第一开孔V1以及第二开孔V2之后，于外延层30上形成一金属盖层80，并于形成金属盖层80之后进行一热处理，用以于外延层30中形成一金属硅化物79且使外延层30中的非晶区71再结晶化。金属盖层80可包括镍(nickel，Ni)、钛(titanium，Ti)、氮化钛(titaniumnitride，TiN)、钽(tantalum，Ta)、氮化钽(Tantalum nitride，TaN)、氧化铝钛(titanium aluminum oxide，TiAlO)或其他适合的导电材料的单层或多层叠层结构。举例来说，本实施例的金属盖层80可包括一钛层或由一钛层与一氮化钛层所组成的多层结构，且钛层较佳直接接触非晶区71，但并不以此为限。本实施例的金属盖层80于PAI制作工艺90之后形成，且金属盖层80形成于层间介电层61上、第一开孔V1中以及第二开孔V2中。更明确地说，金属盖层80共形地(conformally)形成于第一开孔V1的内表面(例如图6所示的第一内表面S1)上以及第二开孔V2的内表面(例如图6所示的第二内表面S2)上，且金属盖层80直接接触非晶区71且覆盖合金层72、第一掺杂区73以及第二掺杂区74。此外，当金属盖层80为钛层或由钛层与氮化钛层所组成的多层结构时，所形成的金属硅化物79可包括硅化钛，但并不以此为限。值得说明的是，由于本实施例的PAI制作工艺90于第一开孔V1以及第二开孔V2形成之后再进行，故由PAI制作工艺90所形成的非晶区71并不会受到形成第二开孔V2的图案化制作工艺、清洗制作工艺或/及重工制作工艺影响(例如使得非晶区71被此图案化制作工艺影响而形成氧化层)，由此可确保后续所形成的金属硅化物79的品质以及其用以降低金属盖层80与外延区30之间接触阻抗的效果。
如图7至图8所示，于形成金属盖层80的步骤之后，可于第一开孔V1以及第二开孔V2中填入一导电材料81，并可再通过一平坦化制作工艺使得层间介电层61、金属盖层80以及导电材料81的上部大体上齐平，进而于第一开孔V1中形成一导电插塞81A且于第二开孔V2中形成接触结构81B。在上述的状况下，金属盖层80可当作一阻障层(barrier layer)，但并不以此为限。在本发明的其他实施例中，也可视需要于填入导电材料81之前先将金属盖层80移除，并于第一开孔V1以及第二开孔V2中形成另一阻障层之后再填入导电材料81。在本实施例中，导电插塞81A与对应的外延区30电连接，接触结构81B与对应的栅极结构50电连接。部分的金属盖层80位于导电插塞81A与金属硅化物79之间，且部分的金属盖层80于一垂直方向Z上位于接触结构81B与合金层72之间。通过上述的制作方法步骤，可形成如图8所示的半导体元件100。
如图8所示，本实施例的半导体元件100可包括半导体基底10、金属栅极52、层间介电层61、第二开孔V2、接触结构81B以及合金层72。金属栅极52设置于半导体基底10上。层间介电层61设置于金属栅极52上。第二开孔V2贯穿金属栅极52上的层间介电层61。接触结构81B设置于第二开孔V2中，且接触结构81B与金属栅极52电连接。合金层72设置于金属栅极52上，合金层72设置于接触结构81B与金属栅极52之间，且合金层72包括金属栅极52的材料的合金。举例来说，当上述制作方法中所使用的PAI制作工艺为锗注入制作工艺时合金层72可包括金属栅极52的材料与锗的合金，例如钨-锗合金或铝-锗合金，但并不以此为限。换句话说，合金层72与金属栅极52的材料并不相同。
此外，半导体元件100可更包括外延层30、金属硅化物79、第一开孔V1、导电插塞81A以及金属盖层80。外延层30设置于半导体基底10中，且外延层30与金属栅极52相邻设置。金属硅化物79设置于外延层30上，而层间介电层61更设置于金属硅化物79上。第一开孔V1贯穿金属硅化物79上的层间介电层61，而导电插塞81A设置于第一开孔V1中，用以与金属硅化物79电连接。金属盖层80共形地设置于第一开孔V1的第一内表面S1上以及第二开孔V2的第二内表面S2上，部分的位于第一开孔V1中的金属盖层80设置于导电插塞81A与金属硅化物79之间，且部分的位于第二开孔V2中的金属盖层80于垂直方向Z上设置于接触结构81B与合金层72之间。关于半导体元件100中各部件的技术特征已于上述制作方法中说明，故在此并不再赘述。
值得说明的是，半导体元件100可更包括间隙壁20、第一掺杂区73、接触蚀刻停止层41以及第二掺杂区74。间隙壁20设置于半导体基底10上且与金属栅极52相邻设置，接触蚀刻停止层41设置于半导体基底10上且与间隙壁20相邻设置。间隙壁20的材料可包括氮化硅、碳氮化硅(SiCN)、碳氧氮化硅(silicon-carbon-oxy-nitride，SiCON)或其它适合的绝缘材料。接触蚀刻停止层41的材料可包括氮化硅或其它适合的绝缘材料。第一掺杂区73于垂直方向Z上设置于间隙壁20上，且第一掺杂区73于垂直方向Z上设置于间隙壁20以及接触结构81B之间。第二掺杂区74于垂直方向Z上设置于接触蚀刻停止层41上，且第二掺杂区74于垂直方向Z上设置于接触蚀刻停止层41以及接触结构81B之间。第一掺杂区73以及第二掺杂区74可分别包括一锗掺杂区或包括有其他适合掺质的掺杂区。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图9与图10。图9与图10所绘示为本发明第二实施例的半导体元件的制作方法示意图。如图9与图10所示，与上述第一实施例不同的地方在于，本实施例的金属盖层80于PAI制作工艺90之前形成，且于PAI制作工艺90中金属盖层80覆盖至少部分的外延层30。因此，本实施例的PAI制作工艺90可被视为一穿过金属注入制作工艺(implantation through metal，ITM)，而非晶区71、合金层72、第一掺杂区73以及第二掺杂区74形成于金属盖层80之下。通过本实施例的制作方法，可使非晶区71完全不会被暴露于环境中且可相对缩短非晶区71形成之后到进行再结晶制作工艺之间的时间，故可降低非晶区71被其他后续制作工艺影响的可能性，由此达到更进一步降低接触阻抗的效果。此外，值得说明的是，相较于上述第一实施例的制作方法，本实施例的PAI制作工艺90的制作工艺参数例如注入能量需调整或/及相对增加，用于确保掺质可有效地注入外延区30中而形成所需的非晶区71。
综上所述，本发明的半导体元件以及其制作方法分别依序形成了对应外延层的第一开孔以及形成了对应栅极结构的第二开孔之后，再进行预先非晶化注入制作工艺以于外延层中形成非晶区。由此避免用以形成第二开孔的制作工艺影响到非晶区的状况，进而可确保利用预先非晶化注入制作工艺来降低接触阻抗的效果。此外，本发明的制作方法可更利用将预先非晶化注入制作工艺移至金属盖层形成之后再进行，使非晶区可完全不会被暴露于环境中且可相对缩短非晶区形成之后到进行再结晶制作工艺之间的时间，故可降低非晶区被其他后续制作工艺影响的可能性，由此达到更进一步降低接触阻抗的效果。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件的制作方法，包括：
提供一半导体基底；
在该半导体基底上形成一栅极结构；
在该半导体基底中形成一外延层，其中该外延层与该栅极结构相邻；
在该栅极结构以及该外延层上形成一层间介电层；
形成一第一开孔，该第一开孔贯穿该层间介电层并暴露出至少部分的该外延层；
形成一第二开孔，该第二开孔贯穿该层间介电层并暴露出至少部分的该栅极结构，其中该第二开孔在形成该第一开孔的该步骤之后形成；以及
在形成该第一开孔与该第二开孔之后进行一预先非晶化注入(pre-amorphization implantation,PAI)制作工艺，用以在该外延层中形成一非晶区。
2.如权利要求1所述的半导体元件的制作方法，还包括：
在形成该第一开孔以及该第二开孔之后，在该外延层上形成一金属盖层；以及
在形成该金属盖层之后进行一热处理，用以在该外延层中形成一金属硅化物。
3.如权利要求2所述的半导体元件的制作方法，其中该金属盖层在该预先非晶化注入制作工艺之后形成，且该金属盖层直接接触该非晶区。
4.如权利要求2所述的半导体元件的制作方法，其中该金属盖层在该预先非晶化注入制作工艺之前形成，且在该预先非晶化注入制作工艺中该金属盖层覆盖至少部分的该外延层。
5.如权利要求2所述的半导体元件的制作方法，其中一合金层通过该预先非晶化注入制作工艺形成于该栅极结构上。
6.如权利要求5所述的半导体元件的制作方法，其中该金属盖层更形成于该第二开孔中，且该合金层被该金属盖层覆盖。
7.如权利要求6所述的半导体元件的制作方法，其中该金属盖层共形地(conformally)形成于该第一开孔的内表面上以及该第二开孔的内表面上。
8.如权利要求5所述的半导体元件的制作方法，其中该栅极结构包括金属栅极，且该合金层包括该金属栅极的材料以及该预先非晶化注入制作工艺的一掺质的合金。
9.如权利要求2所述的半导体元件的制作方法，其中该金属盖层包括钛(titanium)层，且该金属硅化物包括硅化钛。
10.如权利要求2所述的半导体元件的制作方法，还包括：
在形成该金属盖层的该步骤以及该预先非晶化注入制作工艺之后，在该第一开孔中形成一导电插塞，其中部分的该金属盖层位于该导电插塞以及该金属硅化物之间。
11.如权利要求1所述的半导体元件的制作方法，其中该预先非晶化注入制作工艺包括一锗(germanium)注入制作工艺。
12.如权利要求1所述的半导体元件的制作方法，其中该第一开孔与该第二开孔分别由不同的图案化制作工艺所形成。
13.一种半导体元件，包括：
半导体基底；
金属栅极，设置于该半导体基底上；
层间介电层，设置于该金属栅极上；
第二开孔，贯穿该金属栅极上的该层间介电层；
接触结构，设置于该第二开孔中，其中该接触结构与该金属栅极电连接；以及
合金层，设置于该金属栅极上，其中该合金层设置于该接触结构与该金属栅极之间，且该合金层包括该金属栅极的材料的合金。
14.如权利要求13所述的半导体元件，其中该合金层包括该金属栅极的该材料与锗的合金。
15.如权利要求13所述的半导体元件，还包括金属盖层，共形地设置于该第二开孔的内表面上，其中部分的该金属盖层设置于该接触结构与该合金层之间。
16.如权利要求15所述的半导体元件，其中该金属盖层包括一钛层或由一钛层与一氮化钛层所组成的多层结构。
17.如权利要求15所述的半导体元件，还包括：
外延层，设置于该半导体基底中，且该外延层与该金属栅极相邻设置；
金属硅化物，设置于该外延层上，其中该层间介电层更设置于该金属硅化物上；
第一开孔，贯穿该金属硅化物上的该层间介电层；以及
导电插塞，设置于该第一开孔中，其中该导电插塞与该金属硅化物电连接，该金属盖层还共形地设置于该第一开孔的内表面上，且部分的位于该第一开孔中的该金属盖层设置于该导电插塞与该金属硅化物之间。
18.如权利要求13所述的半导体元件，还包括：
间隙壁，设置于该半导体基底上且与该金属栅极相邻设置；以及
第一掺杂区，在一垂直方向上设置于该间隙壁上，其中该第一掺杂区在该垂直方向上设置于该间隙壁以及该接触结构之间。
19.如权利要求18所述的半导体元件，还包括：
接触蚀刻停止层，设置于该半导体基底上且与该间隙壁相邻设置；以及
第二掺杂区，在该垂直方向上设置于该接触蚀刻停止层上，其中该第二掺杂区在该垂直方向上设置于该接触蚀刻停止层以及该接触结构之间。
20.如权利要求19所述的半导体元件，其中该第一掺杂区以及该第二掺杂区分别包括锗掺杂区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092047A (zh) * 2018-10-23 2020-05-01 联华电子股份有限公司 半导体装置以及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204861B2 (en) * 2017-01-05 2019-02-12 Globalfoundries Inc. Structure with local contact for shorting a gate electrode to a source/drain region

Citations (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
CN1448999A (zh) * 2002-04-03 2003-10-15 联华电子股份有限公司 形成阻障层的方法
JP3646667B2 (ja) * 2001-05-14 2005-05-11 株式会社デンソー 半導体装置の製造方法
WO2005057662A2 (en) * 2003-12-10 2005-06-23 Koninklijke Philips Electronics N.V. Method and apparatus for fabricating ultra-shallow junction metal-oxide semiconductor integrated circuit devices.
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
CN1855540A (zh) * 2005-04-25 2006-11-01 台湾积体电路制造股份有限公司 半导体元件及其制造方法
US20070026591A1 (en) * 2002-08-12 2007-02-01 Grupp Daniel E Insulated gate field effect transistor having passivated schottky barriers to the channel
US20070120195A1 (en) * 2005-11-28 2007-05-31 International Business Machines Corporation Cmos circuits incorporating passive elements of low contact resistance, and methods of forming same
CN101087003A (zh) * 2006-06-09 2007-12-12 台湾积体电路制造股份有限公司 半导体元件及其形成方法
CN101253619A (zh) * 2005-08-31 2008-08-27 先进微装置公司 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
US20120056245A1 (en) * 2010-09-07 2012-03-08 Samsung Electronics Co., Ltd. Semiconductor devices including silicide regions and methods of fabricating the same
CN102487048A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102737992A (zh) * 2011-04-01 2012-10-17 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
US8304319B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a disilicide
CN102820328A (zh) * 2011-06-09 2012-12-12 中国科学院微电子研究所 一种半导体结构及其制造方法
US20130237026A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
CN103377924A (zh) * 2012-04-12 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置
TWI463569B (zh) * 2009-09-28 2014-12-01 United Microelectronics Corp 製作半導體元件的方法
CN104241366A (zh) * 2013-06-07 2014-12-24 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN104752212A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105097915A (zh) * 2014-05-05 2015-11-25 世界先进积体电路股份有限公司 半导体装置及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7160800B2 (en) 2005-01-07 2007-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Decreasing metal-silicide oxidation during wafer queue time
US8574978B1 (en) * 2012-04-11 2013-11-05 United Microelectronics Corp. Method for forming semiconductor device
TW201611282A (zh) * 2014-09-05 2016-03-16 聯華電子股份有限公司 半導體結構及其製程
TWI658591B (zh) * 2015-03-13 2019-05-01 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355543B1 (en) * 1998-09-29 2002-03-12 Advanced Micro Devices, Inc. Laser annealing for forming shallow source/drain extension for MOS transistor
JP3646667B2 (ja) * 2001-05-14 2005-05-11 株式会社デンソー 半導体装置の製造方法
CN1448999A (zh) * 2002-04-03 2003-10-15 联华电子股份有限公司 形成阻障层的方法
US20070026591A1 (en) * 2002-08-12 2007-02-01 Grupp Daniel E Insulated gate field effect transistor having passivated schottky barriers to the channel
WO2005057662A2 (en) * 2003-12-10 2005-06-23 Koninklijke Philips Electronics N.V. Method and apparatus for fabricating ultra-shallow junction metal-oxide semiconductor integrated circuit devices.
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
CN1855540A (zh) * 2005-04-25 2006-11-01 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN101253619A (zh) * 2005-08-31 2008-08-27 先进微装置公司 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术
US20070120195A1 (en) * 2005-11-28 2007-05-31 International Business Machines Corporation Cmos circuits incorporating passive elements of low contact resistance, and methods of forming same
CN101087003A (zh) * 2006-06-09 2007-12-12 台湾积体电路制造股份有限公司 半导体元件及其形成方法
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
TWI463569B (zh) * 2009-09-28 2014-12-01 United Microelectronics Corp 製作半導體元件的方法
US8304319B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a disilicide
US20120056245A1 (en) * 2010-09-07 2012-03-08 Samsung Electronics Co., Ltd. Semiconductor devices including silicide regions and methods of fabricating the same
CN102487048A (zh) * 2010-12-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102737992A (zh) * 2011-04-01 2012-10-17 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102820328A (zh) * 2011-06-09 2012-12-12 中国科学院微电子研究所 一种半导体结构及其制造方法
US20130237026A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
CN103377924A (zh) * 2012-04-12 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置
CN104241366A (zh) * 2013-06-07 2014-12-24 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN104752212A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105097915A (zh) * 2014-05-05 2015-11-25 世界先进积体电路股份有限公司 半导体装置及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
YAMAMOTO, T.; GOTO, K.; KUBO, T.; WANG, Y.; LIN, T.; TALWAR, S.;: "Impact of pre-amorphization for the reduction of contact resistance using laser thermal process", 《EXTENDED ABSTRACTS OF THE THIRD INTERNATIONAL WORKSHOP ON JUNCTION TECHNOLOGY》 *
孙海峰: "Ge预非晶化硅化物工艺的研究", 《半导体学报》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092047A (zh) * 2018-10-23 2020-05-01 联华电子股份有限公司 半导体装置以及其制作方法
CN111092047B (zh) * 2018-10-23 2022-09-27 联华电子股份有限公司 半导体装置以及其制作方法

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