CN108122827A - 集成电路及其形成方法 - Google Patents

集成电路及其形成方法 Download PDF

Info

Publication number
CN108122827A
CN108122827A CN201710727712.7A CN201710727712A CN108122827A CN 108122827 A CN108122827 A CN 108122827A CN 201710727712 A CN201710727712 A CN 201710727712A CN 108122827 A CN108122827 A CN 108122827A
Authority
CN
China
Prior art keywords
source
dielectric
drain contact
contact
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710727712.7A
Other languages
English (en)
Other versions
CN108122827B (zh
Inventor
谢佾苍
赵家忻
邱意为
许立德
夏英庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/386,952 external-priority patent/US10510598B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108122827A publication Critical patent/CN108122827A/zh
Application granted granted Critical
Publication of CN108122827B publication Critical patent/CN108122827B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种方法包括在底部层间电介质中形成底部源极/漏极接触插塞。底部源极/漏极接触插塞连接至晶体管的源极/漏极区。该方法还包括在底部源极/漏极接触插塞上面形成层间电介质。在层间电介质中形成源极/漏极接触开口，其中通过源极/漏极接触开口暴露底部源极/漏极接触插塞。介电间隔件层形成为具有延伸到源极/漏极接触开口中的第一部分和位于层间电介质上方的第二部分。对介电间隔件层实施各向异性蚀刻，并且介电间隔件层的剩余垂直部分形成源极/漏极接触间隔件。填充源极/漏极接触开口的剩余部分以形成上部源极/漏极接触插塞。本发明的实施例还涉及集成电路及其形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
随着集成电路的尺寸变得越来越小，相应的形成工艺也变得越来越困难，并且传统上没有发生问题的地方也可能出现问题。例如，在鳍式场效应晶体管(FinFET)的形成中，金属栅极和相邻的源极和漏极区可能彼此电短路。金属栅极的接触插塞还可能与相邻的源极和漏极区的接触插塞短路。
发明内容
本发明的实施例提供了一种形成集成电路的方法，包括：在底部层间电介质中形成底部源极/漏极接触插塞，其中，所述底部源极/漏极接触插塞电连接至晶体管的源极/漏极区；在所述底部源极/漏极接触插塞上面形成第一层间电介质；在所述第一层间电介质中形成第一源极/漏极接触开口，其中，通过所述第一源极/漏极接触开口暴露所述底部源极/漏极接触插塞；形成第一介电间隔件层，其中，所述第一介电间隔件层包括延伸到所述第一源极/漏极接触开口中的第一部分和位于所述第一层间电介质上方的第二部分；对所述第一介电间隔件层实施各向异性蚀刻，其中，所述第一介电间隔件层的剩余垂直部分形成第一源极/漏极接触间隔件；以及填充所述第一源极/漏极接触开口的剩余部分以形成第一源极/漏极接触插塞。
本发明的另一实施例提供了一种形成集成电路的方法，包括：在第一层间电介质中形成第一源极/漏极接触插塞，其中，所述第一源极/漏极接触插塞电连接至晶体管的源极/漏极区；在所述第一层间电介质上面形成第二层间电介质；在所述第二层间电介质中形成第二源极/漏极接触插塞；在所述第二层间电介质上面形成第三层间电介质；蚀刻所述第二层间电介质和所述第三层间电介质以形成栅极接触开口，其中，所述晶体管的栅电极暴露于所述栅极接触开口；在所述栅极接触开口中形成栅极接触间隔件，其中，所述栅极接触间隔件穿透所述第二层间电介质和所述第三层间电介质；以及在所述栅极接触开口中形成栅极接触插塞，其中，所述栅极接触间隔件环绕所述栅极接触插塞。
本发明的又一实施例提供了一种集成电路器件，包括：半导体衬底；栅电极，位于所述半导体衬底上方；源极/漏极区，位于所述栅电极的侧面上；第一层间电介质，位于所述源极/漏极区上方，其中，所述栅电极的至少部分位于所述第一层间电介质中；第二层间电介质，位于所述第一层间电介质上方；第三层间电介质，位于所述第二层间电介质上方；栅极接触间隔件，穿透所述第二层间电介质和所述第三层间电介质；以及栅极接触插塞，电连接至所述栅电极，其中，所述栅极接触间隔件环绕所述栅极接触插塞。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图25示出根据一些实施例的形成晶体管和上面的互连结构的中间阶段的截面图。
图26示出根据一些实施例的用于形成晶体管和上面的互连结构的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供了晶体管和其上面的互连结构及其形成方法。根据一些实施例示出形成晶体管和上面的互连结构的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。
图1至图25示出根据本发明的一些实施例的形成晶体管和上面的互连结构的中间阶段的截面图。图1至图25中所示的步骤还在图26中所示的工艺流程200中示意性地反映。说明性实施例使用鳍场效应晶体管(FinFET)的形成作为实例。应当理解，本发明的结构和形成方法容易适用于平面晶体管和相应的接触插塞。
参考图1，在半导体衬底20上形成初始结构，作为半导体晶圆2的部分。根据本发明的一些实施例，半导体衬底20由晶体硅形成。半导体衬底20中还可以包括诸如碳、锗、镓、硼、砷、氮、铟、磷等的其他常用的材料。衬底20还可以是包括Ⅲ-Ⅴ族化合物半导体的化合物半导体衬底或硅锗。
根据本发明的一些实施例，初始结构包括基于半导体鳍22形成的FinFET的部分，半导体鳍22高于半导体鳍22的相对侧上的浅沟槽隔离(STI)区(未示出)的顶面突出。绘制线21以示出STI区的顶面的水平面，并且半导体鳍22高于线21。
栅极堆叠件32形成在半导体鳍22上，并且具有在半导体鳍22的顶面和侧壁上延伸的部分。根据本发明的一些实施例，栅极堆叠件32是通过形成伪栅极堆叠件(未示出)并且然后用替换栅极替换伪栅极堆叠件而形成的替换栅极堆叠件。栅极堆叠件32可以包括接触半导体鳍22的顶面和侧壁的界面氧化物层26，位于界面氧化物层26上方的栅极电介质28以及位于栅极电介质28上方的栅电极30。在多个后续工艺中，在栅电极30上方形成硬掩模34以保护栅极堆叠件32。硬掩模34还可以认为是栅极堆叠件的部分。可以通过热氧化半导体鳍22的表面层来形成界面氧化物层26。栅极电介质28可以由氧化硅、氮化硅、诸如氧化铪、氧化镧、氧化铝、它们的组合或它们的多层的高k介电材料形成。栅电极30可以是包括例如钴、铝、氮化钛、氮化钽、钨、氮化钨、碳化钽、氮化钽硅等的金属栅极，并且可以包括不同材料的多个层。根据相应的晶体管是P型金属氧化物半导体(PMOS)晶体管还是N型金属氧化物半导体(NMOS)晶体管，可以选择栅电极30的材料以具有适合于相应MOS晶体管的功函数。
栅极间隔件36形成在栅极堆叠件32和硬掩模34的侧壁上。根据本发明的一些实施例，栅极间隔件36包括例如层36A和层36B的多个层。尽管未示出，但是更多的层可以包括在栅极间隔件36中。栅极间隔件36的材料包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等。层36A和36B可以包括彼此不同的元素，例如，一个由氧化硅形成，而另一个由氮化硅形成。可选地，层36A和36B包括具有不同组成(具有不同百分比)的相同元素(诸如硅和氮)。根据一些实施例，栅极间隔件36可以与半导体鳍22的顶面和侧壁接触。
接触蚀刻停止层(CESL)38形成为覆盖衬底20，并且可以在栅极间隔件36的侧壁上延伸。根据本发明的一些实施例，CESL 38由氮化硅、碳化硅或另一介电材料形成。在CESL38和栅极堆叠件32上方形成层间电介质(ILD)40。ILD 40在下文中称为ILD0，因为它是多个ILD中的最低ILD。ILD 40可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等的氧化物形成。形成可以包括例如化学汽相沉积(CVD)、可流动CVD(FCVD)、旋涂等。可以实施诸如化学机械抛光(CMP)的平坦化，以使硬掩模层34、栅极间隔件36、CESL 38和ILD0 40的顶面彼此共面。
形成源极和漏极区(以下称为源极/漏极区)42，具有延伸到半导体衬底20中的源极/漏极区42的至少下部。根据本发明的一些实施例，取决于相应晶体管是P型晶体管还是n型晶体管，源极/漏极区42包括p型或n型杂质。当相应晶体管是n型MOS晶体管时，源极/漏极区42可以包括SiP，当相应晶体管是p型MOS晶体管时，源极/漏极区42可以包括SiGe。形成源极/漏极区42可以包括蚀刻半导体鳍22以形成凹槽，并且在凹槽中外延生长源极/漏极区42。当要形成p型晶体管时，外延区42可以掺杂有诸如硼或铟的p型杂质。当要形成n型晶体管时，外延区42可以掺杂有诸如磷的n型杂质。p型或n型杂质可以在实施外延时原位掺杂，和/或在外延之后注入。
图2至图6示出形成下部源极/漏极接触插塞。根据本发明的一些实施例，如图2所示，形成牺牲介电层46，接着施加和图案化光刻胶48。根据本发明的可选实施例，跳过牺牲介电层46的形成。图案化的光刻胶48可以是单层光刻胶，或者可以是包括两层光刻胶和分离两层光刻胶的无机层的三层。接下来，蚀刻牺牲介电层46、ILD0 40和CESL 38以形成接触开口50。然后例如通过自对准硅化工艺形成源极/漏极硅化物区52。然后去除光刻胶48。
应当理解，源极/漏极接触开口50可以在单个光刻工艺中形成，或者可以在包括两个光刻工艺的双重图案化工艺中形成，其中位于替换栅极堆叠件32的左侧上的源极/漏极接触开口50的图案在第一光刻掩模(未示出)中，并且在替换栅极堆叠件32的右侧上的源极/漏极接触开口50的图案在第二光刻掩模(未示出)中。
参考图3，沉积介电间隔件层54。介电间隔件层54可以由诸如SiN、SiCN、SiC、AlON、HfOx等的介电材料形成。使用诸如原子层沉积(ALD)、化学汽相沉积等的共形沉积方法形成介电间隔件层54。因此，介电间隔件层54延伸到开口50中，并且介电间隔件层54的垂直部分的厚度大致等于水平部分的厚度。
参考图4，实施各向异性蚀刻以去除介电间隔件层54的水平部分，在接触开口50中留下介电间隔件层54的垂直部分。贯穿说明书，剩余的垂直部分称为接触间隔件56。相应步骤在图26所示的工艺流程中示出为步骤202。在晶圆2的顶视图中，接触间隔件56形成环绕相应接触开口50的环。接触间隔件的内边缘的顶部可以是锥形的，并且还可以是弯曲的，其中弯曲的内边缘面向开口50。内边缘的下部可以是大致直的。
接下来，如图5所示，用导电材料58填充接触开口50。导电材料的顶面高于牺牲介电层46的顶面。图6示出平坦化工艺，其中去除导电材料58的位于ILD0 40上方的部分。还在平坦化中去除牺牲介电层46(如果形成的话)。导电材料58的剩余部分是源极/漏极接触插塞60。相应步骤在图26所示的工艺流程中示出为步骤204。根据本发明的一些实施例，源极/漏极接触插塞60中的每个包括由钛、氮化钛、钽或氮化钽形成的导电阻挡层，和位于扩散阻挡层上方的诸如钨、铝、铜等的金属。根据本发明的可选实施例，接触插塞60由单层形成，该单层由诸如钨的均质材料或合金形成。根据一些实施例，接触插塞60的顶面可以与ILD0 40和硬掩模34的顶面共面。
图7至图12示出上部源极/漏极接触插塞的形成。参考图7，形成蚀刻停止层62，接着形成ILD 64。贯穿说明书，ILD 64可选地称为ILD1。蚀刻停止层62可以由碳化硅、氮氧化硅、碳氮化硅、它们的组合或它们的复合层形成。可以使用诸如CVD、等离子体增强化学汽相沉积(PECVD)、ALD等的沉积方法形成蚀刻停止层62。ILD1 64可以包括选自PSG、BSG、BPSG、氟掺杂的硅玻璃(FSG)、TEOS或其他无孔低k介电材料的材料。可以使用旋涂、FCVD等形成ILD1 64，或者可以使用诸如CVD、PECVD、低压化学汽相沉积(LPCVD)等的沉积方法形成ILD164。
图8示出通过蚀刻形成开口66。接下来，参考图9，通过沉积形成介电间隔件层68，并且介电间隔件层68形成为共形层或大致共形层，例如，水平部分和垂直部分的厚度具有小于水平厚度的约10％的差异。可以通过ALD、CVD等来实现沉积。介电间隔件层68可以由选自SiN、SiON、SiCN、SiC、SiOCN、AlON、AlN、HfOx、它们的组合和/或它们的多层的介电材料形成。
图10示出各向异性蚀刻以去除介电间隔件层68的水平部分，因此形成如图10所示的接触间隔件70。相应步骤在图26所示的工艺流程中示出为步骤206。由于各向异性蚀刻介电间隔件层68(图9)，剩余的开口66可以具有顶部宽度W1和底部宽度W2，其中W1/W2的比率可以在约1.0和约2.0之间的范围内。接触间隔件70的内边缘的顶部可以是锥形的，并且还可以是弯曲的，其中弯曲部分面向开口66。接触间隔件70的下部可以具有面向开口66的大致直的边缘。再次，在晶圆2的顶视图中，接触间隔件70是环绕相应开口66的环。
接下来，如图11所示，用导电材料72填充接触开口66。然后实施平坦化工艺(例如，CMP)，其中去除导电材料72的位于ILD1 64上方的部分。如图12所示，在平坦化之后保留导电材料72的剩余部分，并称为上部源极/漏极接触插塞74。根据本发明的一些实施例，在平坦化中去除接触间隔件70的锥形顶部，并且剩余的接触间隔件70具有接触接触插塞74的大致直的内边缘。相应步骤在图26所示的工艺流程中示出为步骤208。
根据本发明的可选实施例，接触间隔件70的锥形顶部具有平坦化之后剩余的部分(未示出)，并且剩余接触间隔件70的内边缘具有与接触插塞74物理接触的弯曲的顶部(如图11所示)。根据本发明的一些实施例，上部源极/漏极接触插塞74的材料类似于源极/漏极接触插塞60的材料。例如，源极/漏极接触插塞74可以包括导电阻挡层和位于扩散阻挡层上方的诸如钨、铝、铜等的金属。
图13至20示出栅极接触插塞和额外的源极/漏极接触插塞的形成。根据本发明的一些实施例，如图13所示，根据本发明的一些实施例形成蚀刻停止层76，接着形成介电层78，贯穿说明书其可以称为ILD2 78。根据本发明的可选实施例，不形成蚀刻停止层76，并且介电层78与ILD1 64接触。因此，使用虚线示出蚀刻停止层76以指示其可以形成或可以不形成。根据本发明的一些实施例，蚀刻停止层76和介电层78分别由选自与蚀刻停止层62和介电层64的候选材料相同组的材料形成。根据本发明的可选实施例，介电层78由低k介电材料形成，该低k介电材料可以由含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。
参考图14，使用图案化的光刻掩模80来实施光刻工艺以蚀刻穿透层78、76、64和62以形成栅极接触开口82。光刻掩模80可以包括由光刻胶形成的下层80A，由无机材料形成的中间层80B和由另一光刻胶形成的上层80C。然后去除硬掩模34的暴露部分(图13)，从而使得栅极接触开口82延伸到相对的栅极间隔件36之间的间隔中。相应步骤在图26所示的工艺流程中示出为步骤210。根据本发明的一些实施例，形成栅极接触开口82包括各向异性蚀刻。栅极间隔件36的侧壁可以暴露于栅极接触开口82。可以选择蚀刻剂从而使得其不攻击栅极间隔件36，并且因此不蚀刻暴露的栅极间隔件36。根据本发明的可选实施例，栅极接触开口82比硬掩模34窄，并且因此硬掩模34(未示出)的一些边缘部分留在栅极接触开口82的一侧或两侧上。尽管图14示出中间层80B和上层80C，但实际上，在形成栅极接触开口82的时候，可能已经消耗中间层80B和上层80C。然后去除剩余的光刻掩模80，并且在图15中示出所得到的晶圆2。
参考图16，形成另一图案化的光刻掩模84，其延伸到栅极接触开口82中(图15)。相应步骤在图26所示的工艺流程中示出为步骤212。图案化的光刻掩模84用作蚀刻掩模以进一步蚀刻层78和76，因此形成源极/漏极接触开口86。通过接触开口86暴露接触插塞74和接触间隔件70。类似地，在形成接触开口86的时候，可能已经消耗光刻掩模84的中间层和上层。接下来，去除剩余的光刻掩模84，并且在图17中示出所得到的晶圆2。
图18示出形成介电间隔件层88，其延伸到栅极接触开口82和源极/漏极接触开口86中。介电间隔件层88的形成方法和材料可以分别选自与形成介电间隔件层68(图9)的候选方法和材料相同的组。例如，用于形成介电间隔件层88的候选材料包括但不限于SiN、SiON、SiCN、SiC、SiOCN、AlON、AlN和HfOx。介电间隔件层88还是共形的或大致共形的。此外，介电间隔件层88延伸到栅极接触开口82和源极/漏极接触开口86两者中。
接下来，如图19所示，实施各向异性蚀刻，并且介电间隔件层88的剩余部分形成接触间隔件90和92。相应步骤在图26所示的工艺流程中示出为步骤214。接下来，沉积导电材料94以填充剩余的接触开口82和86(图18)。然后如图20所示，实施平坦化工艺，并且剩余的导电材料94形成源极/漏极接触插塞96和栅极接触插塞98。相应步骤在图26所示的工艺流程中示出为步骤216。如图15至图19所示，形成接触插塞96和98包括使用双重图案化工艺形成相应的接触开口82和86(图17)，并且因此接触开口82和86可以彼此紧密地定位而不会产生光学邻近效应。另一方面，同时填充接触开口82和86以降低生产成本。
图20还示出接触插塞96和98的宽度以及相邻接触插塞96和98之间的距离(间隔)。接触插塞96具有宽度W3，并且接触插塞98具有宽度W3'。相邻接触插塞96和98之间的距离为S1。根据本发明的一些实施例，比率S1/W3和比率S2/W3'在约1.0和2.0之间的范围内。
图21至图25示出通过单镶嵌工艺形成底部金属层(以下称为金属层1或M1)和上面的通孔。参考图21，形成蚀刻停止层102和介电层104。根据本发明的一些实施例，蚀刻停止层102由选自与蚀刻停止层76的候选材料相同组的材料形成，并且介电层104可由具有低于3.8的介电常数的低k介电材料形成。例如，低k介电层104可以由含碳的低k介电材料、HSQ、MSQ等形成。
图22示出沟槽106的形成，其中该形成包括蚀刻低k介电层104和蚀刻停止层102，从而暴露接触插塞96和98。接下来，如图23所示，形成金属线108和金属线间隔件110。相应步骤在图26所示的工艺流程中示出为步骤218。形成工艺可以分别类似于形成接触间隔件70和接触插塞74，并且在此不重复形成工艺的细节。金属线间隔件110可以由选自与形成接触间隔件70的候选材料相同组的介电材料形成。金属线108可以包括导电扩散阻挡件和位于导电扩散阻挡件上方的含铜金属材料。
接下来，通过镶嵌工艺在金属线108上方形成通孔。参考图23，形成蚀刻停止层112和介电层114。根据本发明的一些实施例，蚀刻停止层112由选自与蚀刻停止层76和102的候选材料相同组的材料形成，并且介电层114可由与低k介电层104的材料类似的低k介电材料形成。图24示出形成通孔开口115和介电层116，介电层116是使用ALD、CVD等沉积的共形层或大致共形层。介电层116延伸到通孔开口115中。
图25示出通孔118和通孔间隔件120的形成。相应步骤在图26所示的工艺流程中示出为步骤220。形成工艺可以分别类似于形成接触间隔件70和接触插塞74，并且在此不重复形成工艺的细节。通孔间隔件120可以由选自与用于形成接触间隔件70的候选材料相同组的介电材料形成。通孔118可以包括导电扩散阻挡件和位于相应的导电扩散阻挡件上方的含铜金属材料。在后续工艺中，可重复用于形成金属线108、金属线间隔件110、通孔118和通孔间隔件120的工艺以形成上面的金属线(例如M2，M3，M4...至M顶)和通孔。可以使用单镶嵌工艺(如图21至25所示)或双镶嵌工艺形成上面的金属线和通孔，其中在相应的通孔和金属线分别填充到通孔开口和沟槽中之前沉积并各向异性地蚀刻介电层。
本应用的实施例具有一些有益特征。通过形成接触间隔件、金属线间隔件和/或通孔间隔件，存在用于在存在覆盖移位时防止下面的导电部件与上面的导电部件电短路的额外的介电间隔件。因此增加了工艺窗口。
根据本发明的一些实施例，一种方法包括在底部层间电介质中形成底部源极/漏极接触插塞。底部源极/漏极接触插塞电连接至晶体管的源极/漏极区。该方法还包括在底部源极/漏极接触插塞上面形成层间电介质。在层间电介质中形成源极/漏极接触开口，其中通过源极/漏极接触开口暴露底部源极/漏极接触插塞。介电间隔件层形成为具有延伸到源极/漏极接触开口中的第一部分和位于层间电介质上方的第二部分。对介电间隔件层实施各向异性蚀刻，并且介电间隔件层的剩余的垂直部分形成源极/漏极接触间隔件。填充源极/漏极接触开口的剩余部分以形成上部源极/漏极接触插塞。
在上述方法中，还包括：在所述晶体管的栅极间隔件和所述底部源极/漏极接触插塞上方形成第一蚀刻停止层，并且所述第一蚀刻停止层与所述晶体管的栅极间隔件和所述底部源极/漏极接触插塞接触，其中，所述第一层间电介质位于所述第一蚀刻停止层上方并与所述第一蚀刻停止层接触。
在上述方法中，还包括：蚀刻所述第一层间电介质以形成栅极接触开口；蚀刻所述晶体管的栅极间隔件之间的硬掩模以在所述栅极间隔件之间延伸所述栅极接触开口；形成具有延伸到所述栅极接触开口中的部分的第二间隔件层；蚀刻所述第二间隔件层以在所述栅极接触开口中形成栅极接触间隔件；以及在所述栅极接触开口中形成栅极接触插塞。
在上述方法中，还包括：蚀刻所述第一层间电介质以形成栅极接触开口；蚀刻所述晶体管的栅极间隔件之间的硬掩模以在所述栅极间隔件之间延伸所述栅极接触开口；形成具有延伸到所述栅极接触开口中的部分的第二间隔件层；蚀刻所述第二间隔件层以在所述栅极接触开口中形成栅极接触间隔件；以及在所述栅极接触开口中形成栅极接触插塞，在所述第一层间电介质上方形成第二层间电介质；蚀刻所述第二层间电介质以形成第二源极/漏极接触开口，其中，所述第二间隔件层进一步延伸到所述第二源极/漏极接触开口中，并且蚀刻所述第二间隔件层进一步在所述第二源极/漏极接触开口中形成第二源极/漏极接触间隔件；以及在所述第二源极/漏极接触开口中形成第二源极/漏极接触插塞。
在上述方法中，还包括：在所述第一层间电介质上方形成第一低k介电层；在所述第一低k介电层中形成金属线，其中，所述金属线电连接至所述源极/漏极区；以及形成围绕所述金属线的介电金属线间隔件。
在上述方法中，还包括：在所述第一层间电介质上方形成第一低k介电层；在所述第一低k介电层中形成金属线，其中，所述金属线电连接至所述源极/漏极区；以及形成围绕所述金属线的介电金属线间隔件，在所述第一低k介电层上方形成第二低k介电层；在所述第二低k介电层中形成金属通孔，其中，所述金属通孔电连接至所述源极/漏极区；以及形成环绕所述金属通孔的介电通孔间隔件。
在上述方法中，还包括：在所述晶体管的栅极堆叠件上方形成牺牲层；蚀刻所述牺牲层和所述底部层间电介质以形成底部源极/漏极接触开口；在所述底部源极/漏极接触开口中形成底部接触间隔件；用导电材料填充所述底部源极/漏极接触开口；以及实施平坦化以去除所述牺牲层和所述导电材料的位于所述底部层间电介质上方的部分，以形成所述底部源极/漏极接触插塞。
根据本发明的一些实施例，一种方法包括在第一层间电介质中形成第一源极/漏极接触插塞，并且第一源极/漏极接触插塞电连接至晶体管的源极/漏极区，在第一层间电介质上面形成第二层间电介质，在第二层间电介质中形成第二源极/漏极接触插塞，在第二层间电介质上面形成第三层间电介质，并且蚀刻第二层间电介质和第三层间电介质以形成栅极接触开口。晶体管的栅电极暴露于栅极接触开口。在栅极接触开口中形成栅极接触间隔件。栅极接触间隔件穿透第二层间电介质和第三层间电介质。在栅极接触开口中形成栅极接触插塞，并且栅极接触间隔件环绕栅极接触插塞。
在上述方法中，还包括：蚀刻所述第三层间电介质以形成源极/漏极接触开口，其中通过所述源极/漏极接触开口暴露所述第二源极/漏极接触插塞；在所述源极/漏极接触开口中形成源极/漏极接触间隔件；以及在所述源极/漏极接触开口中形成第三源极/漏极接触插塞，其中，所述源极/漏极接触间隔件环绕所述第二源极/漏极接触插塞。
在上述方法中，还包括：蚀刻所述第三层间电介质以形成源极/漏极接触开口，其中通过所述源极/漏极接触开口暴露所述第二源极/漏极接触插塞；在所述源极/漏极接触开口中形成源极/漏极接触间隔件；以及在所述源极/漏极接触开口中形成第三源极/漏极接触插塞，其中，所述源极/漏极接触间隔件环绕所述第二源极/漏极接触插塞，其中，形成所述栅极接触间隔件和形成所述源极/漏极接触间隔件共享共同的沉积工艺和共同的蚀刻工艺。
在上述方法中，其中，形成所述栅极接触间隔件包括：沉积延伸到所述栅极接触开口中并且穿透所述第二层间电介质和所述第三层间电介质的介电间隔件层；以及对所述介电间隔件层实施各向异性蚀刻，其中，所述介电间隔件层的剩余部分形成所述栅极接触间隔件。
在上述方法中，还包括在蚀刻所述第二层间电介质和所述第三层间电介质以形成所述栅极接触开口之后，蚀刻所述晶体管的栅极间隔件之间的硬掩模以在所述栅极间隔件之间延伸所述栅极接触开口。
在上述方法中，还包括在蚀刻所述第二层间电介质和所述第三层间电介质以形成所述栅极接触开口之后，蚀刻所述晶体管的栅极间隔件之间的硬掩模以在所述栅极间隔件之间延伸所述栅极接触开口，其中，所述栅极接触间隔件和所述栅极接触插塞延伸到低于所述栅极间隔件的顶面的水平面处。
在上述方法中，还包括：在所述第三层间电介质上方形成第一低k介电层；在所述第一低k介电层中形成金属线，其中，所述金属线电连接至所述源极/漏极区；以及形成围绕所述金属线的介电金属线间隔件。
在上述方法中，还包括：在所述第三层间电介质上方形成第一低k介电层；在所述第一低k介电层中形成金属线，其中，所述金属线电连接至所述源极/漏极区；以及形成围绕所述金属线的介电金属线间隔件，在所述第一低k介电层上方形成第二低k介电层；在所述第二低k介电层中形成通孔，其中，所述通孔电连接至所述源极/漏极区；以及形成环绕所述通孔的介电通孔间隔件。
根据本发明的一些实施例，一种器件包括半导体衬底、位于半导体衬底上方的栅电极、位于栅电极的侧面上的源极/漏极区、位于源极/漏极区上方的第一层间电介质，其中栅电极的至少部分位于第一层间电介质中，位于第一层间电介质上面的第二层间电介质、位于第二层间电介质上面的第三层间电介质、穿透第二层间电介质和第三层间电介质的栅极接触间隔件以及电连接至栅电极的栅极接触插塞。栅极接触间隔件环绕栅极接触插塞。
在上述器件中，还包括：栅极间隔件，位于所述栅电极的相对侧上，其中，所述栅极间隔件的顶面高于所述栅电极的顶面，并且所述栅极接触间隔件在所述栅极间隔件之间延伸。
在上述器件中，其中，所述栅极接触间隔件从所述第三层间电介质的顶面连续延伸至所述第二层间电介质的底面，其中没有可区分的界面。
在上述器件中，还包括：第一源极/漏极接触插塞，位于所述第一层间电介质中；第二源极/漏极接触插塞，位于所述第二层间电介质中，其中，在所述第一源极/漏极接触插塞和所述第二源极/漏极接触插塞之间具有可区分的界面；以及源极/漏极接触间隔件，位于所述第二层间电介质中并且环绕所述第二源极/漏极接触插塞。
在上述器件中，还包括：低k介电层，位于所述第三层间电介质上方；金属线，位于所述低k介电层中，其中，所述金属线电连接至所述源极/漏极区；以及介电金属线间隔件，环绕所述金属线。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路的方法，包括：
在底部层间电介质中形成底部源极/漏极接触插塞，其中，所述底部源极/漏极接触插塞电连接至晶体管的源极/漏极区；
在所述底部源极/漏极接触插塞上面形成第一层间电介质；
在所述第一层间电介质中形成第一源极/漏极接触开口，其中，通过所述第一源极/漏极接触开口暴露所述底部源极/漏极接触插塞；
形成第一介电间隔件层，其中，所述第一介电间隔件层包括延伸到所述第一源极/漏极接触开口中的第一部分和位于所述第一层间电介质上方的第二部分；
对所述第一介电间隔件层实施各向异性蚀刻，其中，所述第一介电间隔件层的剩余垂直部分形成第一源极/漏极接触间隔件；以及
填充所述第一源极/漏极接触开口的剩余部分以形成第一源极/漏极接触插塞。
2.根据权利要求1所述的方法，还包括：
在所述晶体管的栅极间隔件和所述底部源极/漏极接触插塞上方形成第一蚀刻停止层，并且所述第一蚀刻停止层与所述晶体管的栅极间隔件和所述底部源极/漏极接触插塞接触，其中，所述第一层间电介质位于所述第一蚀刻停止层上方并与所述第一蚀刻停止层接触。
3.根据权利要求1所述的方法，还包括：
蚀刻所述第一层间电介质以形成栅极接触开口；
蚀刻所述晶体管的栅极间隔件之间的硬掩模以在所述栅极间隔件之间延伸所述栅极接触开口；
形成具有延伸到所述栅极接触开口中的部分的第二间隔件层；
蚀刻所述第二间隔件层以在所述栅极接触开口中形成栅极接触间隔件；以及
在所述栅极接触开口中形成栅极接触插塞。
4.根据权利要求3所述的方法，还包括：
在所述第一层间电介质上方形成第二层间电介质；
蚀刻所述第二层间电介质以形成第二源极/漏极接触开口，其中，所述第二间隔件层进一步延伸到所述第二源极/漏极接触开口中，并且蚀刻所述第二间隔件层进一步在所述第二源极/漏极接触开口中形成第二源极/漏极接触间隔件；以及
在所述第二源极/漏极接触开口中形成第二源极/漏极接触插塞。
5.根据权利要求1所述的方法，还包括：
在所述第一层间电介质上方形成第一低k介电层；
在所述第一低k介电层中形成金属线，其中，所述金属线电连接至所述源极/漏极区；以及
形成围绕所述金属线的介电金属线间隔件。
6.根据权利要求5所述的方法，还包括：
在所述第一低k介电层上方形成第二低k介电层；
在所述第二低k介电层中形成金属通孔，其中，所述金属通孔电连接至所述源极/漏极区；以及
形成环绕所述金属通孔的介电通孔间隔件。
7.根据权利要求1所述的方法，还包括：
在所述晶体管的栅极堆叠件上方形成牺牲层；
蚀刻所述牺牲层和所述底部层间电介质以形成底部源极/漏极接触开口；
在所述底部源极/漏极接触开口中形成底部接触间隔件；
用导电材料填充所述底部源极/漏极接触开口；以及
实施平坦化以去除所述牺牲层和所述导电材料的位于所述底部层间电介质上方的部分，以形成所述底部源极/漏极接触插塞。
8.一种形成集成电路的方法，包括：
在第一层间电介质中形成第一源极/漏极接触插塞，其中，所述第一源极/漏极接触插塞电连接至晶体管的源极/漏极区；
在所述第一层间电介质上面形成第二层间电介质；
在所述第二层间电介质中形成第二源极/漏极接触插塞；
在所述第二层间电介质上面形成第三层间电介质；
蚀刻所述第二层间电介质和所述第三层间电介质以形成栅极接触开口，其中，所述晶体管的栅电极暴露于所述栅极接触开口；
在所述栅极接触开口中形成栅极接触间隔件，其中，所述栅极接触间隔件穿透所述第二层间电介质和所述第三层间电介质；以及
在所述栅极接触开口中形成栅极接触插塞，其中，所述栅极接触间隔件环绕所述栅极接触插塞。
9.根据权利要求8所述的方法，还包括：
蚀刻所述第三层间电介质以形成源极/漏极接触开口，其中通过所述源极/漏极接触开口暴露所述第二源极/漏极接触插塞；
在所述源极/漏极接触开口中形成源极/漏极接触间隔件；以及
在所述源极/漏极接触开口中形成第三源极/漏极接触插塞，其中，所述源极/漏极接触间隔件环绕所述第二源极/漏极接触插塞。
10.一种集成电路器件，包括：
半导体衬底；
栅电极，位于所述半导体衬底上方；
源极/漏极区，位于所述栅电极的侧面上；
第一层间电介质，位于所述源极/漏极区上方，其中，所述栅电极的至少部分位于所述第一层间电介质中；
第二层间电介质，位于所述第一层间电介质上方；
第三层间电介质，位于所述第二层间电介质上方；
栅极接触间隔件，穿透所述第二层间电介质和所述第三层间电介质；以及
栅极接触插塞，电连接至所述栅电极，其中，所述栅极接触间隔件环绕所述栅极接触插塞。
CN201710727712.7A 2016-11-29 2017-08-23 集成电路及其形成方法 Active CN108122827B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427477P 2016-11-29 2016-11-29
US62/427,477 2016-11-29
US15/386,952 US10510598B2 (en) 2016-11-29 2016-12-21 Self-aligned spacers and method forming same
US15/386,952 2016-12-21

Publications (2)

Publication Number Publication Date
CN108122827A true CN108122827A (zh) 2018-06-05
CN108122827B CN108122827B (zh) 2021-04-06

Family

ID=62117888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710727712.7A Active CN108122827B (zh) 2016-11-29 2017-08-23 集成电路及其形成方法

Country Status (4)

Country Link
KR (1) KR102002691B1 (zh)
CN (1) CN108122827B (zh)
DE (1) DE102017118475B4 (zh)
TW (1) TWI698927B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634799A (zh) * 2018-06-25 2019-12-31 台湾积体电路制造股份有限公司 用于形成半导体器件的方法以及半导体器件
CN111048486A (zh) * 2018-10-15 2020-04-21 三星电子株式会社 半导体器件
CN111816710A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体装置
CN112201614A (zh) * 2019-07-08 2021-01-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112582405A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112885775A (zh) * 2019-11-29 2021-06-01 广东汉岂工业技术研发有限公司 一种半导体结构及其制程方法
US11881529B2 (en) 2019-04-10 2024-01-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840133B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with staggered selective growth
US11069579B2 (en) 2018-10-19 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11094795B2 (en) 2018-11-20 2021-08-17 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US11532561B2 (en) 2019-09-30 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Different via configurations for different via interface requirements
US11476347B2 (en) 2020-05-20 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Processes for removing spikes from gates
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
US11658215B2 (en) * 2021-02-19 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact structures

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953609A (en) * 1995-12-14 1999-09-14 Nec Corporation Method of manufacturing a semiconductor memory device
CN1575515A (zh) * 2001-03-27 2005-02-02 先进微装置公司 利用电介质阻挡层实施金属镶嵌的方法
CN102810474A (zh) * 2011-05-31 2012-12-05 台湾积体电路制造股份有限公司 用于提高层间电介质中的金属图案的密度的器件制造方法
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN104600023A (zh) * 2013-10-30 2015-05-06 台湾积体电路制造股份有限公司 半导体集成电路制造的方法
US20160204068A1 (en) * 2015-01-08 2016-07-14 Canon Kabushiki Kaisha Semiconductor device and semiconductor device manufacturing method
US20160322468A1 (en) * 2015-04-30 2016-11-03 United Microelectronics Corp. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165880A (en) * 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6180430B1 (en) * 1999-12-13 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Methods to reduce light leakage in LCD-on-silicon devices
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
KR101565797B1 (ko) * 2009-02-16 2015-11-05 삼성전자주식회사 콘택 플러그를 포함하는 반도체 장치
JP2010287744A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 固体メモリ、データ処理システム及びデータ処理装置
JP2011228578A (ja) * 2010-04-22 2011-11-10 Panasonic Corp 半導体装置およびその製造方法
US8624324B1 (en) * 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
TWI575654B (zh) * 2012-12-05 2017-03-21 聯華電子股份有限公司 具有接觸插栓的半導體結構與其形成方法
US9472448B2 (en) * 2014-03-14 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plug without seam hole and methods of forming the same
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953609A (en) * 1995-12-14 1999-09-14 Nec Corporation Method of manufacturing a semiconductor memory device
CN1575515A (zh) * 2001-03-27 2005-02-02 先进微装置公司 利用电介质阻挡层实施金属镶嵌的方法
CN102810474A (zh) * 2011-05-31 2012-12-05 台湾积体电路制造股份有限公司 用于提高层间电介质中的金属图案的密度的器件制造方法
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN104600023A (zh) * 2013-10-30 2015-05-06 台湾积体电路制造股份有限公司 半导体集成电路制造的方法
US20160204068A1 (en) * 2015-01-08 2016-07-14 Canon Kabushiki Kaisha Semiconductor device and semiconductor device manufacturing method
US20160322468A1 (en) * 2015-04-30 2016-11-03 United Microelectronics Corp. Semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634799A (zh) * 2018-06-25 2019-12-31 台湾积体电路制造股份有限公司 用于形成半导体器件的方法以及半导体器件
US11107902B2 (en) 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
CN110634799B (zh) * 2018-06-25 2022-04-08 台湾积体电路制造股份有限公司 用于形成半导体器件的方法以及半导体器件
CN111048486A (zh) * 2018-10-15 2020-04-21 三星电子株式会社 半导体器件
US11978775B2 (en) 2018-10-15 2024-05-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices including a fin field effect transistor
CN111816710A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体装置
US11881529B2 (en) 2019-04-10 2024-01-23 United Microelectronics Corp. Semiconductor device and method of fabricating the same
CN112201614A (zh) * 2019-07-08 2021-01-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112582405A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112885775A (zh) * 2019-11-29 2021-06-01 广东汉岂工业技术研发有限公司 一种半导体结构及其制程方法

Also Published As

Publication number Publication date
DE102017118475B4 (de) 2022-08-25
DE102017118475A1 (de) 2018-05-30
TWI698927B (zh) 2020-07-11
CN108122827B (zh) 2021-04-06
TW201820457A (zh) 2018-06-01
KR20180060952A (ko) 2018-06-07
KR102002691B1 (ko) 2019-07-23

Similar Documents

Publication Publication Date Title
CN108122827A (zh) 集成电路及其形成方法
US11532515B2 (en) Self-aligned spacers and method forming same
CN106469683B (zh) 用于具有栅极间隔件保护层的半导体器件的方法和结构
US10818549B2 (en) Semiconductor devices including contact plugs
CN107919358B (zh) 半导体器件及其制造方法
CN105280591B (zh) 具有保护层的自对准互连件
CN105810681B (zh) 堆叠器件以及相关的布局结构
CN103579186B (zh) 连接通孔至器件
CN110416157A (zh) 晶体管中的空气间隔件及其形成方法
CN108288604A (zh) 接触插塞及其制造方法
CN107546203A (zh) 半导体器件及其制造方法
CN110323221A (zh) 半导体结构
CN109427775A (zh) 集成电路及其形成方法
CN103972213B (zh) 具有多级互连的半导体器件及其形成方法
CN107154395A (zh) 半导体结构及其制造方法
TW201436241A (zh) 具有源極－汲極側壁間隔物並降低高度的鰭式場效電晶體
CN107230702A (zh) 半导体器件及其制造方法
CN107689398A (zh) 半导体器件及其制造方法
CN107068757A (zh) Finfet器件及其形成方法
US10510867B2 (en) FinFETs and methods of forming the same
CN109860050A (zh) 半导体制作方法
CN108231563A (zh) 制造半导体装置的方法
CN107017256A (zh) 半导体器件中的局部互连件及其制造方法
CN108573969A (zh) 集成电路器件
CN106960845A (zh) 鳍式场效应晶体管器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant