CN102487048A

CN102487048A - 半导体器件的形成方法

Info

Publication number: CN102487048A
Application number: CN2010105732188A
Authority: CN
Inventors: 吴金刚; 倪景华; 黄晓辉
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2012-06-06
Anticipated expiration: 2030-12-03
Also published as: CN102487048B

Abstract

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底表面形成有至少一个的第一栅极结构，所述第二区域的半导体衬底表面形有第二栅极结构；覆盖所述半导体衬底的第一层间介质层；在所述第一层间介质层上覆盖第二层间介质层；刻蚀第一、第二层间介质层内，形成暴露第一区域的第一源极区、第一漏极区、第二区域的第二源极区、第二漏极区和第二栅极结构的多个第一接触孔；在第一接触孔底部形成金属硅化物层；在所述第二层间介质层内形成暴露第一区域的第二接触孔；在所述第一接触孔和第二接触孔内填充导电物质，形成导电插塞。本方法制造的半导体器件导电稳定性好，工艺简单。

Description

半导体器件的形成方法

技术领域

本发明涉及集成电路制造领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着集成电路制造技术的不断发展，为了能够提高生产效率，人们通常会在同一个半导体衬底上形成多个半导体器件来实现不同的功能。然而，用于不同功能的半导体器件，其寄生电容、响应速度以及对电压的要求也不一样。因此，在集成电路的制作过程中，当在半导体衬底上同时制造不同要求的半导体器件时，矛盾就会出现。

现有工艺在同一个半导体衬底上形成多个半导体器件，如图1所示，提供半导体衬底100，并在所述半导体衬底100上的第一区域I和第二区域II分别形成伪栅极结构101和第二栅极结构103，在所述伪栅极结构101和所述第二栅极结构103两侧分别形成侧墙105；在所述侧墙105两侧的所述半导体衬底100内形成第一区域I的源极区106和漏极区106和第二区域的源极区107、漏极区107；之后，为了减小所述第一区域I的源极区106、漏极区106和第二区域II的源极区107、漏极区107、第二栅极结构103跟其他材料的接触电阻，采用自对准硅化物技术在所述半导体衬底100上形成覆盖所述伪栅极结构101、第二栅极结构103和源极区107、漏极区107107的金属硅化物层111。此时，所述第一区域I的伪栅极结构101表面也覆盖了一层金属硅化物层111。而在后续的工艺中，所述伪栅极结构101会被去除并相应形成金属栅极，由于形成在伪栅极结构101表面的金属硅化物层111难以去除，则会影响到金属栅极的形成，从而影响半导体器件的性能。

公开号为CN1481025A的专利中提供一种半导体器件的形成方法，虽然该专利文件并没有在伪栅极结构表面形成难以去除的金属硅化物层，但是，半导体器件的导电稳定性较差，并且第二栅极结构与导电插塞接触面的接触电阻仍然较大。

发明内容

本发明解决的问题是提供了一种半导体器件的形成方法，导电稳定性好，制造工艺简单，生产效率高。

为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底表面形成有至少一个的第一栅极结构，所述第一栅极结构两侧形成有第一侧墙，所述第一侧墙两侧的第一区域的半导体衬底内形成有第一源极区、第一漏极区；所述第二区域的半导体衬底表面形成有第二栅极结构，所述第二栅极结构两侧形成有第二侧墙，所述第二侧墙两侧的第二区域的半导体衬底内形成有第二源极区、第二漏极区；覆盖所述半导体衬底的第一层间介质层，且所述第一层间介质层与第一栅极结构和第二栅极结构齐平；

在所述第一层间介质层表面形成覆盖第一区域的所述第一栅极结构和第二区域的第二栅极结构的第二层间介质层；

在所述第一层间介质层和第二层间介质层内形成多个第一接触孔，所述第一接触孔暴露第一区域的第一源极区、第一漏极区、第二区域的第二源极区、第二漏极区和第二栅极结构；

在第一接触孔底部形成金属硅化物层；

形成金属硅化物层后，在所述第二层间介质层内形成暴露第一区域的第二接触孔；

在所述第一接触孔和第二接触孔内填充导电物质，形成导电插塞。

可选地，所述第一区域的第一栅极结构包含有形成在第一区域的半导体衬底表面的第一栅介质层，位于第一栅介质层表面的金属栅电极层。

可选地，所述第二区域第二栅极结构包含有形成在第一区域的半导体衬底表面的第二栅介质层，形成在第二栅介质层表面的多晶硅层。

可选地，所述第一层间介质层为多层堆叠结构。

可选地，所述第一层间介质层包括覆盖所述第一区域的第一栅极结构及第一栅极结构两侧的第一侧墙、覆盖所述第二区域的第二栅极结构及第二栅极结构两侧的第二侧墙和半导体衬底的刻蚀阻挡层和形成在刻蚀阻挡层表面的隔离层。

可选地，所述金属硅化物层形成工艺为自对准硅化物技术。

可选地，所述金属硅化物层为NiSi。

可选地，所述导电插塞填充的导电物质为钨。

与现有技术相比，本发明具有以下优点：

在同一半导体衬底上，通过先在所述第一栅极结构、第二栅极结构表面形成覆盖第一层间介质层的第二层间介质层，然后再形成暴露所述第一区域的第一源极区、第二漏极区、所述第二区域的第二源极区、第二漏极区和第二栅极结构的第一接触孔，此时所述第二层间介质层对所述第一区域的第一栅极结构进行了保护，难以去除的金属硅化物层不会形成在所第一区域的第一栅极结构表面。因此，能够同时制造出不同要求的半导体器件，导电稳定性好，并且制造工艺简单，提高了生产效率，而且节约了成本。

附图说明

图1是现有技术半导体器件的形成方法；

图2是本发明半导体器件的形成方法的流程示意图；

图3至图10是本发明半导体器件的形成方法的一个实施例的各形成阶段的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有工艺在同一个半导体衬底上形成多个半导体器件，通常会在形成源极区和漏极区之后、沉积层间介质层之前形成的金属硅化物层，而在后续的工艺中，所述伪栅极结构会被去除并相应形成第一栅极结构，由于形成在伪栅极结构表面的金属硅化物难以去除，则会影响到半导体器件的性能；若在半导体器件的伪栅极结构和第二栅极结构形成之前，沉积金属硅化物层到浅沟槽隔离区表面，则会影响到半导体器件的导电稳定性，且第二栅极结构与导电插塞接触面的接触电阻大。

针对这一问题，本发明的发明人提供了一种半导体器件的形成方法，在去除第一区域的伪栅极结构形成栅极开口之后，向所述栅极开口中依次填充高K栅介质层和金属栅电极层，形成第一栅极结构，再形成暴露第一区域的第一源极区、第一漏极区和第二区域的第二源极区、第二漏极区和第二栅极结构的第一接触孔，然后再采用自对准硅化物技术在所述第一区域第一源极区、第一漏极区和第二区域第二源极区、第二漏极区和第二栅极结构的表面形成金属硅化物层的方法。

参考图2，示出了本发明半导体器件的形成方法的流程图，包括：

执行步骤S202，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底表面形成有至少一个的第一栅极结构，所述第一栅极结构两侧形成有第一侧墙，所述第一侧墙两侧的第一区域的半导体衬底内形成有第一源极区、第一漏极区；所述第二区域的半导体衬底表面形有第二栅极结构，所述第二栅极结构两侧形成有第一侧墙，所述第一侧墙两侧的第二区域的半导体衬底内形成有第二源极区、第二漏极区；覆盖所述半导体衬底的第一层间介质层，且所述第一层间介质层与第一栅极结构和第二栅极结构齐平；

执行步骤S204，在所述第一层间介质层表面形成覆盖第一区域的所述第一栅极结构和第二区域的第二栅极结构的第二层间介质层；

执行步骤S206，在所述第一层间介质层和第二层间介质层内形成多个第一接触孔，所述第一接触孔暴露第一区域的第一源极区、第一漏极区、第二区域的第二源极区、第二漏极区和第二栅极结构；

执行步骤S208，在第一接触孔底部形成金属硅化物层；

执行步骤S210，形成金属硅化物层后，在所述第二层间介质层内形成暴露第一区域的第二接触孔；

执行步骤S212，在所述第一接触孔和第二接触孔内填充导电物质，形成导电插塞。

在上述步骤完成之后，所述半导体器件的形成方法已完成。接下来，结合具体实施例与附图，对采用本发明的半导体器件的形成方法的流程进行说明。

参考图3至图10，示出了本发明半导体器件的形成方法的一个实施例的各形成阶段的剖面结构示意图。

参考图3至图5，执行步骤S202，提供半导体衬底301，所述半导体衬底包括第一区域I和第二区域II，所述第一区域I的半导体衬底301表面形成有至少一个的第一栅极结构319，所述第一栅极结构319两侧形成有第一侧墙309，所述第一侧墙两侧的第一区域I的半导体衬底301内形成有第一源极区310、第一漏极区310；所述第二区域II的半导体衬底301表面形成有第二栅极结构307，所述第二栅极结构307两侧形成有第二侧墙306，所述第二侧墙306两侧的第二区域II的半导体衬底301内形成有第二源极区312、第二漏极区312；覆盖所述半导体衬底301的第一层间介质层303，且所述第一层间介质层303与第一栅极结构319和第二栅极结构307齐平。

请参考图3，提供半导体衬底301，所述半导体衬底301为N型硅衬底或者P型硅衬底。

所述半导体衬底301包括第一区域I和第二区域II，在本实施例中，以第一区域I为核心器件区，第二区域II为输入输出器件区，且在第一区域I形成第一栅极MOS结构，在第二区域II形成第二栅极MOS结构做示范性说明，在其他的实施例中，还可以在第一区域I形成第一栅极CMOS结构、NMOS结构或PMOS结构，也可以在第二区域II形成第二栅极NMOS结构、PMOS结构、CMOS结构中的任一种结构。

需要说明的是，所述第一区域I为核心器件区，而位于核心器件区的半导体器件通常要求响应速度高且寄生电容小，即形成在核心器件区的NMOS结构、PMOS或者CMOS结构通常需要采用高K栅介质层和金属栅电极作为第一栅极结构；而位于核心器件区的半导体器件通常对寄生电容、响应速度的要求相对较低，但是需要较高的输入电压，因此形成在核心器件区的NMOS结构、PMOS或者CMOS结构需要选用较厚的多晶硅材料作为第二栅极结构。

所述第一区域I的半导体衬底301表面还形成有伪栅极结构305，所述伪栅极结构305包括形成在半导体衬底301表面的伪栅介质层和形成在伪栅介质层表面的伪栅电极层，所述伪栅极结构305用于在后续步骤中去除并相应形成第一栅极结构；所述第二区域II的半导体301表面形成有第二栅极结构307，所述第二栅极结构307包括在半导体衬底301表面的第二栅介质层和形成在第二栅介质层表面的多晶硅层。

需要说明的是，所述伪栅极结构305的伪栅介质层可以采用与第二区域II的第二栅极结构307的第二栅介质层同样的材料，所述伪栅极结构305的伪栅电极层可以采用与第二区域II的第二栅极结构307的多晶硅层同样的材料，并在同一沉积、刻蚀工艺中同时形成，用以节约工艺步骤。

形成伪栅极结构305和第二栅极结构307后，在伪栅极结构305两侧形成第一侧墙309，在第二栅极结构307两侧形成第二侧墙306，所述第一侧墙309和第二侧墙306的形成工艺可以参考现有的MOS工艺的侧墙形成工艺，在本实施例中，可以在半导体衬底301表面形成一层覆盖所述伪栅极结构305和第二栅极结构307的侧墙层(未图示)，采用回刻蚀工艺回刻蚀所述侧墙层，在伪栅极结构305两侧形成第一侧墙309，在第二栅极结构307两侧形成第二侧墙306。

此外，在形成侧墙层之前，还可以以所述伪栅极结构305和第二栅极结构307为掩膜，对所述半导体衬底301进行离子注入，分别在所述伪栅极结构305和第二栅极结构307两侧的半导体衬底301内形成轻漏极掺杂。

在形成第一侧墙309和第二侧墙306后，在所述第一区域I的伪栅极结构305两侧的半导体衬底内形成第一源极区310和第一漏极区310，在所述第二区域II的第二栅极结构307的两侧的半导体衬底内形成第二源极区312和第二漏极区312，上述第一区域I的第一源极区310和第一漏极区310、以及第二区域II的第二源极区312和第二漏极区312可以参考现有的MOS工艺的源漏极形成工艺，例如，以具有第一侧墙309的伪栅极结构305为掩膜，对所述半导体衬底进行离子掺杂，形成第一源极区310和第一漏极区310，以具有第二侧墙306的第二栅极结构307为掩膜，对所述半导体衬底301进行离子掺杂，形成第二源极区312和第二漏极区312。

接着，在所述半导体衬底301的表面形成第一层间介质层303。

所述第一层间介质层303可以单一覆层或者多层堆叠结构，所述第一层间介质层303的形成工艺为沉积工艺，例如化学气相沉积。

所述第一层间介质层303的材料为氧化硅、氮化硅、或者为掺杂的氧化硅，例如BPSG、PSG、BSG等。

所述第一层间介质层303为多层堆叠结构，所述第一层间介质层303包括覆盖所述第一源极区310、第一漏极区310、第一侧墙309、伪栅极结构305、第二源极区312、第二漏极区312和第二栅极结构307的刻蚀阻挡层(未图示)和形成在刻蚀阻挡层表面的隔离层(未图示)，所述刻蚀阻挡层材料为氮化硅，所述隔离层材料为氧化硅。

在形成第一层间介质层303之后，可以采用化学机械抛光工艺对所述第一层间介质层303进行平坦化直至暴露出伪栅极结构305和第二栅极结构307。

请参考图4，去除所述伪栅极结构305，形成暴露半导体衬底的栅极开口313。

所述去除工艺为等离子体刻蚀工艺或者化学试剂去除工艺，具体包括，在第一层间介质层303表面形成暴露出伪栅极结构305的光刻胶图形(未图示)，以所述光刻胶图形为掩膜，刻蚀所述伪栅极结构305直至暴露出半导体衬底301，形成栅极开口313。

请参考图5，在所述栅极开口313中填充第一栅介质层315和金属栅电极层317以形成第一栅极结构319。

所述第一栅介质层315的高K介电材料，例如HfO₂、HFSiO、HfON、Al₂O₃等，所述金属栅极层的材料为TiN、TaN或Al等。

具体包括，采用化学气相沉积工艺在所述栅极开口313底部的半导体衬底301表面形成第一栅介质层315，再采用物理气相沉积工艺或者化学气相沉积工艺在所述第一栅介质层315表面形成金属栅电极层317，且所述金属栅电极层317填充满所述栅极开口313。

上述工艺执行后，在第一区域I的半导体衬底301表面形成第一栅极结构319。

请参考图6，执行步骤S204，形成第二层间介质层311，所述第二层间介质层311覆盖所述第一层间介质层303、所述第一区域I的所述第一栅极结构319和第二区域II的所述第二栅极结构307。

具体地，采用物理或化学气相沉积的方法在所述第一层间介质层303上形成第二层间介质层311，覆盖所述第一区域I的第一栅极结构319和第二区域II的第二栅极结构307，采用化学机械抛光的方法平坦化所述第二层间介质层311。所述第二层间介质层311采用的材料为氧化硅，当然，也可以采用与第一层间介质层303不同的其他材料。

接着，请参考图7，执行步骤S206，在所述第一层间介质层303和第二层间介质层311内形成多个第一接触孔321，所述第一接触孔321暴露第一区域I的第一源极区310、第一漏极区310、第二区域II的第二源极区312、第二漏极区312和第二栅极结构307。

在本实施例中，具体包括：依次刻蚀位于所述第一区域I的第一源极区310和第一漏极区310、第二区域II的第二源极区312和第二漏极区312和第二栅极结构307上方的第二层间介质层311和第一层间介质层303，直到暴露出所述第一层间介质层303的刻蚀阻挡层表面，刻蚀过程停止，形成多个开口。再去除所述多个开口底部的刻蚀阻挡层，暴露出第一区域I的第一源极区310、第一漏极区310、第二区域II的第二源极区312、第二漏极区312和第二栅极结构307，形成多个第一接触孔321。

由于所述半导体衬底301上第二区域II的第二栅极结构307高于第二区域II的第二源极区312、第二漏极区312和第一区域I的第一源极区310、第一漏极区310，使得经过平坦化后的第一层间介质层303，其在第二区域II第二栅极结构307上方的厚度要小于第二区域II的第二源极区312、第二漏极区312和第一区域I的第一源极区310、第一漏极区310上方的厚度。因此，在所述第一区域的第一栅极结构及第一栅极结构两侧的第一侧墙309、所述第二区域的第二栅极结构及第二栅极结构两侧的第二侧墙306和半导体衬底上沉积刻蚀阻挡层，可以避免在刻蚀过程中，刻穿其他区域的介质层而造成对第二区域II的第二栅极结构307上方的第二层间介质层311造成过度刻蚀，对第二栅极结构307和第一栅极结构319造成损伤。

具体地，所述刻蚀过程采用干法刻蚀。其中，刻蚀所述第一层间介质层303的层间介质层主要的刻蚀气体为六氟化碳(C₄F₆)，刻蚀所述刻蚀阻挡层的刻蚀气体主要包括四氟化碳(CF₄)。

请参考图8，执行步骤S208，在第一接触孔底部321形成金属硅化物层323。在本实施例中，采用溅射的方法向所述多个第一接触孔321内沉积镍铂(NiPt)合金，所述镍合金层覆盖所述第一区域I的第一源极区310、第一漏极区310和第二区域II的第二源极区312、第二漏极区312和第二栅极结构307表面。然后进行退火工艺，使得靠近半导体衬底301表面的或者靠近第二栅极结构307的多晶硅层表面的部分镍合金与硅原子发生反应，生成金属硅化物(NiSi)。最后，再用酸将未发生反应的镍合金去除，形成金属硅化物(NiSi)层323。

具体地，除镍铂(NiPt)合金外，还可以采用其他的镍合金，所述其他镍合金除镍外，还可以包含从Ta、Zr、Ti、Hf、W、Co、Pt、Mo、Pd、V和Nb构成的组合中选择至少一种材料。在退火工艺中，退火温度为600～1000℃。所述金属硅化物(NiSi)层323可以有效地减小所述第一区域I的第一源极区310、第一漏极区310和第二区域II的第二源极区312、第二漏极区312和第二栅极结构307的多晶硅层与后续导电材料接触时其接触面的接触电阻。

此时，由于所述第一区域I的金属栅极319上方仍然覆盖有第二层间介质层311，所述第一区域I的第一栅极结构319表面不会形成金属硅化物(NiSi)层323。

请参考图9，执行步骤S210，形成金属硅化物层323后，在所述第二层间介质层311内形成暴露第一区域I的第二接触孔325。

在具体实施例中，具体包括：采用干法刻蚀的方法，刻蚀所述第一区域I的第一栅极结构319上方的第二层间介质层311，形成多个第二接触孔325。所述刻蚀过程中，刻蚀采用的气体主要为六氟化碳(C₄F₆)。

最后，请参考图10，执行步骤S212，在所述第一接触孔321和第二接触孔325内填充导电物质，形成导电插塞327。所述导电插塞底部与所述第一区域I的第一源极区310、第一漏极区310上方的金属硅化物层表面、第一栅极结构319表面、第二区域II的第二源极区312、第二漏极区312上方的金属硅化物层表面和第二栅极结构307上方金属硅化物层表面相接触，用于使半导体器件与外界连通。具体地，所述导电插塞327可以采用物理或化学气相沉积的方法形成，选取导电性能极好的钨作为导电材料。

上述步骤完成之后，半导体器件的制作完成。与现有技术相比，本发明在同一半导体衬底上，通过先在所述第一栅极结构、第二栅极结构表面形成覆盖第一层间介质层的第二层间介质层，然后再形成暴露所述第一区域的第一源极区、第二漏极区、所述第二区域的第二源极区、第二漏极区和第二栅极结构的第一接触孔，此时所述第二层间介质层对所述第一区域的第一栅极结构进行了保护，难以去除的金属硅化物层不会形成在所属第一区域的第一栅极结构表面。因此，能够在同一半导体衬底上，制造出第一栅极结构和第二栅极结构的半导体器件，可以共用多步工艺流程，工艺流程简单。不仅节约了材料，还提高了工作效率。而且，由于导电插塞与半导体器件的第一栅极结构、第二栅极结构、第一源极区、第一漏极区以及第二源极区、第二漏极区的接触面大，导电稳定性好。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底表面形成有至少一个的第一栅极结构，所述第一栅极结构两侧形成有第一侧墙，所述第一侧墙两侧的第一区域的半导体衬底内形成有第一源极区、第一漏极区；所述第二区域的半导体衬底表面形有第二栅极结构，所述第二栅极结构两侧形成有第二侧墙，所述第二侧墙两侧的第二区域的半导体衬底内形成有第二源极区、第二漏极区；覆盖所述半导体衬底的第一层间介质层，且所述第一层间介质层与第一栅极结构和第二栅极结构齐平；

在第一接触孔底部形成金属硅化物层；

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域的第一栅极结构包含有形成在第一区域的半导体衬底表面的第一栅介质层，位于第一栅介质层表面的金属栅电极层。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二区域第二栅极结构包含有形成在第二区域的半导体衬底表面的第二栅介质层，形成在第二栅介质层表面的多晶硅层。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一层间介质层为多层堆叠结构。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第一层间介质层包括覆盖所述第一区域的第一栅极结构及第一栅极结构两侧的第一侧墙、覆盖所述第二区域的第二栅极结构及第二栅极结构两侧的第二侧墙和半导体衬底的刻蚀阻挡层和形成在刻蚀阻挡层表面的隔离层。

6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属硅化物层形成工艺为自对准硅化物工艺。

7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属硅化物层为NiSi。

8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述导电插塞填充的导电物质为钨。