CN115763377A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供一衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；形成第一层间介质层覆盖于所述栅极结构和所述衬底上；刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；形成导电插塞于所述通孔中；至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；填充第二层间介质层于所述间隙中；所述间隙中的所述第二层间介质层中形成有气隙，或者第二层间介质层的相对介电常数小于第一层间介质层的相对介电常数。本发明的技术方案使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
品质因子(Figure of Merit,FoM)是衡量射频器件的重要指标，它反映射频器件的开关性能，品质因子越小，射频器件的性能越优。其中，品质因子定义为器件的寄生电阻和寄生电容的乘积，而器件的寄生电阻和寄生电容是互相制衡的，通过调整器件参数来降低品质因子相对困难，因此，直接通过降低寄生电容来降低品质因子就变得行之有效。
现有技术中，通常通过沉积氧化硅和氮化硅来做栅极的侧墙，以减少热载流子注入，同时控制沟道宽度。其中，做侧墙的薄膜或层间介质层的相对介电常数越高，产生的寄生电容越大，导致射频器件的品质因子也越大，影响器件性能。
因此，如何降低寄生电容，以提高品质因子是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供一衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；
形成第一层间介质层覆盖于所述栅极结构和所述衬底上；刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；
形成导电插塞于所述通孔中；
至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；
填充第二层间介质层于所述间隙中；其中，所述间隙中的所述第二层间介质层中形成有气隙，或者所述第二层间介质层的相对介电常数小于所述第一层间介质层的相对介电常数。
可选地，形成所述第一层间介质层覆盖于所述栅极结构和所述衬底上之前，所述半导体器件的制造方法还包括：
形成刻蚀阻挡层于所述栅极结构和所述衬底的表面。
可选地，在刻蚀所述第一层间介质层之后且在形成所述导电插塞于所述通孔中之前，所述半导体器件的制造方法还包括：
形成衬垫层于所述通孔内壁和所述通孔外围的所述第一层间介质层上；
刻蚀去除所述通孔底壁和所述通孔外围的所述第一层间介质层上的所述衬垫层。
可选地，所述第一层间介质层与所述衬垫层的刻蚀选择比为5～20。
可选地，所述第一层间介质层与所述刻蚀阻挡层的刻蚀选择比为5～20。
可选地，所述间隙的宽度为0.080μm～0.150μm，所述间隙的深宽比为0.45～1.20。
可选地，采用APCVD工艺填充所述第二层间介质层于所述间隙中。
可选地，在形成所述第一层间介质层覆盖于所述栅极结构和所述衬底上之前，所述半导体器件的制造方法还包括：
形成侧墙于所述栅极结构的侧壁上；
形成源极区和漏极区于所述栅极结构两侧的衬底中；
去除所述侧墙。
本发明还提供了一种半导体器件，包括：
衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；
层间介质层，覆盖于所述栅极结构和所述衬底上；
导电插塞，形成于所述源极区和/或所述漏极区上的所述层间介质层中，所述导电插塞与所述栅极结构之间的层间介质层中形成有气隙。
可选地，所述半导体器件还包括：
刻蚀阻挡层，形成于所述栅极结构与所述层间介质层之间以及所述衬底与所述层间介质层之间。
可选地，所述半导体器件还包括：
衬垫层，形成于所述导电插塞的侧壁与所述层间介质层之间。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，形成第一层间介质层覆盖于所述栅极结构和所述衬底上；刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；形成导电插塞于所述通孔中；至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；填充第二层间介质层于所述间隙中，所述间隙中的所述第二层间介质层中形成有气隙，或者所述第二层间介质层的相对介电常数小于所述第一层间介质层的相对介电常数，使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
2、本发明的半导体器件，由于包括覆盖于栅极结构和衬底上的层间介质层；形成于源极区和/或漏极区上的所述层间介质层中的导电插塞，所述导电插塞与所述栅极结构之间的层间介质层中形成有气隙，使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～图2j是图1所示的半导体器件的制造方法中的器件示意图。
其中，附图1～图2j的附图标记说明如下：
10-衬底；101-沟槽隔离结构；102-栅氧层；103-栅极层；104-侧墙；105-源极区；106-漏极区；107-金属硅化物层；108-第一间隙；11-刻蚀阻挡层；12-第一层间介质层；121-第一通孔；13-衬垫层；14-导电插塞；15-第二间隙；16-第二层间介质层；17-气隙。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；
步骤S2、形成第一层间介质层覆盖于所述栅极结构和所述衬底上；
步骤S3、刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；
步骤S4、形成导电插塞于所述通孔中；
步骤S5、至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；
步骤S6、填充第二层间介质层于所述间隙中；其中，所述间隙中的所述第二层间介质层中形成有气隙，或者所述第二层间介质层的相对介电常数小于所述第一层间介质层的相对介电常数。
下面参阅图2a～图2j更为详细的介绍本实施例提供的半导体器件的制造方法，图2a～图2j是半导体器件的剖面示意图。
按照步骤S1，参阅图2a，提供一衬底10，所述衬底10上形成有栅极结构。
所述衬底10为半导体衬底或者SOI衬底(Semiconductor On Insulator，绝缘体上半导体)，所述SOI衬底例如为绝缘体上硅或绝缘体上锗衬底，所述半导体衬底为硅、锗等半导体领域常用的衬底。
所述栅极结构包括自下向上的栅氧层102和栅极层103。
所述衬底10中还形成有沟槽隔离结构101，所述沟槽隔离结构101所包围的衬底10为有源区，所述栅极结构位于有源区上。
所述沟槽隔离结构101的顶面与所述衬底10的顶面齐平，或者所述沟槽隔离结构101的顶面略低于或略高于所述衬底10的顶面。
如图2a所示，所述半导体器件的制造方法还包括：
形成侧墙104于所述栅极结构的侧壁上；
形成源极区105和漏极区106于所述栅极结构两侧的衬底10中；
形成金属硅化物层107于所述源极区105、所述漏极区106和所述栅极层103的顶部，所述源极区105、所述漏极区106以及所述源极区105和所述漏极区106顶部的金属硅化物层107在垂直于所述衬底10顶面的方向上未与所述栅氧层102重叠。
优选的，如图2b所示，所述半导体器件的制造方法还包括：去除所述侧墙104，以使得所述栅极结构两侧能够保留足够的空间用于后续形成气隙。需要说明的是，在其他实施例中，也可以不去除所述侧墙104或仅去除部分厚度的所述侧墙104，并通过控制工艺参数等方式形成气隙。
以去除所述侧墙104为例，优选的，如图2c所示，在去除所述侧墙104之后且在后续形成第一层间介质层12覆盖于所述栅极结构和所述衬底10上之前，所述半导体器件的制造方法还包括：
形成刻蚀阻挡层11于所述栅极结构和所述衬底10的表面，且所述刻蚀阻挡层11覆盖所述金属硅化物层107。
按照步骤S2，如图2d所示，形成第一层间介质层12覆盖于所述栅极结构和所述衬底10上。
当所述衬底10上形成有至少两个所述栅极结构时，相邻的所述栅极结构之间存在间隙(为了与其他间隙区分，此处定义为第一间隙108)，所述第一层间介质层12将所述第一间隙108填满。附图2a～图2j所示的均为所述衬底10上形成有至少两个所述栅极结构的实施例。
若所述栅极结构和所述衬底10的表面形成有所述刻蚀阻挡层11，则所述第一层间介质层12形成于所述刻蚀阻挡层11上。
所述第一层间介质层12与所述刻蚀阻挡层11的材质不同，优选的，所述第一层间介质层12与所述刻蚀阻挡层11的刻蚀选择比为5～20。所述第一层间介质层12的材质可以为氧化硅或氮氧化硅等，所述刻蚀阻挡层11的材质可以为氮化硅或碳化硅等。
按照步骤S3，如图2e所示，刻蚀所述衬底10上的所述第一层间介质层12，以形成暴露出所述源极区105和/或所述漏极区106的通孔(为了与其他的通孔进行区分，此处定义为第一通孔121)。
根据器件性能要求，也可以刻蚀所述栅极结构上的所述第一层间介质层12，以形成暴露出所述栅极结构顶面的第二通孔(未图示)。
在刻蚀所述第一层间介质层12之后且在后续形成所述导电插塞14于所述第一通孔121中之前，所述半导体器件的制造方法还包括：形成衬垫层13于所述第一通孔121的侧壁。其步骤包括：
如图2f所示，形成衬垫层13于所述第一通孔121内壁和所述第一通孔121外围的所述第一层间介质层12上；
如图2g所示，刻蚀去除所述第一通孔121底壁和所述第一通孔121外围的所述第一层间介质层12上的所述衬垫层13，仅保留所述第一通孔121侧壁上的所述衬垫层13。需要说明的是，若所述第一层间介质层12中还形成有暴露出所述栅极结构顶面的第二通孔，则所述第二通孔的侧壁上也形成有所述衬垫层13。
其中，当同时形成有所述第一通孔121和所述第二通孔时，若所述栅极结构和所述衬底10的表面形成有所述刻蚀阻挡层11，则如图2e所示，在刻蚀所述第一层间介质层12以形成所述第一通孔121和所述第二通孔时，刻蚀停止在所述刻蚀阻挡层11中，以避免过刻蚀而影响所述刻蚀阻挡层11下方的结构；并且，如图2g所示，在刻蚀去除所述第一通孔121底壁、所述第二通孔底壁、所述第一通孔121外围的所述第一层间介质层12以及所述第二通孔外围的所述第一层间介质层12上的所述衬垫层13之后，还将所述第一通孔121和所述第二通孔底壁上的所述刻蚀阻挡层11刻蚀去除，以暴露出所述源极区105、所述漏极区106和所述栅极层103。
所述第一层间介质层12与所述衬垫层13的材质不同，优选的，所述第一层间介质层12与所述衬垫层13的刻蚀选择比为5～20。所述衬垫层13的材质可以为氮化硅、碳化硅或金属氮化物等，所述衬垫层13与所述刻蚀阻挡层11的材质可以相同或不同。
并且，在形成所述刻蚀阻挡层11、所述第一层间介质层12与所述衬垫层13时，可以采用HDP(高密度等离子体化学气相沉积)工艺或HARP(高深宽比化学气相沉积)工艺等。
按照步骤S4，如图2h所示，形成导电插塞14于所述第一通孔121中。
若所述第一层间介质层12中还形成有暴露出所述栅极结构顶面的第二通孔，则所述导电插塞14还形成于所述第二通孔中，所述导电插塞14与所述源极区105、所述漏极区106和所述栅极层103顶部的金属硅化物层107电连接。
按照步骤S5，如图2i所示，至少去除部分厚度的所述第一层间介质层12，以在所述导电插塞14与所述栅极结构之间形成第二间隙15。
其中，优选仅去除部分厚度的所述第一层间介质层12，以通过剩余厚度的所述第一层间介质层12支撑所述导电插塞14，避免所述导电插塞14倒塌。优选的，剩余的所述第一层间介质层12的厚度范围为0.015μm～0.030μm。
并且，由于所述第一层间介质层12与所述衬垫层13的刻蚀选择比较大，使得能够在刻蚀去除所述第一层间介质层12时仅对所述衬垫层13进行少量刻蚀，进而使得所述导电插塞14的侧壁上保留有所述衬垫层13，以用于阻挡所述导电插塞14的金属向剩余的所述第一层间介质层12中以及后续形成的第二层间介质层16中扩散，且保留的所述衬垫层13也能起到支撑所述导电插塞14的作用。
优选的，所述第二间隙15的宽度为0.080μm～0.150μm，所述第二间隙15的深宽比为0.45～1.20。
按照步骤S6，如图2j所示，填充第二层间介质层16于所述第二间隙15中，所述第二层间介质层16还覆盖所述栅极结构、所述刻蚀阻挡层11和剩余的所述第一层间介质层12，所述第二间隙15中的所述第二层间介质层16中形成有气隙17。
其中，由于所述第二间隙15的宽度小，为了在所述第二间隙15中的所述第二层间介质层16中形成所述气隙17，可以采用台阶覆盖率差的工艺填充所述第二间隙15，例如采用APCVD(常压化学气相沉积)工艺填充所述第二层间介质层16于所述第二间隙15中。
所述第二层间介质层16的材质可以为氧化硅或氮氧化硅等绝缘材料。
所述气隙17中可以为真空(相对介电常数为1.0)或空气(相对介电常数为1.001)，所述气隙17的相对介电常数低于所述第二层间介质层16的材质(例如氧化硅的相对介电常数为4.1)的相对介电常数。所述导电插塞14、所述栅极层103以及位于所述导电插塞14与所述栅极层103之间的所述刻蚀阻挡层11、所述第二层间介质层16、所述第一层间介质层12和所述衬垫层13构成了寄生电容的结构，所述导电插塞14和所述栅极层103分别为寄生电容的两个电极板，位于所述导电插塞14与所述栅极层103之间的所述刻蚀阻挡层11、所述第二层间介质层16、所述第一层间介质层12和所述衬垫层13为两个电极板之间的介质材料。
由于所述导电插塞14与所述栅极层103之间的所述第二层间介质层16中形成有气隙17，使得所述导电插塞14与所述栅极层103这两个电极板之间的介质材料的相对介电常数减小，从而使得所述栅极层103分别与所述源极区105和所述漏极区106之间的寄生电容得到降低，品质因子得到提高，进而使得半导体器件的性能得到提高。
在另一实施例中，填充的第二层间介质层16的相对介电常数小于所述第一层间介质层12的相对介电常数，此时，所述第二间隙15中的所述第二层间介质层16中可以形成有气隙17，也可以不形成有气隙17。由于所述导电插塞14与所述栅极层103之间的所述第二层间介质层16的相对介电常数小于所述第一层间介质层12的相对介电常数，使得所述导电插塞14与所述栅极层103这两个电极板之间的介质材料的相对介电常数减小，从而使得所述栅极层103分别与所述源极区105和所述漏极区106之间的寄生电容得到降低。综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；形成第一层间介质层覆盖于所述栅极结构和所述衬底上；刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；形成导电插塞于所述通孔中；至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；填充第二层间介质层于所述间隙中；其中，所述间隙中的所述第二层间介质层中形成有气隙，或者所述第二层间介质层的相对介电常数小于所述第一层间介质层的相对介电常数。本发明的半导体器件的制造方法使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
本发明一实施例提供了一种半导体器件，包括：衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；层间介质层，覆盖于所述栅极结构和所述衬底上；导电插塞，形成于所述源极区和/或所述漏极区上的所述层间介质层中，所述导电插塞与所述栅极结构之间的层间介质层中形成有气隙。
下面参阅图2j详细描述本实施例提供的半导体器件，图2j是半导体器件的剖面示意图。
所述衬底10上形成有栅极结构。
所述衬底10为半导体衬底或者SOI衬底(Semiconductor On Insulator，绝缘体上半导体)，所述SOI衬底例如为绝缘体上硅或绝缘体上锗衬底，所述半导体衬底为硅、锗等半导体领域常用的衬底。
所述栅极结构包括自下向上的栅氧层102和栅极层103。
所述衬底10中还形成有沟槽隔离结构101，所述沟槽隔离结构101所包围的衬底10为有源区，所述栅极结构位于有源区上。
所述沟槽隔离结构101的顶面与所述衬底10的顶面齐平，或者所述沟槽隔离结构101的顶面略低于或略高于所述衬底10的顶面。
所述半导体器件还包括：
源极区105和漏极区106，形成于所述栅极结构两侧的衬底10中；
金属硅化物层107，形成于所述源极区105、所述漏极区106和所述栅极层103的顶部，所述源极区105、所述漏极区106以及所述源极区105和所述漏极区106顶部的金属硅化物层107在垂直于所述衬底10顶面的方向上未与所述栅氧层102重叠。
优选的，如图2j所示，所述栅极结构的侧壁上未形成有侧墙，以使得所述栅极结构两侧能够具有足够的空间用于形成气隙。需要说明的是，在其他实施例中，所述栅极结构的侧壁上也可以形成有侧墙。
所述层间介质层覆盖于所述栅极结构和所述衬底10上。
当所述衬底10上形成有至少两个所述栅极结构时，所述层间介质层填充于相邻两个所述栅极结构之间的间隙中。
其中，所述层间介质层可以为单层结构或至少两层堆叠的结构。
在图2j所示的实施例中，所述层间介质层包括自下向上的第一层间介质层12和第二层间介质层16，所述第一层间介质层12位于相邻两个所述栅极结构之间的间隙中，所述第二层间介质层16位于相邻两个所述栅极结构之间的间隙中且覆盖所述栅极结构。
所述导电插塞14形成于所述源极区105和/或所述漏极区106上的所述层间介质层中，所述导电插塞14与所述栅极结构之间的层间介质层中形成有气隙17。
在2j所示的实施例中，所述气隙17位于所述导电插塞14与所述栅极结构之间的第二层间介质层16中。
根据器件性能要求，所述导电插塞14还可形成于所述栅极结构上的层间介质层中，此时，所述导电插塞14与所述源极区105、所述漏极区106和所述栅极层103顶部的金属硅化物层107电连接。
所述半导体器件还包括：
刻蚀阻挡层11，形成于所述栅极结构与所述层间介质层之间以及所述衬底与所述层间介质层之间。
所述半导体器件还包括：
衬垫层13，形成于所述导电插塞14的侧壁与所述层间介质层之间。所述衬垫层13用于阻挡所述导电插塞14的金属向所述层间介质层中扩散，且所述衬垫层13也能在制作所述层间介质层的工艺过程中支撑所述导电插塞14。
所述层间介质层与所述刻蚀阻挡层11的材质不同，所述层间介质层与所述衬垫层13的材质不同，所述衬垫层13与所述刻蚀阻挡层11的材质可以相同或不同。
优选的，所述层间介质层与所述刻蚀阻挡层11的刻蚀选择比为5～20，所述层间介质层与所述衬垫层13的刻蚀选择比为5～20。所述层间介质层的材质可以为氧化硅或氮氧化硅等，所述刻蚀阻挡层11的材质可以为氮化硅或碳化硅等，所述衬垫层13的材质可以为氮化硅、碳化硅或金属氮化物等。
所述气隙17中可以为真空(相对介电常数为1.0)或空气(相对介电常数为1.001)，所述气隙17的相对介电常数低于所述层间介质层的材质(例如氧化硅的相对介电常数为4.1)的相对介电常数。
所述导电插塞14、所述栅极层103以及位于所述导电插塞14与所述栅极层103之间的所述刻蚀阻挡层11、所述层间介质层和所述衬垫层13构成了寄生电容的结构，所述导电插塞14和所述栅极层103分别为寄生电容的两个电极板，位于所述导电插塞14与所述栅极层103之间的所述刻蚀阻挡层11、所述层间介质层和所述衬垫层13为两个电极板之间的介质材料。
由于所述导电插塞14与所述栅极层103之间的所述层间介质层中形成有气隙17，使得所述导电插塞14与所述栅极层103这两个电极板之间的介质材料的相对介电常数减小，从而使得所述栅极层103分别与所述源极区105和所述漏极区106之间的寄生电容得到降低，品质因子得到提高，进而使得半导体器件的性能得到提高。
综上所述，本发明提供的半导体器件，包括：衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；层间介质层，覆盖于所述栅极结构和所述衬底上；导电插塞，形成于所述源极区和/或所述漏极区上的所述层间介质层中，所述导电插塞与所述栅极结构之间的层间介质层中形成有气隙。本发明的半导体器件使得寄生电容得到降低，进而使得半导体器件的性能得到提高。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；
形成第一层间介质层覆盖于所述栅极结构和所述衬底上；
刻蚀所述第一层间介质层，以形成暴露出所述源极区和/或所述漏极区的通孔；
形成导电插塞于所述通孔中；
至少去除部分厚度的所述第一层间介质层，以在所述导电插塞与所述栅极结构之间形成间隙；
填充第二层间介质层于所述间隙中；
其中，所述间隙中的所述第二层间介质层中形成有气隙，或者所述第二层间介质层的相对介电常数小于所述第一层间介质层的相对介电常数。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述第一层间介质层覆盖于所述栅极结构和所述衬底上之前，所述半导体器件的制造方法还包括：
形成刻蚀阻挡层于所述栅极结构和所述衬底的表面。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在刻蚀所述第一层间介质层之后且在形成所述导电插塞于所述通孔中之前，所述半导体器件的制造方法还包括：
形成衬垫层于所述通孔内壁和所述通孔外围的所述第一层间介质层上；
刻蚀去除所述通孔底壁和所述通孔外围的所述第一层间介质层上的所述衬垫层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一层间介质层与所述衬垫层的刻蚀选择比为5～20。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一层间介质层与所述刻蚀阻挡层的刻蚀选择比为5～20。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述间隙的宽度为0.080μm～0.150μm，所述间隙的深宽比为0.45～1.20。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，采用APCVD工艺填充所述第二层间介质层于所述间隙中。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述第一层间介质层覆盖于所述栅极结构和所述衬底上之前，所述半导体器件的制造方法还包括：
形成侧墙于所述栅极结构的侧壁上；
形成源极区和漏极区于所述栅极结构两侧的衬底中；
去除所述侧墙。
9.一种半导体器件，其特征在于，包括：
衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底中形成有源极区和漏极区；
层间介质层，覆盖于所述栅极结构和所述衬底上；
导电插塞，形成于所述源极区和/或所述漏极区上的所述层间介质层中，所述导电插塞与所述栅极结构之间的层间介质层中形成有气隙。
10.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：
刻蚀阻挡层，形成于所述栅极结构与所述层间介质层之间以及所述衬底与所述层间介质层之间。
11.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：
衬垫层，形成于所述导电插塞的侧壁与所述层间介质层之间。
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