CN101087003A - 半导体元件及其形成方法 - Google Patents
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Abstract
本发明的半导体元件具有半导体衬底；栅极堆叠，位于半导体衬底上；n型轻掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型轻掺杂源/漏极区包括n型杂质；n型重掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中该n型重掺杂源/漏极区包括n型杂质；预先非晶态注入区，位于半导体衬底中，其中预先非晶态注入区包括后注入区；以及间隙阻挡区，位于半导体衬底中，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度。由于本发明的间隙阻挡区位于后注入区与轻掺杂源/漏极区之间，可降低轻掺杂源/漏极区中磷扩散的问题。此外，因为磷具有高活化率，因此MOS元件具有低片电阻。
Description
技术领域
本发明涉及一种半导体元件，更特别涉及形成具有超浅结的金属氧化物半元件。
背景技术
由于晶体管的尺寸持续缩小，为了控制短沟道效应，缩减垂直结深度以及抑制杂质横向扩散成为一大挑战。越小的金属氧化物半导体(以下简称MOS)元件，其源/漏极延伸与重掺杂的源/漏极的杂质扩散对其特性的影响越大。特别是源/漏极延伸区的杂质明显扩散至沟道区时，将会使源极与漏极之间产生短沟道效应及漏电流等问题。为解决上述问题，已采用多种方法控制杂质扩散。
第一种限制p型或n型杂质扩散的方法如图1所示。在图1中，栅极6形成于衬底2上。n型及/或p型杂质分别注入至n型MOS(以下简称NMOS)元件及/或p型MOS(以下简称PMOS)元件的源/漏极区8以及栅极6。箭头10为上述的离子注入。对NMOS元件来说，可将氮及氟共注入至源/漏极区8；对PMOS元件来说，可将氮及碳共注入至源/漏极区8。氮、碳、氟具有减缓杂质扩散的作用。因此，当MOS元件进行注入后的退火时，杂质扩散受到控制，使源/漏极区8具有较高浓度及较佳轮廓控制。
在图2中，于NMOS元件中，控制深源/漏极区16的磷掺杂轮廓的方法。首先形成栅极12于衬底20上，接着离子注入n型杂质如砷以形成轻掺杂源/漏极区(lightly doped source/drain，以下简称LDD)14，再形成侧壁间隔物11。箭头22磷离子注入，用以形成深源/漏极区16，此区域也共注入碳及氟。碳及氟可降低磷扩散并提高磷的浓度，在改善晶体管驱动电流的同时，不会造成短沟道效应。
高性能元件需要浅及高活化的LDD区。一般来说，砷的扩散距离短，因此适用于形成LDD区。但砷的活化程度低，因此由砷形成的LDD片电阻高，因而降低元件性能如NMOS元件的驱动电流。另一种常见的n型杂质为磷，其活化程度高但扩散长度长，会影响结深度且明显地扩散至沟道区。综上所述，目前制造集成电路的技术需要新的方法形成浅及高活化的LDD区。
发明内容
本发明提供一种半导体元件，包括半导体衬底；栅极堆叠，位于半导体衬底上；n型轻掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型轻掺杂源/漏极区包括第一n型杂质；n型重掺杂源/漏极区，位于半导体衬底中且邻接栅极堆叠，其中n型重掺杂源/漏极区包括第二n型杂质；预先非晶态注入区，位于半导体衬底中，其中预先非晶态注入区包括后注入区；以及间隙阻挡区，位于半导体衬底中，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度。
根据本发明的半导体元件，其中所述间隙阻挡区的深度，介于所述n型轻掺杂源/漏极区的深度与所述n型重掺杂源/漏极区的深度之间。
根据本发明的半导体元件，其中所述间隙阻挡区的深度与所述n型重掺杂源/漏极区的深度实质上相等。
根据本发明的半导体元件，其中所述间隙阻挡区的深度大于所述n型重掺杂源/漏极区的深度。
根据本发明的半导体元件，其中所述栅极堆叠下为沟道区，至少部分沟道区不是所述间隙阻挡区。
根据本发明的半导体元件，其中所述间隙阻挡区的包括碳，其浓度介于约5E14/cm3与约5E15/cm3之间。
本发明亦提供一种半导体元件的形成方法，包括提供半导体衬底；形成栅极堆叠于半导体衬底上；形成预先非晶态注入区于半导体衬底中，其中预先非晶态注入区包括后注入区；形成间隙阻挡区于半导体衬底中；形成轻掺杂源/漏极区于半导体衬底中且邻接栅极堆叠，其中轻掺杂源/漏极区包括磷，其中间隙阻挡区的深度大于n型轻掺杂源/漏极区的深度，但小于后注入区的深度；以及形成重掺杂源/漏极区于半导体衬底中且邻接栅极堆叠。
根据本发明的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至所述轻掺杂源/漏极区与所述重掺杂源/漏极区底部之间的区域。
根据本发明的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至与所述重掺杂源/漏极区等深的区域。
根据本发明的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至比所述重掺杂源/漏极区更深的区域。
由于本发明的间隙阻挡区位于后注入区与轻掺杂源/漏极区之间，可降低轻掺杂源/漏极区中磷扩散的问题。此外，因为磷具有高活化率，因此MOS元件具有低片电阻。
附图说明
图1是已知技术制造MOS元件的方法，其中氮及氟用以阻止n型杂质的扩散，氮及碳用以阻止p型杂质的扩散；
图2是已知技术制造MOS元件的方法，在注入磷的区域共注入碳及氟；
图3-图8C是本发明实施例中，形成NMOS元件的流程剖面图；
图9是本发明一个较佳实施例的机制；
图10是本发明一个较佳实施例的结构剖面图；
图11是本发明一个实施例中，磷浓度对应深度的曲线图；以及
图12是本发明中，结陡峭度对应结深度的曲线图。
其中，附图标记说明如下：
2、20、40～衬底；6、12、46～栅极；8～源/漏极；10、50～离子注入；11、64～侧壁间隔物；14、60～LDD区；16～深源/漏极区；22～磷离子注入；44～栅极介电层；48～晕状区；52～PAI注入；54～PAI区；55～EOR区；56～间隙阻挡区；66～N+S/D区；68～高间隙浓度区域；70～磷离子注入的LDD区；80～金属硅化区；82～CESL；84～ILD；86～接触插塞；90、92、94～磷分布曲线；D1～PAI区的深度；D2～LDD区的深度；D3～间隙阻挡区的深度；D4～N+S/D区的深度。
具体实施方式
在高性能NMOS元件中，源/漏极区较佳具有低片电阻与浅结。然而这两个要求往往是互相矛盾的。为了降低片电阻，必需使用较多的活化杂质，这将使注入区的杂质扩散并增加结深度。在本发明较佳实施例中，源/漏极延伸(又称作轻掺杂源/漏极区，简称LDD区)的杂质为磷。在控制磷扩散的情况下，本发明较佳实施例的LDD区具有高浓度磷。图3-8C显示本发明较佳实施例的工艺剖视图，在不同图中，相同元件以相同标号标示。
在图3中，栅极堆叠的栅极介电层44形成于衬底40上，且栅极46形成于栅极介电层44上。衬底40较佳为硅衬底如绝缘层上硅(SOI)结构。此外，衬底40的材质亦可为一般衬底材料如SiGe、SiGe上的应力硅、或其他类似材质。栅极介电层44较佳为氧化物如热氧化物。此外，栅极介电层44亦可为氮化物、氮氧化物、碳氧化物、高介电常数材料、或上述的组合。如本技术人士所知，形成栅极堆叠的方法于衬底40上依序形成栅极介电层与栅极层后，再图案化以形成栅极46与栅极介电层44。
在图4中，离子注入p型杂质如硼或铟形成晕状区(pocket/haloregion)48。箭头50为离子注入，其角度较佳小于50度。如本技术人士所知，可导入一种以上的杂质于晕状区48。在较佳实施例中，p型的晕状区48位于接下来形成的LDD区的周边，用以中和扩散的n型杂质。
在图5中，以预先非晶态注入(pre-amorphized implantation，以下简称PAI)如箭头52形成PAI区54。PAI区54可降低杂质的穿隧效应，并可活化杂质。在较佳实施例中，PAI利用锗离子。在其他实施例中，PAI利用碳离子。PAI可避免随后注入的杂质穿隧过晶格并扩散超过预定深度。对随后注入的碳离子来说，PAI在的后的退火工艺会再结晶并占住晶格。PAI区的分布极限为后注入区(end of range，以下简称EOR)55，为最多锗离子停止的区域，因此具有高间隙浓度。虽然EOR区55在图中为一条线，但可以理解的是EOR区实际上为带状区，可能位于比锗离子的高斯分布峰更深的位置。
PAI的角度较佳小于50度，更佳为两种互相对向的角度。锗离子的注入能量较佳介于约5keV与约40keV之间，更佳为约20keV。PAI区的深度为D1。PAI的深度D1较佳大于随后形成的源/漏极区与源/漏极延伸区的结深度。PAI区其离子注入的剂量较佳介于1E14/cm2与约1E15/cm2之间，较佳为约5E14/cm2。
在图6中，接着形成间隙阻挡区56，其形成方式较佳为碳离子注入。此离子注入角度较佳小于50度，更佳为两种互相对向的角度。斜向离子注入使间隙阻挡区56延伸至栅极46下，因此具有较佳的效果。在此例中，栅极46下至少部分沟道区不是间隙阻挡区56。间隙阻挡区56的离子注入剂量较佳介于约5E14/cm2与约5E15/cm2之间，更佳为约1E15/cm2；较佳的离子注入能量介于约3keV与约10keV之间，更佳为约5keV。在图6中，间隙阻挡区56为带状，但可以理解的是碳离子为高斯分布，有一小部分会更深，一小部分较浅，甚至浅到衬底40的表面。带状区只是最高浓度的区域。在较佳实施例中，离子注入的能量只有一种(具有不同能量的离子注入会使分布变宽)。在其他实施例中，碳离子注入的能量较窄的范围，最高能量与最低能量之间的差距不超过3keV。在另一实施例中，离子的注入能量为宽范围，碳离子因此分布至衬底40的表面。
在图7中，接着形成LDD区60，其形成方法为磷离子注入。此外，亦可在磷离子注入时共注入砷。LDD区60的磷离子注入的剂量较佳介于约1E14/cm2与约1E16/cm2之间，更佳为约1E15/cm2。由于此形成方法为常见工艺，在此省略。
在图8A-8C中，接着形成侧壁间隔物64与n型重掺杂源/漏极(以下简称N+S/D)区66。如本领域技术人员所知，侧壁间隔物64的形成方法毯覆式地沉积介电层后，移除水平面的介电层，沿着栅极46与栅极介电层44的侧壁保留侧壁间隔物64。
接着以侧壁间隔物64作为掩模，离子注入n型杂质如磷以形成N+S/D区66，其深度为D4。此外亦可离子注入砷，或磷及砷的组合。此离子注入的剂量较佳介于约5E15/cm2与约6E15/cm2之间。图8A是本发明一个较佳实施例，其中间隙阻挡区56的深度大于N+S/D区66与LDD区60的深度。如此一来，间隙阻挡区56可阻挡EOR区55的间隙扩散至N+S/D区66与LDD区60。图8B是本发明另一较佳实施例，其中间隙阻挡区56的深度小于N+S/D区66的深度，但大于LDD区60的深度。如此一来，间隙阻挡区56可阻挡EOR区55的间隙扩散至LDD区60。图8C是本发明又一较佳实施例，其中间隙阻挡区56的深度D3实质上与N+S/D区的深度相同。如此一来，间隙阻挡区56不只阻挡EOR区55的间隙扩散至LDD区60，其碳掺杂也阻止EOR区55的杂质扩散至N+S/D区66。
随后活化上述工艺的杂质，较佳的活化工艺为快速退火工艺(以下简称RTA)。RTA的温度较佳介于约950℃至1100℃之间。在一个较佳实施例中，此工艺温度为约1020℃。此外，此活化工艺可为一般已知方法如炉管退火、雷射退火、快速退火、或其他类似退火工艺。
图9显示活化时可能的机制。X轴为衬底40表面以下的深度，Y轴为磷浓度。在较佳实施例中，LDD区的深度为D2，其浓度分布曲线为70。间隙阻挡区(阴影区域)的深度为D3，而EOR区(比虚线68的深度还深)的深度为D1。上述的D1、D2、及D3请参考图8A-8C。如上所述，EOR区的深度D1大于间隙阻挡区的深度D3，且间隙阻挡区的深度D3大于LDD区的深度D2。如此一来，含有碳的间隙阻挡区位于高间隙浓度区域(虚线68)与磷离子注入的LDD区(实线70)。在活化工艺中，间隙会朝向磷离子注入区扩散，但间隙阻挡区的碳会捕捉间隙，使间隙无法扩散至LDD区。由于间隙无法与磷作用，因此在阻挡间隙的同时亦明显地抑制磷扩散。PAI区其间隙的高浓度区的深度较佳大于源/漏极结的深度，可减少源/漏极区漏电流至衬底的问题。
在图10中，于上述结构上形成金属硅化区80、接触孔蚀刻停止层(以下简称CESL)82、层间介电层(以下简称ILD)84、以及接触插塞86。金属硅化区80的形成方法先形成一薄金属层(未图示)于上述结构，合适的金属为钴、镍、铒、钼、铂、或其他合适的金属。接着进行退火使沉积的金属层与其下的硅区域之间形成金属硅化区80，最后移除掉未反应的金属。CESL 82的形成方法较佳为毯覆式沉积。CESL层具有两种功能，一者为提供应力至元件并改善元件的载子移动率；二者保护其下的区域免于过蚀刻。接着沉积ILD84于CESL 82的表面上，并形成接触插塞86。上述工艺为一般常见工艺，在此省略。
本发明较佳实施例的效果如图11所示，横轴为衬底以下深度，纵轴为磷浓度。退火前的磷浓度曲线为90。不具有间隙阻挡区的第1例，在1020℃的RTA后的磷分布曲线为92。本发明较佳实施例的第2例，在退火工艺后的磷分布曲线为94。与磷分布曲线92相较，磷分布区线94的陡峭度(abruptness)较大且扩散较小。此外，磷分布曲线94的活化程度较高(见点96)。在第2例中，元件的片电阻为约374Ω/Sqr。与具有砷掺杂的LDD的已知元件相较，改善了32％。第2例的结深度为约17.6纳米，结陡峭度约为2.2nm/decade。
图12是以5E18/cm3的活化程度作为基准，显示不同结深度的陡峭度。方框显示65纳米工艺中，MOS元件较佳的结深度与陡峭度的范围。简言的即框内范围符合65纳米工艺的要求。与以砷作为LDD区的已知技术(以星状标号表示)相较，本发明部分实施例的结陡峭度不符规格。然而以砷作为LDD区的已知技术其片电阻比本发明的磷源/漏极区的片电阻高，这将会降低元件性能。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的变化与修改，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (10)
1.一种半导体元件，包括：
半导体衬底；
栅极堆叠，位于所述半导体衬底上；
n型轻掺杂源/漏极区，位于所述半导体衬底中且邻接所述栅极堆叠，其中所述n型轻掺杂源/漏极区包括第一n型杂质；
n型重掺杂源/漏极区，位于所述半导体衬底中且邻接所述栅极堆叠，其中所述n型重掺杂源/漏极区包括第二n型杂质；
预先非晶态注入区，位于所述半导体衬底中，其中所述预先非晶态注入区包括后注入区；以及
间隙阻挡区，位于所述半导体衬底中，其中所述间隙阻挡区的深度大于所述n型轻掺杂源/漏极区的深度，但小于所述后注入区的深度。
2.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度，介于所述n型轻掺杂源/漏极区的深度与所述n型重掺杂源/漏极区的深度之间。
3.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度与所述n型重掺杂源/漏极区的深度实质上相等。
4.如权利要求1所述的半导体元件，其中所述间隙阻挡区的深度大于所述n型重掺杂源/漏极区的深度。
5.如权利要求1所述的半导体元件，其中所述栅极堆叠下为沟道区，至少部分沟道区不是所述间隙阻挡区。
6.如权利要求1所述的半导体元件，其中所述间隙阻挡区的包括碳，其浓度介于约5E14/cm3与约5E15/cm3之间。
7.一种半导体元件的形成方法，包括：
提供半导体衬底；
形成栅极堆叠于所述半导体衬底上；
形成预先非晶态注入区于所述半导体衬底中，其中所述预先非晶态注入区包括后注入区；
形成间隙阻挡区于所述半导体衬底中；
形成轻掺杂源/漏极区于所述半导体衬底中且邻接所述栅极堆叠，其中所述轻掺杂源/漏极区包括磷，其中所述间隙阻挡区的深度大于所述n型轻掺杂源/漏极区的深度，但小于所述后注入区的深度；以及
形成重掺杂源/漏极区于所述半导体衬底中且邻接所述栅极堆叠。
8.如权利要求7所述的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至所述轻掺杂源/漏极区与所述重掺杂源/漏极区底部之间的区域。
9.如权利要求7所述的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至与所述重掺杂源/漏极区等深的区域。
10.如权利要求7所述的半导体元件的形成方法，其中形成所述间隙阻挡区的步骤包括将碳离子注入至比所述重掺杂源/漏极区更深的区域。
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