CN102543736A

CN102543736A - 半导体器件结构及其制作方法

Info

Publication number: CN102543736A
Application number: CN2010105895772A
Authority: CN
Inventors: 赵猛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-12-15
Filing date: 2010-12-15
Publication date: 2012-07-04
Anticipated expiration: 2030-12-15
Also published as: CN102543736B

Abstract

一种用于制作半导体器件结构的方法，包括：提供前端器件结构，所述前端器件结构包括半导体衬底；蚀刻所述半导体衬底，以在所述半导体衬底中将要形成源/漏区的部分形成凹槽，从而使得夹在所述凹槽之间的部分形成虚设栅极结构；在所述半导体衬底上形成位于所述虚设栅极结构两侧且紧靠所述虚设栅极结构的横向扩散阻挡壁；以及在所述半导体衬底的表面和所述虚设栅极结构的表面上形成衬底外延层并对所述衬底外延层进行平坦化。该方法能够有效地抑制源/漏区中杂质的横向扩散并使其能够与纵向扩散分开单独设计，从而能够改善半导体器件的SCE效应以及S/D区的过度耗尽，进而提高半导体器件的整体电学性能。

Description

半导体器件结构及其制作方法

技术领域

本发明涉及半导体制造工艺，且具体而言，涉及半导体器件结构及其制作方法。

背景技术

长期以来，在半导体制造工艺中，栅极和沟道的尺寸缩小都受限于源/漏（S/D）结和栅极介质的发展。尽管已经采用轻掺杂源漏（LDD）工艺和高介电常数（高k）材料，但短沟道效应（以下称为SCE效应）依然面临重大挑战。SCE效应会导致晶体管中存在多种二级效应，例如，影响载流子迁移率的载流子速度饱和效应、缩短器件寿命的热载流子效应（HCE）和使亚阈特性恶化的漏致势垒降低效应（DIBL），从而导致半导体器件源-漏极间漏电流增加、漏极饱和电流降低、响应时间延缓、晶体管开关速度降低等。

　　目前，在半导体制造工艺中已经开始广泛采用超浅突变结，以改善半导体器件的SCE效应。对于65nm工艺，结深可能会缩小到17nm。为了形成超浅突变结，可以从以下几个方面入手：提高S/D结的杂质浓度陡度(abruptness)，提高掺杂浓度，以及降低注入能量并控制杂质扩散。为了减小沟道电阻和耗尽区宽度以避免S/D区由于过度耗尽（overrun）而使沟道直接穿通（punch through），需要非常高的沟道掺杂浓度；但是，这会降低载流子迁移率，并且可能增大漏电流从而形成直接带间隧穿（band-to-band tunneling）。掺杂剂量也需要考虑开关电流（I_ON/I_OFF）比值，过高剂量会明显降低该比值，并影响传输速度。可见，深亚微米超浅突变结形成的关键不仅在于减小S/D结深（X_j），而且还需要降低注入能量并控制杂质扩散。

从以上描述不难理解，虽然采用超浅突变结工艺能够改善SCE效应，但如果不能有效地控制杂质的横向和纵向扩散则可能会使半导体器件的电学特性变差，对于采用两步S/D注入的NMOS晶体管而言则尤其是如此。

因此，鉴于以上各种原因，需要一种新型的半导体器件结构或者用于制作半导体器件结构的方法。期望该结构或方法能够有效地改善SCE效应和S/D区的过度耗尽，且同时确保最终制得的半导体器件的电学特性免受不利影响。此外，还期望该方法能够与常规的CMOS制造工艺相兼容。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明旨在提供一种具有较佳电学特性、较高速度、较低结电容和较小漏电流的半导体器件结构及其制作方法。

为了达到上述目的，根据本发明的一个方面，提供一种用于制作半导体器件结构的方法，包括：一种用于制作半导体器件结构的方法，包括：提供前端器件结构，所述前端器件结构包括半导体衬底；蚀刻所述半导体衬底，以在所述半导体衬底中将要形成源/漏区的部分形成凹槽，从而使得夹在所述凹槽之间的部分形成虚设栅极结构；在所述半导体衬底上形成位于所述虚设栅极结构两侧且紧靠所述虚设栅极结构的横向扩散阻挡壁；以及在所述半导体衬底的表面和所述虚设栅极结构的表面上形成衬底外延层并对所述衬底外延层进行平坦化。

优选地，所述虚设栅极结构的高度为0.05~0.2um。

优选地，所述横向扩散阻挡壁由SiO₂、SiN和SiON中的一种或多种构成。

优选地，所述横向扩散阻挡壁的厚度为3~100nm。

优选地，所述衬底外延层的上表面高出所述虚设栅极结构的上表面的高度等于或大于将要形成在所述衬底外延层中的轻掺杂源/漏区的结深。

优选地，所述衬底外延层的上表面高出所述虚设栅极结构的上表面20~100nm。

优选地，所述方法在所述平坦化之后进一步包括：进行离子注入，以将氧离子或氮离子注入到所述半导体衬底和/或所述衬底外延层中；以及进行退火，以使氧离子或氮离子与所述半导体衬底和/或所述衬底外延层反应形成纵向扩散阻挡壁。

优选地，所述纵向扩散阻挡壁距所述衬底外延层的上表面的深度为0.1~0.5um。

优选地，所述纵向扩散阻挡壁的厚度为10~500nm。

根据本发明的另一方面，提供一种通过上述方法制作的半导体器件结构，其中，所述半导体器件结构包括衬底和形成在所述衬底中的横向扩散阻挡壁，所述横向扩散阻挡壁与将要形成在所述衬底上的栅极结构的侧壁对齐。

优选地，所述半导体器件结构还包括纵向扩散阻挡壁，所述纵向扩散阻挡壁形成在所述衬底中，并位于将要形成在所述衬底中的源/漏区下方。

此外，本发明还提供一种包含上述半导体器件结构的集成电路，所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

本发明还提供一种包含上述半导体器件结构的电子设备，所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

根据本发明的半导体器件结构及其制作方法，通过在S/D区靠近沟道区一侧靠近半导体衬底的部分形成由SiN、SiO₂和SiON中的一种或多种构成的阻挡壁（barrier wall）来阻止S/D区中所掺杂的杂质横向扩散，并且可以使横向扩散和纵向扩散的分布分开单独设计，从而能够改善半导体器件的SCE效应以及S/D区的过度耗尽，进而提高半导体器件的整体电学性能。对于32nm以下的短沟道半导体器件，本发明的有益效果尤其显著。此外，根据本发明的制作方法还能够与常规的CMOS制造工艺相兼容，并且由于形成虚设栅极结构所用的掩模版与用于形成真正的栅极结构的相同，因而无需制作新的掩模版，从而能够节约制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1E是示出了根据本发明第一实施例的用于制作半导体器件结构的方法步骤的示意性剖面图；

图2是示出了利用根据本发明第一实施例的半导体器件结构通过常规工艺制作的MOS器件结构的示意性剖面图；

图3是示出了根据本发明第一实施例的用于制作半导体器件结构的方法的流程图；

图4是示出了根据本发明第二实施例的用于制作半导体器件结构的方法的流程图；

图5是示出了利用根据本发明第二实施例的方法制作的半导体器件结构的示意性剖面图；以及

图6是示出了利用根据本发明第二实施例的半导体器件结构通过常规工艺制作的MOS器件结构的示意性剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何有效地控制S/D区中杂质的横向扩散而制作具有较佳电学特性的半导体器件的。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应予以理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

[第一实施例]

下面，将结合图1A至图1E、图2以及图3详细描述根据本发明第一实施例的用于制作半导体器件结构的方法。

请参照图1A至图1E，其中示出了根据本发明第一实施例的用于制作半导体器件结构的方法步骤的示意性剖面图。

首先，如图1A所示，提供前端器件结构，所述前端器件结构包括半导体衬底101。

其中，构成半导体衬底101的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底101选用未掺杂的单晶硅材料构成。

这里，应予以注意的是，本文所述以及附图所绘的前端器件结构并非是限制性的，而是还可以具有其他结构。例如，在半导体衬底101中还可以形成有隔离槽、埋层等。

接着，如图1B所示，对半导体衬底101进行蚀刻，以在其中将要形成S/D区的部分形成凹槽，从而使得夹在所述凹槽之间的部分形成类似于栅极结构的虚设（dummy）结构（以下称为虚设栅极结构）102。其中，蚀刻的深度，即，虚设栅极结构102的高度H（图中已标出）约为0.05~0.2um，优选为0.1~1um。

作为一个示例，可以利用后续将用于形成真正的栅极结构所使用的同一块掩模版（reticle）通过曝光和显影工艺来形成具有开口图案的光致抗蚀剂（PR）层，并以该PR层作为掩膜蚀刻半导体衬底101。作为另一示例，可以采用例如由SiN或SiO₂构成的掩蔽层作为硬掩膜来对半导体衬底101进行蚀刻。形成各种掩蔽层的工艺方法和工艺参数都是本领域技术人员所公知的，因而在此不再赘述。例如，可以采用SiH₄、NH₃以及N₂作为源气体，在350~550℃下形成SiN层，然后通过光刻和蚀刻工艺使所述掩蔽层具有开口图案。

作为示例，蚀刻半导体衬底101可以在压强为10~100mTorr且功率为100~1000W的条件下进行，所采用的气体可以包含HBr、HCl、Cl₂或者它们的任意组合，并且优选包含HBr，这主要是因为与含Cl基的气体相比，HBr对于硅与二氧化硅的蚀刻选择比较高。此外，蚀刻气体还可以包含作为稀释气体的He和O₂。

在完成对半导体衬底101的蚀刻之后，需要去除PR层或掩蔽层。其中，PR层可以通过采用O₂或CO₂等作为灰化剂的等离子体灰化处理来去除。掩蔽层的去除可以根据掩蔽层的构成材料来选择适当的去除方法，去除各种掩蔽层的方法是本领域技术人员所熟知的，在此不再赘述。

然后，如图1C所示，在虚设栅极结构102两侧且紧靠虚设栅极结构102形成横向扩散阻挡壁（barrier wall）103，用于阻止后续将要形成的S/D区中的杂质横向扩散。其中，S/D区将通过后续常规工艺形成于半导体衬底101中。横向扩散阻挡壁103例如可以由SiO₂、SiN和SiON中的一种或多种构成，厚度约为3~100nm，优选为5~30nm。

作为示例，横向扩散阻挡壁103可以通过以下方式形成：首先，通过化学气相沉积（CVD）法沉积形成或者通过热氧化法生长形成一层或多层阻挡壁材料层；然后，通过各向异性干法蚀刻对这些阻挡壁材料层进行蚀刻，直至露出下层半导体衬底101的表面为止，从而形成类似于间隙壁结构的阻挡壁。例如，横向扩散阻挡壁103可以是由依次形成的氧化硅和氮化硅构成的ON结构，也可以是由依次形成的氧化硅、氮化硅和氧化硅构成的ONO结构。氮化硅可以使用二氯乙硅烷、BTBAS（双(第三-丁基胺)硅烷）和六氯乙硅烷中的任意一种和氨气作为源气体来形成。氧化硅可以使用TEOS（正硅酸乙酯）、SiH₄/N₂O或BTBAS作为源气体来形成。作为示例，在本实施例中，选用氮化硅作为构成横向扩散阻挡壁103的材料，并且在压强为0.1~0.5Torr且温度为630~800℃的条件下、使用二氯乙硅烷和氨气作为源气体、通过CVD法来形成该层氮化硅。各向异性干法蚀刻的工艺条件和参数都是本领域技术人员所熟知的，在此不再赘述。

这里，需要说明一点，由于形成横向扩散阻挡壁103也可以采用与常规CMOS工艺中用于形成间隙壁结构或偏移间隙壁结构相同的工艺条件和参数，因此，本发明无需开发新的单项工艺而仅利用现有的工艺设备以及工艺条件和参数设置即可。

接着，如图1D所示，在半导体衬底101的表面和虚设栅极结构102的表面上通过外延生长法形成衬底外延层101’并对其进行平坦化。其中，衬底外延层101’的上表面高出虚设栅极结构102的上表面大约20~100nm，这个高度与将要通过后续工艺形成在衬底外延层101’中的LDD区的结深基本上相等，且优选略大于LDD区的结深。这里所提及的LDD区的结深是指LDD区与阱区或衬底外延层101’之间的PN结距衬底外延层101’的上表面的深度。

这里，需要特别说明一点，半导体衬底101和衬底外延层101’由相同的材料构成，具有相同的晶格常数，而且在掺杂的情况下也将具有相同的掺杂离子和浓度，因而这两者实际上构成了一个完整的半导体衬底。本文中仅为了描述方便而在图中以虚线示出两者的分界线，该虚线实际上是不存在的。

作为示例，形成衬底外延层101’的外延生长条件为初始温度500℃，最终温度 850℃，生长厚度约为50nm~1um。

作为示例，可以通过常规的化学机械抛光（CMP）来对衬底外延层101’进行平坦化。CMP的工艺条件和参数都是本领域技术人员所熟知的，在此也不再赘述。

可选地，在外延和平坦化工艺之后，可以进行离子注入，以在半导体衬底101中形成阱区（图中未示出），并且随后进行诸如均温退火（soak anneal）这样的快速热退火（RTA）处理，以激活阱区注入的杂质离子。其中，对于NMOS晶体管而言，可以选用氟化硼作为注入剂以形成P阱，而对于PMOS晶体管而言，可以选用磷作为注入剂以形成N阱。此外，还可以在形成栅极结构之前对整个N阱和/或P阱进行一次小剂量硼注入，用于调整晶体管的阈值电压V_th。

然后，进行离子注入，以将氧离子或氮离子注入到半导体衬底101和/或衬底外延层101’中。作为示例，在本实施例中采用全面离子注入，并且将氧离子或氮离子注入到半导体衬底101与衬底外延层101’交界处附近。替代地，可以采用选择性离子注入，即，先形成具有开口图案的掩蔽层或PR层作为掩膜来进行局部注入，以仅在S/D区下方形成纵向扩散阻挡壁。最后，进行退火，以使氧离子或氮离子与半导体衬底101和/或衬底外延层101’进行化学反应而形成纵向扩散阻挡壁104，如图1E所示，用于阻止后续将要形成的S/D区中的杂质纵向扩散，从而减小S/D区与衬底之间的结电容并减小S/D区与衬底之间的漏电流。

优选地，将纵向扩散阻挡壁104形成在衬底外延层101’中，但并非必须靠近半导体衬底101与衬底外延层101’交界处。例如，纵向扩散阻挡壁104可以形成在距衬底外延层101’的上表面0.1~0.5um深度处，且其厚度可以为10~500nm。

作为示例，退火可以采用尖峰退火（spike anneal）、均温退火（soak anneal）或微秒级的激光脉冲退火（LSA）。其中，均温退火的温度为900~1100℃且持续时间约为10秒到10分钟。激光脉冲退火的温度为1200~1400℃且持续时间约为30~100毫秒。

作为示例，所述离子注入的注入角度可以为0~10度，注入剂量可以为1.0E15~1.0E17/cm²，注入能量可以为20~150KeV。这里，需要说明的是，本文中所提及的注入角度是指注入离子束相对于与半导体衬底表面垂直的方向所偏转的角度，即，注入离子束与该垂直方向之间的夹角的角度。

至此，完成了根据本发明的半导体器件结构的制作。

如图1E所示，利用根据本发明第一实施例的方法制作的半导体器件结构包括半导体衬底101、衬底外延层101’、横向扩散阻挡壁103和纵向扩散阻挡壁104。如前所述，半导体衬底101和衬底外延层101’构成一个完整的半导体衬底（以下简称为衬底）。横向扩散阻挡壁103和纵向扩散阻挡壁104形成在所述衬底中，其中，横向扩散阻挡壁103与将要形成在所述衬底上的栅极结构的侧壁对齐，纵向扩散阻挡壁104位于将要形成在所述衬底中的S/D区下方（稍后将参照图2描述）。另外，依据所采用的工艺技术水平，相邻两横向扩散阻挡壁103之间的最小间距例如可以为180nm、90nm、65nm、45nm、32nm或者更小。

接下来，为了便于本领域技术人员实施本发明，将参照图2描述如何利用根据本发明的半导体器件结构通过常规工艺来形成PMOS或NMOS器件结构。

请参照图2，其中示出了利用根据本发明第一实施例的半导体器件结构通过常规工艺制作的MOS器件结构的示意性剖面图。

首先，提供如上所述根据本发明第一实施例制作的半导体器件结构，如图1E所示。然后，在所述半导体器件结构上形成栅极介电层，沉积多晶硅栅层，利用与形成虚设栅极结构所使用的同一块掩模版形成PR层，将该PR层作为掩膜、对栅极介电层和多晶硅栅层进行蚀刻、以形成栅极结构210（包括栅极介电层和多晶硅栅），并通过LDD注入、晕环（halo）注入和重掺杂S/D注入形成S/D区，从而得到如图2所示的MOS器件结构。应予以注意的是，通过LDD注入形成的LDD区自半导体器件结构表面的深度与衬底外延层101’的上表面高出虚设栅极结构的上表面的高度基本上相等。

请参照图3，其中示出了根据本发明第一实施例的用于制作半导体器件结构的方法的流程图，用于简要示出整个方法的流程。

首先，在步骤S301中，提供前端器件结构，所述前端器件结构包括半导体衬底。

接着，在步骤S302中，对所述半导体衬底进行蚀刻，以在所述半导体衬底中将要形成S/D区的部分形成凹槽，从而形成虚设栅极结构。

接着，在步骤S303中，在所述半导体衬底上形成位于所述虚设栅极结构两侧且紧靠所述虚设栅极结构的横向扩散阻挡壁。所述横向扩散阻挡壁例如可以由SiO₂、SiN和SiON中的一种或多种构成。

接着，在步骤S304中，在所述半导体衬底的表面和所述虚设栅极结构的表面上形成衬底外延层并对其进行平坦化。所述衬底外延层的上表面高出所述虚设栅极结构的上表面大约20~100nm。

接着，在步骤S305中，进行离子注入，以将氧离子或氮离子注入到所述半导体衬底和/或所述衬底外延层中。

最后，在步骤S306中，进行退火，以使氧离子或氮离子与所述半导体衬底和/或所述衬底外延层反应形成纵向扩散阻挡壁。

[第二实施例]

接下来，将结合第一实施例以及图4至图6详细描述根据本发明第二实施例的用于制作半导体器件结构的方法。在第二实施例中，仅形成横向扩散阻挡壁以防止S/D区中的杂质横向扩散，这主要是基于对工艺复杂性的考虑。除此之外，其他的工艺步骤以及工艺参数等都与第一实施例的相同。因此，将省略对这些相同的工艺步骤以及工艺参数等的描述。

请参照图4，其中示出了根据本发明第二实施例的用于制作半导体器件结构的方法的流程图，用于简要示出整个方法的流程。

首先，在步骤S401中，提供前端器件结构，所述前端器件结构包括半导体衬底。

接着，在步骤S402中，对所述半导体衬底进行蚀刻，以形成虚设栅极结构。

接着，在步骤S403中，在所述半导体衬底上形成位于所述虚设栅极结构两侧且紧靠所述虚设栅极结构的横向扩散阻挡壁。所述横向扩散阻挡壁例如可以由SiO₂、SiN和SiON中的一种或多种构成。

最后，在步骤S404中，在所述半导体衬底的表面和所述虚设栅极结构的表面上形成衬底外延层并对其进行平坦化。所述衬底外延层高出所述虚设栅极结构的上表面大约20~100nm。

请参照图5和图6，图5中所示为利用根据本发明第二实施例的方法制作的半导体器件结构的示意性剖面图，图6中所示为利用根据本发明第二实施例的半导体器件结构通过常规工艺制作的MOS器件结构的示意性剖面图。

这里，予以说明一点，在本实施例中，半导体衬底可以选用SOI衬底。由于这种SOI衬底在半导体层（例如，硅层）下方提供有一层均匀的绝缘层，所以形成于其中的半导体器件能够完全被绝缘体包围，从而被隔离。这种隔离方式尤其适用于高射频环境以及不适于采用PN结隔离方式的高压器件。而且，SOI衬底还可以减小相邻半导体器件之间的寄生电容。

[本发明的有益效果]

根据本发明的半导体器件结构及其制作方法，通过在S/D区靠近沟道区一侧靠近半导体衬底的部分形成由SiN、SiO₂或SiON的一种或多种构成的阻挡壁用以阻止S/D区中所掺杂的杂质横向扩散，并且可以使横向扩散和纵向扩散的分布分开单独设计，从而能够改善半导体器件的SCE效应以及S/D区的过度耗尽，进而提高半导体器件的整体电学性能。此外，根据本发明的制作方法还能够与常规的CMOS制造工艺相兼容，并且由于形成虚设栅极结构所用的掩模版与用于形成真正的栅极结构的相同，因而无需制作新的掩模版，从而能够节约制造成本。

[本发明的工业实用性]

根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。例如，根据本发明的IC可以是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）、射频电路或任意其他电路器件。例如，根据本发明的IC芯片可以用于用户电子产品中，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于制作半导体器件结构的方法，包括：

提供前端器件结构，所述前端器件结构包括半导体衬底；

蚀刻所述半导体衬底，以在所述半导体衬底中将要形成源/漏区的部分形成凹槽，从而使得夹在所述凹槽之间的部分形成虚设栅极结构；

在所述半导体衬底上形成位于所述虚设栅极结构两侧且紧靠所述虚设栅极结构的横向扩散阻挡壁；以及

在所述半导体衬底的表面和所述虚设栅极结构的表面上形成衬底外延层并对所述衬底外延层进行平坦化。

2. 根据权利要求1所述的方法，其特征在于，所述虚设栅极结构的高度为0.05~0.2um。

3. 根据权利要求1所述的方法，其特征在于，所述横向扩散阻挡壁由SiO₂、SiN和SiON中的一种或多种构成。

4. 根据权利要求1所述的方法，其特征在于，所述横向扩散阻挡壁的厚度为3~100nm。

5. 根据权利要求1所述的方法，其特征在于，所述衬底外延层的上表面高出所述虚设栅极结构的上表面的高度等于或大于将要形成在所述衬底外延层中的轻掺杂源/漏区的结深。

6. 根据权利要求5所述的方法，其特征在于，所述衬底外延层的上表面高出所述虚设栅极结构的上表面20~100nm。

7.根据权利要求1所述的方法，其特征在于，所述方法在所述平坦化之后进一步包括：

进行离子注入，以将氧离子或氮离子注入到所述半导体衬底和/或所述衬底外延层中；以及

进行退火，以使氧离子或氮离子与所述半导体衬底和/或所述衬底外延层反应形成纵向扩散阻挡壁。

8. 根据权利要求7所述的方法，其特征在于，所述纵向扩散阻挡壁距所述衬底外延层的上表面的深度为0.1~0.5um。

9. 根据权利要求8所述的方法，其特征在于，所述纵向扩散阻挡壁的厚度为10~500nm。

10.一种通过如权利要求1至9中任一项所述的方法制作的半导体器件结构，其特征在于，所述半导体器件结构包括衬底和形成在所述衬底中的横向扩散阻挡壁，所述横向扩散阻挡壁与将要形成在所述衬底上的栅极结构的侧壁对齐。

11.根据权利要求10所述的半导体器件结构，其特征在于，所述半导体器件结构还包括纵向扩散阻挡壁，所述纵向扩散阻挡壁形成在所述衬底中，并位于将要形成在所述衬底中的源/漏区下方。

12.一种包含通过根据权利要求10或11所述的方法制作的半导体器件结构的集成电路，所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

13.一种包含通过根据权利要求10或11所述的方法制作的半导体器件结构的电子设备，所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。