CN106549042A - 具有第一栅极电极和第二栅极电极的半导体器件 - Google Patents

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Abstract

本公开提供了具有第一栅极电极和第二栅极电极的半导体器件。该半导体器件包括：基板；有源区域，在基板上在第一方向上延伸；第一栅极电极，跨过有源区域并在第一方向上延伸；以及第二栅极电极，在第一栅极电极上在第二方向上延伸，其中第一栅极电极在第一方向上具有第一宽度，并且其中第二栅极电极在第一方向上具有第二宽度，第二宽度小于第一宽度。

Description

具有第一栅极电极和第二栅极电极的半导体器件
技术领域
本发明构思的示例实施方式涉及包括第一栅极电极和第二栅极电极的半导体器件以及制造该半导体器件的方法。
背景技术
近来，具有多个栅极电极的半导体器件已经变得高度集成。因此，已经研究和开发了具有三维结构的鳍式场效应晶体管(FinFET)以便减小短沟道效应。
发明内容
根据本发明构思的示例实施方式，一种半导体器件包括：基板；有源区域，在基板上并在第一方向上延伸；在基板上的第一栅极电极；以及在第一栅极电极上的第二栅极电极。第一栅极电极跨过有源区域并在第二方向上延伸。第二栅极电极在第二方向上延伸。第一栅极电极在第一方向上具有第一宽度。第二栅极电极在第一方向上具有第二宽度。第二宽度小于第一宽度。
在示例实施方式中，第一栅极电极可以包括与第二栅极电极的材料不同的材料。
在示例实施方式中，第二栅极电极可以包括具有比第一栅极电极的电阻率小的电阻率的材料。
在示例实施方式中，半导体器件还可以包括在第一栅极电极上的第一间隔物。第一间隔物可以位于第二栅极电极的两侧。
在示例实施方式中，半导体器件还可以包括位于第一栅极电极的两侧的第二间隔物。第二间隔物可以沿着第一间隔物的侧壁延伸。
在示例实施方式中，第二间隔物的内侧壁可以从有源区域的上表面向上延伸而不弯曲。
在示例实施方式中，第一间隔物可以具有比第二间隔物的介电常数小的介电常数。
在示例实施方式中，半导体器件还可以包括覆盖第一栅极电极的两侧的栅极电介质层。第一栅极电极的底部可以在栅极电介质层上。
在示例实施方式中，栅极电介质层的最上表面可以在第二栅极电极之下。
在示例实施方式中，半导体器件还可以包括在第一栅极电极的上表面上的第一间隔物和在基板上的第二间隔物。第一间隔物可以位于第二栅极电极的两侧且在第二间隔物和第二栅极电极之间。栅极电介质层的一部分可以在第二间隔物和第一栅极电极之间。栅极电介质层的最上表面可以接触第一间隔物的底部。
在示例实施方式中，第一栅极电极可以包括第一导电层和第二导电层。第一导电层可以包括第一部分和第二部分。第一部分可以平行于基板的上表面延伸。第二部分可以从基板的上表面在垂直方向上延伸。
在示例实施方式中，第一导电层和第二导电层中的至少一个可以具有在一个方向上延伸的线形。
在示例实施方式中，第二栅极电极可以包括与第一导电层和第二导电层中的至少一个基本上相同的材料。
在示例实施方式中，半导体器件还可以包括在有源区域上且在第一栅极电极和第二栅极电极的两侧的源极/漏极区域。源极/漏极区域可以包括硅锗外延层。半导体器件还可以包括在源极/漏极区域上的接触插塞。
在示例实施方式中，有源区域可以包括鳍型有源区域。
根据本发明构思的示例实施方式，一种半导体器件包括：具有有源区域的基板；栅极电极，在基板上跨过有源区域；以及第一间隔物。栅极电极可以包括在有源区域上的第一栅极电极和在第一栅极电极上的第二栅极电极。第二栅极电极具有比第一栅极电极的宽度小的宽度。第一间隔物在第一栅极电极的上表面上。第一间隔物位于第二栅极电极的两侧。
在示例实施方式中，半导体器件还可以包括位于栅极电极两侧的第二间隔物。第一间隔物可以在第二栅极电极和第二间隔物之间。
根据本发明构思的示例实施方式，一种半导体器件包括：具有有源区域的基板；在有源区域上的第一栅极电极；在有源区域和第一栅极电极之间的栅极电介质层；在第一栅极电极上的第二栅极电极；以及位于第二栅极电极的侧壁处的第一间隔物。第一间隔物在第一栅极电极的上部上。栅极电介质层的一部分沿着第一栅极电极的侧壁延伸。
在示例实施方式中，第一间隔物的底部可以接触栅极电介质层的上表面。
在示例实施方式中，半导体器件还可以包括在基板上且在第一间隔物的侧壁处的第二间隔物。第二间隔物的下部可以接触栅极电介质层的侧壁。第一栅极电极可以具有第一宽度。第二栅极电极可以具有小于第一宽度的第二宽度。
根据本发明构思的示例实施方式，一种制造半导体器件的方法包括：在基板上形成具有开口的绝缘层；通过用导电材料填充该开口而在该开口中形成导电线；通过去除导电线的上部形成第一栅极电极；以及在第一栅极电极的上表面上形成第二栅极电极。第二栅极电极的宽度可以小于第一栅极电极的宽度。
在示例实施方式中，第一栅极电极可以包括与第二栅极电极不同的材料。
在示例实施方式中，该方法还可以包括：在形成导电线之前在所述开口的内侧壁上和基板上形成栅极电介质层。形成栅极电介质层可以包括去除栅极电介质层的上部。
在示例实施方式中，该方法还可以包括在所述开口的内侧壁上和在第一栅极电极上形成第一间隔物。第一间隔物的底部可以接触栅极电介质层的最上表面。
在示例实施方式中，形成绝缘层可以包括：在基板上形成牺牲栅极结构；在牺牲栅极结构上形成电介质层；平坦化电介质层以暴露牺牲栅极结构的上表面；以及去除牺牲栅极结构以暴露基板的上表面。
在示例实施方式中，该方法还可以包括在基板上形成器件隔离区域。器件隔离区域可以在基板上限定鳍型有源区域。鳍型有源区域可以交叉牺牲栅极电极并可以在牺牲栅极电极下面。该方法还可以包括去除鳍型有源区域的在牺牲栅极电极的两侧的部分；以及在鳍型有源区域的被去除的上部上形成源极/漏极区域。
在示例实施方式中，该方法还可以包括：在形成电介质层之前在基板上且在牺牲栅极电极的两侧形成第二间隔物；以及在源极/漏极区域上形成层间电介质层。
在示例实施方式中，第二间隔物可以接触栅极电介质层和第一间隔物。栅极电介质层的一部分可以在第一栅极电极和第二间隔物之间。
根据本发明构思的示例实施方式，一种半导体器件包括：基板；在基板上在第一方向上延伸的有源区域；在有源区域上的第一栅极电极；在第一栅极电极和有源区域之间的栅极电介质层；第一间隔物；以及第二栅极电极。有源区域形成在基板上并由形成在基板上的沟槽限定。第一栅极电极在与第一方向相交的第二方向上延伸。第一间隔物包括两个第一间隔物结构，该两个第一间隔物结构在第一栅极电极的上表面之上且在第一方向上彼此分隔开。第二栅极电极在第一栅极电极上且在所述两个第一间隔物结构之间。
在示例实施方式中，半导体器件还可以包括在有源区域上的第二间隔物。第二间隔物可以包括在第一方向上彼此分隔开的两个第二间隔物结构。第一间隔物结构、栅极电介质层、第一栅极电极和第二栅极电极可以在所述两个第二间隔物结构之间。
在示例实施方式中，第一间隔物的介电常数可以小于第二间隔物的介电常数。
在示例实施方式中，所述两个第一间隔物结构可以与栅极电介质层的上表面直接接触，或者所述两个第一间隔物结构可以与栅极电介质层的侧表面直接接触。
在示例实施方式中，有源区域可以包括鳍型有源区域。
附图说明
通过参照附图详细描述其示例实施方式，本发明构思的以上的方面和特征将变得更加明显，附图中：
图1是示出根据本发明构思的示例实施方式的半导体器件的透视图；
图2A和图2B是分别沿着图1的线A-A'和B-B'剖取的截面图；
图3至图6是示出根据本发明构思的示例实施方式的半导体器件的截面图；
图7A至图7L是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图；
图8A至图8C是示出根据本发明构思示例实施方式的半导体器件的制造方法的透视图；
图9A至图9C是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图；
图10A是示出根据本发明构思的示例实施方式的半导体器件的平面图；
图10B是沿着图10A的线C-C'剖取的截面图；
图11是示出根据本发明构思的示例实施方式的SRAM(静态随机存取存储器)单位单元的电路图；
图12是示出包括根据本发明构思的示例实施方式的半导体器件的存储装置的方框图；
图13是示出包括根据本发明构思的示例实施方式的半导体器件的电子装置的方框图；以及
图14是示出包括根据本发明构思示例的实施方式的半导体器件的系统的方框图。
具体实施方式
现在将在下文参照附图更全面地描述本发明构思的示例实施方式；然而，它们可以以不同的形式实施，而不应被解释为限于这里阐述的示例实施方式。
将理解，当一个元件被称为“在”另一个元件“上”、“连接”或“联接”到另一个元件时，它可以直接在另一个元件上、直接连接到或联接到另一个元件，或者可以存在插入的元件。相反，当一个元件被称为“接触”另一个元件或“直接在”另一个元件“上”、“直接连接”或“直接联接”到另一个元件时，不存在插入的元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在…之间”与“直接在…之间”、“与…相邻”与“直接与…相邻”、“在…之下”与“直接在…之下”)。
将理解，尽管这里可以使用术语“第一”、“第二”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区别开，除非上下文另外地指示。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而没有脱离示例实施方式的教导。
在附图中，为了图示的清楚，可以夸大层和区域的尺寸。相同的附图标记始终表示相同的元件。相同的附图标记在整个说明书中表示相同的部件。
为了便于描述，这里可以使用空间关系术语例如“在…之下”、“在…下面”、“下面”、“在…之上”和“上”等来描述如附图所示的一个元件或特征与另一个元件或特征的关系。将理解，空间关系术语旨在涵盖除了附图中示出的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则描述为“在”其他元件或特征“下面”或“之下”的元件将会取向为“在”其他元件或特征“之上”。因此，示例术语“在…下面”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它的取向)，这里所用的空间关系描述语被相应地解释。
这里所用的术语仅是为了描述特定实施方式的目的，而不意在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解的是，术语“包括”和/或“包含”当在说明书中使用时指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。诸如“…中的至少一个”的表述当在一列元件之前时修饰元件的整个列表，而不修饰该列表的单个元件。
如这里所用的，术语“和/或”包括一个或多个相关列表项的任何和全部组合。描述实施方式的上下文中(尤其在权利要求书的上下文中)术语“一”、“一个”、“所述”和类似的指示物应解释为覆盖单数和复数两者，除非这里另有表示或上下文中明显矛盾。术语“包括”、“具有”、“包含”和“含有”应解释为开口术语(即表示“包括，但不限于”)，除非另有说明。
除非另有限定，否则这里所用的所有技术和科学术语具有与本领域普通技术人员所通常理解的相同的含义。应指出，这里提供的任何和所有示例或示例术语的使用仅旨在更好地阐述示例实施方式，而不是对本发明构思的范围的限制，除非另外地指定。
示例实施方式将参照透视图、截面图和/或平面图来描述。示例视图的形状可以根据例如制造技术和/或公差进行修改。因此，示例实施方式不意味着限制范围，而是覆盖由于例如制造工艺上的改变可以能引起的所有改变和修改。因此，附图所示的区域以示意性的形式示出，并且该区域的形状仅通过图示而不是限制的方式给出。
除非上下文另有表述，这里所用的诸如“相同”、“相等”、“平面”或“共面”的术语在表示方向、布置、位置、形状、尺寸、数量或其它度量时不必意味着完全相同的方向、布置、位置、形状、尺寸、数量或其它度量，而是旨在包括在例如由于制造工艺可能发生的可接受的变化之内的接近相同的方向、布置、位置、形状、尺寸、数量或其它度量。术语“基本上”这里可以用于反应这样的意思。
尽管某些截面图的对应的平面图和/或透视图可以能没有示出，但是这里所示装置结构的截面图提供对多个装置结构的支持，该多个装置结构沿着如平面图所示的两个不同的方向和/或在透视图所示的三个不同的方向上延伸。所述两个不同的方向可以彼此垂直或者可以不彼此垂直。所述三个不同的方向可以包括第三方向，该第三方向可以垂直于两个不同的方向。多个器件结构可以被集成在相同的电子装置中。例如，在器件结构(例如，存储器单元结构或晶体管结构)在截面图中示出时，电子装置可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由电子装置的平面图示出的。多个器件结构可以布置成阵列和/或二维图案。
在下文，将参照附图详细地描述本发明构思的示例实施方式。
图1是示出根据本发明构思的示例实施方式的半导体器件的透视图。图2A和图2B是分别沿着图1的线A-A'和B-B'剖取的截面图。为了描述的方便，在图1中省略了某些元件，例如图2A和2B中示出的层间绝缘层170。
参照图1、图2A和图2B，半导体器件100可以包括基板101、有源区域105、源极/漏极区域110、栅极电介质层140、栅极电极150和接触插塞180。半导体器件100还可以包括器件隔离区域107、第一间隔物162、第二间隔物164和层间绝缘层170。
在示例实施方式中，半导体器件100可以包括具有多个鳍型有源区域的鳍型场效应晶体管(FinFET)。
基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)和/或硅锗(SiGe)。基板101可以是块体硅晶片、外延层或绝缘体上半导体(SeOI)基板(例如绝缘体上硅(SOI)基板)。
器件隔离区域107可以限定基板101上的有源区域105。器件隔离区域107可以包括电介质材料，例如硅氧化物、硅氮化物或其混合物。器件隔离区域107可以采用浅沟槽隔离(STI)工艺形成。
有源区域105可以在第一方向(例如Y方向)上延伸。有源区域105可以是从基板101突出的鳍型有源区域。在示例实施方式中，有源区域105可以是基板101的一部分和/或包括从基板101生长的外延层。有源区域105可以在栅极电极150的两侧凹陷。
源极/漏极区域110可以形成在栅极电极150的两侧且在凹陷的有源区域105上。源极/漏极区域110可以提供半导体器件100的源极区域或漏极区域。源极/漏极区域110可以具有抬高的结构。因此，源极/漏极区域110的上表面可以高于栅极电极150的底表面。在示例实施方式中，源极/漏极区域110可以具有五边形形状。然而，其不应被局限或限制于此。例如，源极/漏极区域110可以具有圆形形状、矩形形状、或其它的多边形形状。源极/漏极区域110可以具有形成在三个有源区域上的连接的结构或合并的结构。在示例实施方式中，源极/漏极区域110可以不具有连接的结构或合并的结构。
源极/漏极区域110可以包括硅(Si)或硅锗(SiGe)。源极/漏极区域110可以由外延层形成。如果在PMOS晶体管中源极/漏极区域110包括SiGe并且沟道区域包括Si，则源极/漏极区域110可以引起压应力到沟道区域中，从而空穴迁移率可以在PMOS晶体管的沟道区域中增大。在示例实施方式中，源极/漏极区域110可以具有多个区域，该多个区域具有彼此不同的杂质和彼此不同的杂质浓度。
跨过有源区域105的栅极电极150和栅极电介质层140可以形成在鳍型有源区域上。栅极电极150可以包括依次堆叠的第一栅极电极152和第二栅极电极154。
栅极电介质层140可以设置在有源区域105和第一栅极电极152之间。栅极电介质层140的一部分可以沿着第一栅极电极152的两侧延伸。在示例实施方式中，栅极电介质层140可以仅形成在第一栅极电极152之下。
栅极电介质层140可以包括绝缘层，例如硅氧化物层、硅氮氧化物层、硅氮化物层和/或高k电介质层。高k电介质层可以是具有比硅氧化物的介电常数大的介电常数的绝缘材料。例如，高k电介质层可以包括铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)中的至少一种。
栅极电极150可以在X方向上延伸。第一栅极电极152可以形成在栅极电介质层140上。第二栅极电极154可以形成在第一栅极电极152上。沟道区域可以形成在有源区域105的被栅极电极150交叠的上部中。第一间隔物162包括在第二栅极电极154的相反两侧的两个第一间隔物结构。第二间隔物164包括两个第二间隔物结构。
第一栅极电极152可以在第一方向(例如Y方向)上具有第一宽度L1。第二栅极电极154可以在第一方向上具有小于第一宽度L1的第二宽度L2。
接触插塞180可以形成在源极/漏极区域110上。在示例实施方式中，第二栅极电极154的下部可以具有与接触插塞180的底部基本上相同的水平。因此，第二栅极电极154和接触插塞180之间的寄生电容可以通过减小第二栅极电极154的第二宽度L2而减小。
第一栅极电极152的上表面可以具有自器件隔离区域107的上表面的第一高度H1。第二栅极电极154的上表面可以具有自第一栅极电极152的上表面的第二高度H2。在示例实施方式中，第一栅极电极152和第二栅极电极154之间的界面可以具有低于或等于接触插塞180的底表面的水平。然而，其不应被局限或限制于此。
如图2A所示，第一栅极电极152的上表面可以具有自有源区域105的上表面的第三高度H3。第三高度H3可以小于第一高度H1。第二栅极电极154的上表面可以具有自第一栅极电极152的上表面的第四高度H4。第四高度H4可以与第二高度H2基本上相同。然而，其不应被局限或限制于此。
第一栅极电极152可以具有与第二栅极电极154不同的材料。第一栅极电极152可以包括具有一功函数的材料，该功函数可用于形成晶体管的适当的阈值电压。在示例实施方式中，第一栅极电极152可以包括钛氮化物(TiN)层、钛铝碳化物(TiAlC)层和/或钨(W)层。第二栅极电极154可以包括具有低电阻率的材料。第二栅极电极154可以包括铝(Al)、钨(W)、铜(Cu)和/或钼(Mo)。第二栅极电极154的电阻率可以低于第一栅极电极152的电阻率。第一栅极电极152和第二栅极电极154的每个可以包括多个导电层。
第一间隔物162和第二间隔物164可以形成在栅极电极150的两侧。栅极电极150可以通过第一间隔物162和第二间隔物164而与源极/漏极区域110隔离。
在示例实施方式中，第一间隔物162可以形成在第二栅极电极154的两侧。第一间隔物162可以形成在栅极电介质层140和第一栅极电极152上。第一间隔物162的一部分可以形成在第一栅极电极152的上部上，因为第二栅极电极154的第二宽度L2小于第一栅极电极152的第一宽度L1。第二间隔物164可以形成在第一栅极电极152的两侧和第二栅极电极154的两侧。第二间隔物164可以沿着栅极电介质层140的侧壁和第一间隔物162的侧壁形成。第二间隔物164的内侧壁可以从有源区域的上表面向上延伸而不弯曲。
第一间隔物162和第二间隔物164的每个可以包括硅氧化物、硅氮化物和/或硅氮氧化物。第一间隔物162或第二间隔物164可以由低k电介质层形成以减小栅极电极150和接触插塞180之间的电容。例如，第一间隔物162和第二间隔物164可以包括聚酰亚胺、聚芳醚(PAE)、SiLKTM(由Dow Chemical引入的介电树脂)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、BLACK DIAMONDTM(SiOC:H，由应用材料(Applied Materials)引入的基于硅石的材料，其通过用–CH3基掺杂硅石获得)和/或氟掺杂的硅酸盐玻璃(FSG)。
根据本发明构思的示例实施方式，第二栅极电极154和接触插塞180之间的短路可以通过减小第二栅极电极154的第二宽度L2而减少。
接触插塞180可以形成在源极/漏极区域110上并电连接到导电线(没有在附图中示出)用于传输电信号到源极/漏极区域110。接触插塞180可以具有在第一方向上延伸的条形或者椭圆形状。
接触插塞180可以穿过层间绝缘层170并接触到源极/漏极区域110。在示例实施方式中，源极/漏极区域110的上部可以具有凹陷区域，并且接触插塞180的底部可以设置在凹陷部分中。然而，其不应被局限或限制于此。
接触插塞180的下部可以具有扩散阻挡层或硅化物层。在示例实施方式中，接触插塞180可以接触形成在源极/漏极区域110的上部上的硅化物层。接触插塞180可以包括导电材料，例如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、铝(Al)、铜(Cu)、钨(W)或钼(Mo)。
层间绝缘层170可以包括第一层间绝缘层172和第二层间绝缘层174。层间绝缘层170可以形成在基板101、源极/漏极区域110和栅极电极150上。第一层间绝缘层172的上表面可以与栅极电极150的上表面基本上共平面。
第一层间绝缘层172和第二层间绝缘层174可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。在示例实施方式中，第一层间绝缘层172可以包括低k电介质层。第一层间绝缘层172和第二层间绝缘层174可以由不同的材料形成。
图3至图6是示出根据本发明构思的示例实施方式的半导体器件的截面图。
参照图3，半导体器件100a可以包括基板101、多个鳍型有源区域105、多个源极/漏极区域110、栅极电介质层140、栅极电极150a和多个接触插塞180。半导体器件100还可以包括器件隔离区域107、第一间隔物162和第二间隔物164。
栅极电极150a可以包括第一栅极电极152和第二栅极电极154。栅极电极150a可以形成在栅极电介质层140上。
第一栅极电极152可以包括第一导电层152A和第二导电层152B。第一导电层152A可以直接形成在栅极电介质层140上。第一导电层152A可以形成在第二导电层152B之下和两侧上。在示例实施方式中，第二导电层152B的上表面可以与栅极电介质层140的最上表面基本上共平面。
第二栅极电极154可以形成在第一导电层152A和第二导电层152B上。第二栅极电极154可以具有比第一栅极电极152的宽度小的宽度。第二栅极电极154可以具有比第二导电层152B的宽度大的宽度。然而，其不应被局限或限制于此。
第一栅极电极152可以包括与第二栅极电极154不同的材料。第二导电层152B可以包括具有比第一导电层152A的电阻率小的电阻率的材料。第二栅极电极154可以包括具有比第一导电层152A和第二导电层152A中的至少一个的电阻率小的电阻率的材料。
参照图4，半导体器件100b可以包括基板101、多个鳍型有源区域105、多个源极/漏极区域110、栅极电介质层140、栅极电极150b和多个接触插塞180。半导体器件100b还可以包括器件隔离区域107、第一间隔物162和第二间隔物164。
栅极电极150b可以包括第一栅极电极152'和第二栅极电极154。栅极电极150b可以形成在栅极电介质层140上。
第一栅极电极152'可以包括第一导电层152A'和第二导电层152B'。第一导电层152A'可以直接形成在栅极电介质层140上。第一导电层152A'可以形成在第二导电层152B'之下和两侧上。在示例实施方式中，第二导电层152B'的上表面可以与栅极电介质层140的最上表面基本上共平面。
第二栅极电极154可以形成在第一导电层152A'和第二导电层152B'上。第二栅极电极154可以具有比第一栅极电极152'的宽度小的宽度。第二栅极电极154可以具有与第二导电层152B'的宽度基本上相等的宽度。第二栅极电极154可以由与第二导电层152B'基本上相同的导电材料形成。然而，其不应被局限或限制于此。
第一导电层152A'可以包括与第二导电层152B'不同的材料。第二导电层152B'和/或第二栅极电极154可以包括具有比第一导电层152A'的电阻率低的电阻率的材料。
参照图5，半导体器件100c可以包括基板101、多个鳍型有源区域105、多个源极/漏极区域110、栅极电介质层140、栅极电极150c和多个接触插塞180。半导体器件100c还可以包括器件隔离区域107、第一间隔物162a和第二间隔物164。
栅极电极150c可以包括第一栅极电极152和第二栅极电极154a。栅极电极150c可以形成在栅极电介质层140上。
在示例实施方式中，形成在第二栅极电极154a的两侧上的第一间隔物162a可以具有弯曲的内侧壁。结果，第二栅极电极154a的上部的宽度L5可以大于第二栅极电极154a的底部的宽度L6。
参照图6，半导体器件100d可以包括基板101、多个鳍型有源区域105、多个源极/漏极区域110、栅极电介质层140a、栅极电极150和多个接触插塞180。半导体器件100d还可以包括器件隔离区域107、第一间隔物162和第二间隔物164。
栅极电介质层140a可以形成在鳍型有源区域105和第一栅极电极152之间。在示例实施方式中，栅极电介质层140a的一部分可以沿着形成在第二栅极电极154的两侧上的第一间隔物162的侧壁延伸。在示例实施方式中，栅极电介质层140a的最上表面可以与第二栅极电极154的上表面基本上共平面。
图7A至图7L是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图。
参照图7A，多个沟槽TI可以形成在基板101上。沟槽TI可以限定多个鳍型有源区域105。
衬垫氧化物图案122和掩模图案124可以形成在每个鳍型有源区域105上。衬垫氧化物图案122和掩模图案124可以在形成鳍型有源区域105期间用作掩模。在示例实施方式中，可以省略衬垫氧化物图案122和掩模图案124。掩模图案124可以包括硅氧化物、硅氮化物、含碳材料、或其组合。掩模图案124可以包括多个层。
在示例实施方式中，沟槽TI可以通过采用各向异性蚀刻工艺蚀刻基板101而形成。沟槽TI可以具有高的高宽比。每个沟槽TI可以具有从其上部到下部逐渐减小的可变的宽度。因此，每个鳍型有源区域105可以具有从其下部到上部逐渐减小的可变宽度。
参照图7B，器件隔离区域107可以形成在沟槽TI中。形成器件隔离区域107可以包括在沟槽TI中形成绝缘层以及对绝缘层执行平坦化工艺。衬垫氧化物图案122和掩模图案124的至少一部分可以在平坦化工艺期间被去除。在示例实施方式中，薄的衬层可以在形成绝缘层之前形成在沟槽TI中。绝缘层可以在平坦化工艺之后凹陷以暴露鳍型有源区域105的上部。绝缘层可以通过采用衬垫氧化物图案122或掩模图案124作为蚀刻掩模的湿蚀刻工艺而凹陷。结果，鳍型有源区域105可以从器件隔离区域107的上表面突出。衬垫氧化物图案122和掩模图案124可以被去除。鳍型有源区域105的上表面可以具有自器件隔离区域107的上表面的高度H5。
参照图7C，第一牺牲层132和第二牺牲层135可以形成在鳍型有源区域105上。第一牺牲层132和第二牺牲层135可以在第二方向上延伸。在示例实施方式中，第一牺牲层132和第二牺牲层135可以通过采用掩模层136作为蚀刻掩模的蚀刻工艺形成。
第二间隔物164可以形成在第一牺牲层132和第二牺牲层135的两侧。第一牺牲层132可以包括绝缘层，第二牺牲层135可以包括导电层。然而，其不应被局限或限制于此。例如，第一牺牲层132可以包括硅氧化物层，并且第二牺牲层135可以包括多晶硅层。在示例实施方式中，第一牺牲层132和第二牺牲层135可以合并并且由单个层形成。
在示例实施方式中，第二间隔物164可以形成在第一牺牲层132、第二牺牲层135和掩模层136的两侧。形成第二间隔物164可以包括：在掩模层136以及第一牺牲层132和第二牺牲层135上以及它们的两侧形成电介质层，以及对电介质层执行各向异性蚀刻工艺以暴露掩模层136的上表面。在示例实施方式中，第二间隔物164可以由多个层形成。此时，第三间隔物166可以形成在每个鳍型有源区域105的两侧上。
参照图7D，鳍型有源区域105的某些上部可以通过采用掩模层136和第二间隔物164作为蚀刻掩模的蚀刻工艺而凹陷。蚀刻工艺可以包括干蚀刻工艺和/或湿蚀刻工艺。可以对凹陷的鳍型有源区域105的上表面执行固化工艺。凹陷的鳍型有源区域105的上表面可以与器件隔离区域107的上表面共平面。然而，其不应被局限或限制于此。在示例实施方式中，凹陷的鳍型有源区域105的上表面可以具有高于或低于器件隔离区域107的上表面的水平。
杂质掺杂工艺可以采用掩模层136和第二间隔物164作为掩模对凹陷的鳍型有源区域105执行。
参照图7E，多个源极/漏极区域110可以形成在凹陷的鳍型有源区域105上以及形成在第二间隔物164的两侧。源极/漏极区域110可以采用选择性外延生长(SEG)工艺形成。源极/漏极区域110可以包括硅锗(SiGe)。
在示例实施方式中，源极/漏极区域110可以包括分别具有不同的锗(Ge)浓度的几个外延层。某些杂质例如硼(B)可以在选择性外延生长(SEG)工艺期间或之后被掺杂在源极/漏极区域110中。源极/漏极区域110可以具有五边形形状或六边形形状。然而，其不应被局限或限制于此。例如，源极/漏极区域110可以具有圆形形状、矩形形状或其它多边形形状。
参照图7F，第一层间绝缘层172可以形成在源极/漏极区域110上。形成第一层间绝缘层172可以包括：在源极/漏极区域110上形成绝缘层以及对该绝缘层执行平坦化工艺以暴露第二牺牲层135的上表面。掩模层136可以在形成第一层间绝缘层172期间被去除。
第一层间绝缘层172可以包括硅氧化物、硅氮化物和/或硅氮氧化物。在示例实施方式中，第一层间绝缘层172可以包括低k电介质材料。
参照图7G，第一牺牲层132和第二牺牲层135可以被去除以形成第一开口E1。第一开口E1可以暴露器件隔离区域107的上表面和鳍型有源区域105。第一牺牲层132和第二牺牲层135可以采用湿蚀刻工艺和/或干蚀刻工艺去除。
参照图7H，初步栅极电介质层140P和第一初步栅极电极152P可以形成在第一开口E1中。初步栅极电介质层140P可以沿着第一开口E1的两个侧壁和底部共形地形成。初步栅极电介质层140P可以包括硅氧化物、硅氮化物和/或高k电介质材料。
第一初步栅极电极152P可以形成在初步栅极电介质层140P上。第一初步栅极电极152P可以包括金属和/或半导体材料。第一初步栅极电极152P可以包括多个层。
初步栅极电介质层140P和第一初步栅极电极152P可以采用化学机械抛光(CMP)工艺平坦化以暴露第一层间绝缘层172的上表面。
参照图7I，初步栅极电介质层140P的上部和第一初步栅极电极152P的上部可以凹陷以形成栅极电介质层140和第一栅极电极152。初步栅极电介质层140P和第一初步栅极电极152P可以采用单个蚀刻工艺或多个蚀刻工艺相对于第二间隔物164和第一层间绝缘层172选择性地凹陷。栅极电介质层140的上表面可以与第一栅极电极152的上表面共平面。然而，其不应被局限或限制于此。例如，初步栅极电介质层140P可以如图6所示没有凹陷。
第二开口E2可以在形成栅极电介质层140和第一栅极电极152之后形成。
参照图7J，第一间隔物162可以形成在第二开口E2的两个侧壁上。在示例实施方式中，第一间隔物162可以形成在栅极电介质层140以及第一栅极电极152的一部分上。
第一间隔物162可以形成在第二间隔物164的被第二开口E2暴露的侧壁上。形成第一间隔物162可以包括在栅极电介质层140、第一栅极电极152和第一层间绝缘层172上形成电介质层。形成第一间隔物162还可以包括采用各向异性蚀刻工艺蚀刻电介质层。第一间隔物162可以在截面图中具有基本上矩形的形状。在示例实施方式中，第一间隔物162a的侧壁可以具有如图5所示的弯曲形状。
参照图7K，第二栅极电极154可以形成在第二开口E2中。第二栅极电极154可以形成在第一栅极电极152上。形成第二栅极电极154可以包括在第二开口E2中以及在第一层间绝缘层172上形成导电层。形成第二栅极电极154还可以包括采用CMP工艺对导电层执行平坦化工艺以暴露第一层间绝缘层172的上表面。
在截面图中，第一栅极电极152的宽度可以与第二栅极电极154的宽度不同。
参照图7L，第二层间绝缘层174可以形成在第一层间绝缘层170和第二栅极电极154上。多个接触孔OP可以形成在第一层间绝缘层172和第二层间绝缘层174中。接触孔OP可以暴露源极/漏极区域110的上表面。源极/漏极区域110的上表面可以在形成接触孔OP期间凹陷。接触孔OP的底部可以具有沿着源极/漏极区域110的上表面的弯曲形状。接触孔OP可以由导电层填充以形成如图1所示的多个接触插塞180。硅化物层可以形成在接触插塞180和源极/漏极区域110之间。在示例实施方式中，硅化物层可以为接触插塞180的一部分。
图8A至图8C是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图。为了描述的方便，将省略与以上参照图7A至图7L描述的基本上相同的描述的某些说明。
参照图8A，第二初步栅极电极154P可以在图7I之后形成在栅极电介质层140和第一栅极电极152上。更具体地，第二初步栅极电极154P可以填充图7I所示的第二开口E2。
参照图8B，在第二方向上延伸的掩模层126可以形成在第二初步栅极电极154P上。第二初步栅极电极154P的两个侧端部可以被掩模层126暴露。掩模层126可以包括光致抗蚀剂层。然而，其不应被局限或限制于此。在截面图中，掩模层126可以具有比第一栅极电极152的宽度L1(见图1)小的宽度L7。
参照图8C，第二初步栅极电极154P的两个侧端部可以被去除以形成具有比第一栅极电极152的宽度L1小的宽度的第二栅极电极154。掩模层126可以在形成第二栅极电极154之后被去除。
在示例实施方式中，第一间隔物162可以在形成第二栅极电极154之后形成。例如，第一间隔物162可以通过填充电介质层在第二栅极电极154的两侧上而形成(参照图7K)。
可选地，第二栅极电极和第一间隔物(见图1中的162)通过氧化第二初步栅极电极154P的被图8B中的掩模层126暴露的部分而形成，例如采用氧等离子体或氧注入工艺。
图9A至图9C是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图。为了描述的方便，将省略与以上参照图7A至图7L描述的基本上相同描述的某些说明。
参照图9A，初步栅极电介质层140P、初步第一导电层152PA'和第三牺牲层138可以在图7G之后形成在第一开口E1中。
初步栅极电介质层140P和初步第一导电层152PA'可以沿着第一开口E1的两个侧壁和底部共形地形成。初步栅极电介质层140P可以包括硅氧化物、硅氮化物和/或高k材料。初步第一导电层152PA'可以包括金属和/或金属化合物。第三牺牲层138可以具有相对于初步栅极电介质层140P、初步第一导电层152PA'和第二间隔物164的蚀刻选择性。
初步栅极电介质层140P、初步第一导电层152PA'和第三牺牲层138可以采用CMP工艺平坦化以暴露第一层间绝缘层172的上表面。
参照图9B，初步栅极电介质层140P的上部和初步第一导电层152PA'的上部可以采用回蚀刻工艺凹陷以形成栅极电介质层140和第一导电层152A'。
在示例实施方式中，第三牺牲层138可以在回蚀刻工艺期间被同时凹陷。第二开口E2可以在回蚀刻工艺之后形成在栅极电介质层140和第一导电层152A'上。然而，其不应被局限或限制于此。例如，第三牺牲层138可以在回蚀刻工艺期间没有被凹陷。
参照图9C，第一间隔物162可以形成在第二开口E2的两个侧壁上。第一间隔物162的侧壁可以接触第二间隔物164的被第二开口E2暴露的侧壁。第一间隔物162的厚度可以与第二间隔物164的侧壁上的栅极电介质层140和第一导电层152A'的厚度之和基本上相同。然而，其不应被局限或限制于此。第三牺牲层138可以在形成第一间隔物162之后被去除。
再次参照图4，第二导电层152B'可以形成在第一导电层152A'上。第一栅极电极152'可以由第一导电层152A'和第二导电层152B'形成。第二栅极电极154可以形成在第一栅极电极152'上。在示例实施方式中，第二导电层152B'和第二栅极电极154可以由相同的材料同时形成。
图10A是示出根据本发明构思的示例实施方式的半导体器件的平面图。图10B是沿着图10A的线C-C'剖取的截面图。
参照图10A和图10B，半导体器件200可以包括基板201、有源区域205、第一源极/漏极区域212、第二源极/漏极区域214、栅极电介质层240、栅极电极250、第一接触插塞282和第二接触插塞284。半导体器件200还可以包括器件隔离区域207、第一间隔物262、第二间隔物264和层间绝缘层270。在X方向上延伸的有源区域205可以形成在基板201上。在Y方向上延伸的栅极电极250可以形成在有源区域205上。半导体器件200可以包括平面型晶体管。
基板201可以具有在X方向和Y方向上延伸的上表面。基板201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)和/或硅锗(SiGe)。基板101可以是块体硅晶片、外延层或者绝缘体上半导体(SeOI)基板(例如绝缘体上硅(SOI)基板)。
器件隔离区域207可以限定在基板201中的有源区域205。器件隔离区域207可以包括电介质材料，例如硅氧化物、硅氮化物或其组合。器件隔离区域207可以采用浅沟槽隔离(STI)工艺形成。
有源区域205可以在X方向上延伸并由器件隔离区域207限定。
第一源极/漏极区域212和第二源极/漏极区域214可以形成在栅极电极250的两侧且在有源区域205中。第一源极/漏极区域212和第二源极/漏极区域214可以具有抬高的结构。因此，第一源极/漏极区域212和第二源极/漏极区域214的上表面可以高于栅极电极250的底表面。
交叉有源区域205的栅极电介质层240和栅极电极250可以形成在有源区域205上。栅极电极250可以包括依次堆叠的第一栅极电极252和第二栅极电极254。栅极电介质层240可以包括绝缘层，例如硅氧化物层、硅氮氧化物层和/或硅氮化物层。
第一栅极电极252和第二栅极电极254可以在Y方向上延伸。第一栅极电极252和第二栅极电极254可以在X方向上具有不同的宽度并包括彼此不同的材料。例如，第二栅极电极254可以包括具有比第一栅极电极252的电阻率低的电阻率的材料。
第一间隔物262可以形成在第二栅极电极254的两侧。第二间隔物264可以形成在第一栅极电极252和第二栅极电极254的两侧。在示例实施方式中，第二间隔物264的内侧壁可以接触栅极电介质层240的侧壁和第一间隔物262的侧壁。第一间隔物262和第二间隔物264可以分别包括硅氧化物、硅氮化物和/或硅氮氧化物。在示例实施方式中，第一间隔物262和第二间隔物264可以分别包括多个层。
层间绝缘层270可以形成在基板201、第一源极/漏极区域212和第二源极/漏极区域214以及栅极电极250上。层间绝缘层270可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
第一接触插塞282和第二接触插塞284可以分别形成在第一源极/漏极区域212和第二源极/漏极区域214上。在示例实施方式中，第一导电线和第二导电线可以分别形成在第一接触插塞282和第二接触插塞284上。第一接触插塞282和第二接触插塞284可以包括导电材料，例如铝(Al)、铜(Cu)和/或钨(W)。
在示例实施方式中，半导体器件200可以包括具有垂直沟道区域的垂直结构的晶体管。
图11是示出根据本发明构思的示例实施方式的SRAM(静态随机存取存储器)单元的电路图。
参照图11，SRAM单元可以具有形成在电源节点Vdd和接地节点Vss之间的第一反相器和第二反相器。具有输入节点和输出节点的第一反相器可以包括第一上拉晶体管TP1和第一下拉晶体管TN1。具有输入节点和输出节点的第二反相器可以具有第二上拉晶体管TP2和第二下拉晶体管TN2。第一反相器的输入节点可以连接到第二传输晶体管TN4的源极/漏极区域以及第二反相器的输出节点。第二反相器的输入节点可以连接到第一传输晶体管TN3的源极/漏极区域以及第一反相器的输出节点。第一传输晶体管TN3的栅极电极和第二传输晶体管TN4的栅极电极可以连接到字线WL。位线BL可以连接到第一传输晶体管TN3的源极/漏极区域。位线条(bit line bar)/BL可以连接到第二传输晶体管TN4的源极/漏极区域。第一上拉晶体管TP1和第二上拉晶体管TP2可以是PMOS晶体管。第一下拉晶体管TN1和第二下拉晶体管TN2以及第一传输晶体管TN3和第二传输晶体管TN4可以是NMOS晶体管。第一上拉晶体管TP1和第二上拉晶体管TP2可以根据本发明构思的示例实施方式形成。
图12是包括根据本发明构思的示例实施方式的半导体器件的存储装置的方框图。
参照图12，根据本发明构思的示例实施方式的存储装置1000可以包括与主机通讯的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。各个存储器1020-1、1020-2和1020-3可以包括参照图1至图10B描述的根据本发明构思的示例实施方式的半导体器件中的一个。
与控制器1010通讯的主机的示例可以包括其上安装存储装置1000的各种电子设备。例如，主机可以是例如智能手机、数字照相机、桌面计算机、膝上计算机、便携式媒体播放器等。控制器1010可以接收从主机传输的数据写入或读取请求以将数据存储在存储器1020-1、1020-2和1020-3中或者产生用于从存储器1020-1、1020-2和1020-3取回数据的指令。
如图12所示，存储器1020-1、1020-2和1020-3中的至少一个或多个可以在存储装置1000中并联地连接到控制器1010。多个存储器1020-1、1020-2和1020-3可以并联地连接到控制器1010，从而可以实现具有高容量的存储装置1000诸如固态驱动器。
图13是包括根据本发明构思的示例实施方式的半导体器件的电子装置的方框图。
参照图13，根据示例实施方式的电子装置2000可以包括通讯单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通讯单元2010可以包括有线或无线通讯模块、无线互联网模块、局域通讯模块、全球定位系统(GPS)模块、移动通讯模块等。包括在通讯单元2010中的有线或无线通讯模块可以根据各种通讯标准规范连接到外部通讯网络以发送和接收数据。
输入单元2020可以是被提供为由用户控制电子装置2000的操作的模块，并可以包括机械开关、触摸屏和语音识别模块等。此外，输入单元2020可以包括以轨迹球或激光指针方式操作的鼠标或手指鼠标装置。除了这些之外，输入单元2020还可以包括各种传感器模块以允许用户向其输入数据。
输出单元2030可以以声音或图像的形式输出电子装置2000中处理的信息，并且存储器2040可以存储用于处理器2050的处理和控制的程序。存储器2040可以包括参照图1至图10B描述的根据本发明构思的各种示例实施方式的至少一个半导体器件。处理器2050可以根据所要求的操作发送指令到存储器2040从而存储或取回数据。
存储器2040可以被嵌入在电子装置2000中以与处理器2050通讯或者通过单独的接口与处理器2050通讯。在存储器2040通过单独的接口与处理器2050通讯的情况下，处理器2050可以通过各种接口标准(诸如SD、SDHC、SDXC、MICRO SD、USB等)存储或取回数据。
处理器2050可以控制包括在电子装置2000中的各部件的操作。处理器2050可以进行与语音通讯、视频电话、数据通讯等相关的控制和处理，或者可以进行用于多媒体再现和管理的控制和处理。此外，处理器2050可以处理由用户通过输入单元2020传输的输入，并可以通过输出单元2030输出其结果。此外，处理器2050可以将控制如上所述的电子装置2000的操作所需的数据存储在存储器2040中，或者从存储器2040取回数据。
图14是包括根据本发明构思的示例实施方式的半导体器件的系统的方框图。
参照图14，系统3000可以包括控制器3100、输入/输出装置3200、存储器3300和接口3400。系统3000可以是发送或接收信息的移动系统。移动系统的示例可以包括PDA、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器和存储卡。
控制器3100可以执行程序并控制系统3000。控制器3100可以是微处理器、数字信号处理器、微控制器或与其类似的装置。
输入/输出装置3200可以用于输入数据到系统3000或者从系统3000输出数据。系统3000可以连接到外部装置例如个人计算机或网络，并可以与外部装置交换数据。输入/输出装置3200可以为键区、键盘或显示装置。
存储器3300可以存储用于操作控制器3100的代码和/或数据，和/或存储已经被控制器3100处理的数据。存储器3300可以包括根据本发明构思的示例实施方式之一的半导体器件。
接口3400可以是系统3000和外部装置之间的数据传输通道。控制器3100、输入/输出装置3200、存储器3300和接口3400可以通过总线3500彼此通讯。
控制器3100和存储器3300中的至少一个可以包括参照图1至图10B描述的半导体器件中的至少一个。
上面公开的主题将被认为是说明性的而不是限制性的，权利要求书旨在涵盖落入本发明构思的实际精神和范围内的所有这样的修改、增强和其它的实施方式。根据示例实施方式的每个器件或方法内的特征或方面的描述应当通常被认为可用于根据示例实施方式的其它装置或方法中的其它类似的特征或方面。因此，本发明构思的范围由权利要求书及其等同物的最宽可允许解释来确定，而不应受到以上详细描述的局限或限制。
本专利申请要求于2015年9月16日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0131151号的优先权，其内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板；
有源区域，在所述基板上在第一方向上延伸；
第一栅极电极，在所述基板上，所述第一栅极电极跨过所述有源区域并在第二方向上延伸，所述第一栅极电极在所述第一方向上具有第一宽度；以及
第二栅极电极，在所述第一栅极电极上，所述第二栅极电极在所述第二方向上延伸，
所述第二栅极电极在所述第一方向上具有第二宽度，所述第二宽度小于所述第一宽度。
2.如权利要求1所述的半导体器件，其中所述第一栅极电极包括与所述第二栅极电极不同的材料。
3.如权利要求1所述的半导体器件，其中所述第二栅极电极包括具有比所述第一栅极电极的电阻率小的电阻率的材料。
4.如权利要求1所述的半导体器件，还包括：
在所述第一栅极电极上的第一间隔物，其中
所述第一间隔物位于所述第二栅极电极的两侧。
5.如权利要求1所述的半导体器件，还包括：
覆盖所述第一栅极电极的两侧的栅极电介质层，其中所述第一栅极电极的底部在所述栅极电介质层上。
6.如权利要求5所述的半导体器件，其中所述栅极电介质层的最上表面在所述第二栅极电极下面。
7.如权利要求5所述的半导体器件，还包括：
在所述第一栅极电极的上表面上的第一间隔物；和
在所述基板上的第二间隔物，其中
所述第一间隔物位于所述第二栅极电极的两侧且在所述第二间隔物和所述第二栅极电极之间，
所述栅极电介质层的一部分在所述第二间隔物和所述第一栅极电极之间，并且，
所述栅极电介质层的最上表面接触所述第一间隔物的底部。
8.如权利要求1所述的半导体器件，其中
所述第一栅极电极包括第一导电层和第二导电层，
所述第一导电层包括第一部分和第二部分，
所述第一部分平行于所述基板的上表面延伸，并且
所述第二部分从所述基板的上表面在垂直的方向上延伸。
9.如权利要求8所述的半导体器件，其中所述第一导电层和所述第二导电层中的至少一个具有在一方向上延伸的线形。
10.如权利要求8所述的半导体器件，其中所述第二栅极电极包括与所述第一导电层和所述第二导电层中的至少一个基本上相同的材料。
11.如权利要求1所述的半导体器件，还包括：
源极/漏极区域，在所述有源区域上且在所述第一栅极电极和所述第二栅极电极的两侧，所述源极/漏极区域包括硅锗外延层；和
接触插塞，在所述源极/漏极区域上。
12.如权利要求1所述的半导体器件，其中所述有源区域包括鳍型有源区域。
13.一种半导体器件，包括：
基板，具有有源区域；
第一栅极电极，在所述有源区域上；
栅极电介质层，在所述有源区域和所述第一栅极电极之间，所述栅极电介质层的一部分沿着所述第一栅极电极的侧壁延伸；
第二栅极电极，在所述第一栅极电极上；以及
第一间隔物，位于所述第二栅极电极的侧壁处，所述第一间隔物在所述第一栅极电极的上部上。
14.如权利要求13所述的半导体器件，其中所述第一间隔物的底表面接触所述栅极电介质层的上表面。
15.如权利要求13所述的半导体器件，还包括：
第二间隔物，在所述基板上且在所述第一间隔物的侧壁处，其中
所述第二间隔物的下部接触所述栅极电介质层的侧壁，
所述第一栅极电极具有第一宽度，并且
所述第二栅极电极具有小于所述第一宽度的第二宽度。
16.一种半导体器件，包括：
基板；
有源区域，在所述基板上在第一方向上延伸，所述有源区域形成在所述基板上并由形成在所述基板上的沟槽限定；
第一栅极电极，在所述有源区域上，所述第一栅极电极在与所述第一方向相交的第二方向上延伸；
栅极电介质层，在所述第一栅极电极和所述有源区域之间；
第一间隔物，包括两个第一间隔物结构，所述两个第一间隔物结构在所述第一栅极电极的上表面之上且在所述第一方向上彼此分隔开；以及
第二栅极电极，在所述第一栅极电极上且在所述两个第一间隔物结构之间。
17.如权利要求16所述的半导体器件，还包括：
在所述有源区域上的第二间隔物，其中
所述第二间隔物包括在所述第一方向上彼此分隔开的两个第二间隔物结构，并且
所述第一间隔物结构、所述栅极电介质层、所述第一栅极电极和所述第二栅极电极在所述两个第二间隔物结构之间。
18.如权利要求17所述的半导体器件，其中所述第一间隔物的介电常数小于所述第二间隔物的介电常数。
19.如权利要求16所述的半导体器件，其中
所述两个第一间隔物结构与所述栅极电介质层的上表面直接接触，或者
所述两个第一间隔物结构与所述栅极电介质层的侧表面直接接触。
20.如权利要求16所述的半导体器件，其中所述有源区域包括鳍型有源区域。
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