KR102618493B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 장치는 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역에 형성된 하나의 제1 활성 핀, 상기 하나의 제1 활성 핀과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극 양측의 상기 하나의 제1 활성 핀에 형성된 제1 리세스와 상기 제1 리세스에 배치된 하나의 제1 소스/드레인층을 포함하는 제1 트랜지스터; 및 상기 제2 영역에 형성된 복수의 제2 활성 핀들, 상기 복수의 제2 활성 핀들과 교차하는 제2 게이트 전극, 상기 제2 게이트 전극 양측의 상기 복수의 제2 활성 핀들에 형성된 제2 리세스들과 상기 제2 리세스들에 배치된 복수의 제2 소스/드레인층들을 포함하는 제2 트랜지스터;를 포함한다. 여기서, 상기 하나의 제1 활성 핀 및 상기 복수의 제2 활성 핀들은 서로 동일한 도전형을 가지고, 상기 제1 리세스의 깊이는 상기 제2 리세스들의 깊이보다 작을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀펫(FinFET)을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 우수한 성능을 가지는 반도체 장치를 제공하는 것이다.
예시적인 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역에 형성된 하나의 제1 활성 핀, 상기 하나의 제1 활성 핀과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극 양측의 상기 하나의 제1 활성 핀에 형성된 제1 리세스와 상기 제1 리세스에 배치된 하나의 제1 소스/드레인층을 포함하는 제1 트랜지스터; 및 상기 제2 영역에 형성된 복수의 제2 활성 핀들, 상기 복수의 제2 활성 핀들과 교차하는 제2 게이트 전극, 상기 제2 게이트 전극 양측의 상기 복수의 제2 활성 핀들에 형성된 제2 리세스들과 상기 제2 리세스들에 배치된 복수의 제2 소스/드레인층들을 포함하는 제2 트랜지스터;를 포함한다. 여기서, 상기 하나의 제1 활성 핀 및 상기 복수의 제2 활성 핀들은 서로 동일한 도전형을 가지고, 상기 제1 리세스의 깊이는 상기 제2 리세스들의 깊이보다 작을 수 있다.
예시적인 실시예에 따른 반도체 장치는, 제1 영역, 제2 영역 및 제3 영역을 가지는 기판; 상기 제1 영역에 배치되고, 상기 기판으로부터 돌출된 1개의 제1 활성 핀, 상기 제1 활성 핀과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극 양측의 상기 제1 활성 핀 상에 배치된 제1 소스/드레인층을 포함하는 제1 핀형 트랜지스터; 상기 제2 영역에 배치되고, 상기 기판으로부터 돌출되고 나란히 연장되는 2개의 제2 활성 핀들, 상기 제2 활성 핀들과 교차하는 제2 게이트 전극, 상기 제2 게이트 전극 양측의 상기 제2 활성 핀들 상에 배치된 제2 소스/드레인층들을 포함하는 제2 핀형 트랜지스터; 및 상기 제3 영역에 배치되고, 상기 기판으로부터 돌출되고 나란히 연장되는 3개의 제3 활성 핀들, 상기 제3 활성 핀들과 교차하는 제3 게이트 전극, 상기 제3 게이트 전극 양측의 상기 제3 활성 핀들 상에 배치된 제3 소스/드레인층들을 포함하는 제3 핀형 트랜지스터;를 포함한다. 여기서, 상기 제1 소스/드레인층, 상기 제2 소스/드레인층들 및 상기 제3 소스/드레인층들은 동일한 반도체 물질 및 동일한 도펀트를 포함하고, 상기 제1 소스/드레인층의 바닥면은 상기 제2 소스/드레인층들의 바닥면들 및 상기 제3 소스/드레인층들의 바닥면들 중 적어도 하나보다 더 높은 레벨에 위치할 수 있다.
예시적인 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 가지는 기판; 상기 제1 영역에 형성된 하나의 제1 활성 핀, 하나의 상기 제1 활성 핀과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극 양측의 상기 제1 활성 핀에 형성된 제1 리세스와 상기 제1 리세스 내에 배치된 제1 소스/드레인층을 포함하는 제1 트랜지스터; 상기 제1 영역에 형성되고 상기 제1 활성 핀과 다른 도전형을 가지는 하나의 제2 활성 핀, 하나의 상기 제2 활성 핀과 교차하는 제2 게이트 전극, 상기 제2 게이트 전극 양측의 상기 제2 활성 핀에 형성된 제2 리세스와 상기 제2 리세스 내에 배치된 제2 소스/드레인층을 포함하는 제2 트랜지스터; 상기 제2 영역에 형성된 복수의 제3 활성 핀들, 상기 복수의 제3 활성 핀들과 교차하는 제3 게이트 전극, 상기 제3 게이트 전극 양측의 상기 제3 활성 핀들에 형성된 제3 리세스들과 상기 제3 리세스들 내에 배치된 제3 소스/드레인층들을 포함하는 제3 트랜지스터; 및 상기 제2 영역에 형성되고 상기 복수의 제3 활성 핀들과 다른 도전형을 가지는 복수의 제4 활성 핀들, 상기 복수의 제4 활성 핀들과 교차하는 제4 게이트 전극, 상기 제4 게이트 전극 양측의 상기 제4 활성 핀들에 형성된 제4 리세스들과 상기 제4 리세스들 내에 배치된 제4 소스/드레인층들을 포함하는 제4 트랜지스터;를 포함한다. 여기서, 상기 제1 리세스의 깊이는 상기 제3 리세스들의 깊이보다 작고, 상기 제2 리세스의 깊이는 상기 제4 리세스들의 깊이보다 작고, 상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 작을 수 있다.
본 발명의 실시예들에 의하면, 싱글 핀 트랜지스터에서 단채널 효과(Short Channel Effect)를 완화하고, 문턱전압 변화를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 2 내지 도 10은 도 1의 반도체 장치를 나타내는 단면도들이다.
도 11 및 도 12는 예시적인 실시예들에 따른 반도체 장치를 도시하는 다이어그램들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 1을 참조하면, 예시적인 실시예에 따른 반도체 장치(1)는 제1 트랜지스터(TN1), 제2 트랜지스터(TN2), 제3 트랜지스터(TN3), 제4 트랜지스터(TP1), 제5 트랜지스터(TP2), 및 제6 트랜지스터(TP3)를 포함한다.
제1 트랜지스터(TN1) 및 제4 트랜지스터(TP1)은 제1 영역(R1)에 배치되고, 제2 트랜지스터(TN2) 및 제5 트랜지스터(TP2)은 제2 영역(R2)에 배치되고, 제3 트랜지스터(TN3) 및 제6 트랜지스터(TP3)는 제3 영역(R3)에 배치될 수 있다.
제1 영역 내지 제3 영역(R1, R2, R3)은 요구되는 트랜지스터의 전류량이 서로 다른 영역일 수 있다. 예를 들어, 제1 영역 내지 제3 영역(R1, R2, R3) 중에 제1 영역(R1)에서 요구되는 전류량이 가장 적고, 제3 영역(R3)에서 요구되는 전류량이 가장 클 수 있다.
제1 트랜지스터(TN1)는 하나의 제1 활성 핀(AN1) 및 제1 활성 핀(AN1)과 교차하는 제1 게이트 전극(GN1)을 포함한다. 제1 활성 핀(AN1)은 제1 방향(D1)으로 연장되고, 제1 게이트 전극(GN1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 제1 방향(D1)과 제2 방향(D2)는 수직으로 교차할 수 있다.
제2 트랜지스터(TN2)는 제2 방향(D2)에서 소정의 간격으로 배열된 두 개의 제2 활성 핀들(AN2) 및 제2 활성 핀들(AN2)과 교차하는 제2 게이트 전극(GN2)을 포함한다. 제2 활성 핀들(AN2)은 제1 방향(D1)으로 나란히 연장되고, 제2 게이트 전극(GN2)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제3 트랜지스터(TN3)는 제2 방향(D2)에서 소정의 간격으로 배열된 세 개의 제3 활성 핀들(AN3) 및 제3 활성 핀들(AN3)과 교차하는 제3 게이트 전극(GN3)을 포함한다. 제3 활성 핀들(AN3)은 제1 방향(D1)으로 나란히 연장되고, 제3 게이트 전극(GN3)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제4 트랜지스터(TP1)는 하나의 제4 활성 핀(AP1) 및 제4 활성 핀(AP1)과 교차하는 제4 게이트 전극(GP1)을 포함한다. 제4 활성 핀(AP1)은 제1 방향(D1)으로 연장되고, 제1 게이트 전극(GP1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제5 트랜지스터(TP2)는 제2 방향(D2)에서 소정의 간격으로 배열된 두 개의 제5 활성 핀들(AP2) 및 제5 활성 핀들(AP2)과 교차하는 제5 게이트 전극(GP2)을 포함한다. 제5 활성 핀들(AP2)은 제1 방향(D1)으로 나란히 연장되고, 제5 게이트 전극(GP2)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제6 트랜지스터(TP3)는 제2 방향(D2)에서 소정의 간격으로 배열된 세 개의 제6 활성 핀들(AP3) 및 제6 활성 핀들(AP3)과 교차하는 제6 게이트 전극(GP3)을 포함한다. 제6 활성 핀들(AP3)은 제1 방향(D1)으로 나란히 연장되고, 제6 게이트 전극(GP3)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
일 실시예에서, 제1 내지 제3 활성 핀(AN1, AN2, AN3)이 연장되는 방향 및 제1 내지 제3 게이트 전극(GN1, GN2, GN3)이 연장되는 방향은 도시된 바와 다를 수 있다. 제4 내지 제6 활성 핀(AP1, AP2, AP3)이 연장되는 방향 및 제4 내지 제6 게이트 전극(GP1, GP2, GP3)이 연장되는 방향은 도시된 바와 다를 수 있다.
도 2 및 도 3은 도 1의 반도체 장치를 절단선 I-I'을 따라서 절단한 단면도들이다.
도 2 및 도 3을 참조하면, 반도체 장치(1)는, 기판(100) 상에 형성된 제1, 제2 및 제3 트랜지스터들(TN1, TN2, TN3)을 포함할 수 있다. 제1, 제2 및 제3 트랜지스터들(TN1, TN2, TN3)은 N형 핀(fin)형 전계 효과 트랜지스터, 즉 N형 핀펫(FinFET)일 수 있다.
반도체 장치(1)는, 제1, 제2 및 제3 활성 핀들(AN1, AN2, AN3), 제1, 제2 및 제3 소스/드레인층들(SD1, SD2, SD3), 제1, 제2 및 제3 게이트 전극(GN1, GN2, GN3) 및 게이트 유전층(GI)을 포함할 수 있다. 반도체 장치(1)는, 계면 절연층(IL), 스페이서(GS), 게이트 캡핑층(GC), 식각 정지층(125) 및 층간 절연층(130)을 더 포함할 수 있다.
기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 단결정 실리콘 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
제1, 제2 및 제3 활성 핀들(AN1, AN2, AN3)은 기판(100)으로부터 돌출될 수 있다. 제1, 제2 및 제3 P형 활성 핀들(AN1, AN2, AN3)은 제1 방향(D1)으로 연장된다. 제1, 제2 및 제3 P형 활성 핀들(AN1, AN2, AN3)은 기판(100)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 제1, 제2 및 제3 P형 활성 핀들(AN1, AN2 AN3)은 P형 도펀트를 포함할 수 있다.
제1 소스/드레인층들(SD1)은 제1 게이트 전극(GN1)의 양측에서, 제1 활성 핀(AN1) 상에 배치될 수 있다. 제1 소스/드레인층들(SD1)은 제1 게이트 전극(GN1)의 양측에서, 제1 활성 핀(AN1)의 일부가 제거된 제1 리세스(RS1) 상에 배치될 수 있다. 제1 소스/드레인층들(SD1)은 제1 리세스(RS1)로부터 성장될 수 있다. 제1 소스/드레인층들(SD1)의 상단부는 제1 활성 핀(AN1)의 상면보다 높게 위치할 수 있다.
제2 소스/드레인층들(SD2)은 제2 게이트 전극(GN2)의 양측에서, 제2 활성 핀(AN2) 상에 배치될 수 있다. 제2 소스/드레인층들(SD2)은 제2 게이트 전극(GN2)의 양측에서, 제2 활성 핀(AN2)의 일부가 제거된 제2 리세스(RS2) 상에 배치될 수 있다. 제2 소스/드레인층들(SD2)은 제2 리세스(RS2)로부터 성장될 수 있다. 제2 소스/드레인층들(SD2)의 상단부는 제2 활성 핀(AN2)의 상면보다 높게 위치할 수 있다.
제3 소스/드레인층들(SD3)은 제3 게이트 전극(GN3)의 양측에서, 제3 활성 핀(AN3) 상에 배치될 수 있다. 제3 소스/드레인층들(SD3)은 제3 게이트 전극(GN3)의 양측에서, 제3 활성 핀(AN3)의 일부가 제거된 제3 리세스(RS3) 상에 배치될 수 있다. 제3 소스/드레인층들(SD3)은 제3 리세스(RS3)로부터 성장될 수 있다. 제3 소스/드레인층들(SD3)의 상단부는 제3 활성 핀(AN3)의 상면보다 높게 위치할 수 있다.
제1 리세스(RS1)의 깊이(RN1)은 제2 리세스(RS2)의 깊이(RN2)보다 얕을 수 있다. 제1 소스/드레인층들(SD1)의 높이(HN1)은 제2 소스/드레인층들(SD2)의 높이(HN2)보다 낮을 수 있다. 제1 리세스(RS1)의 깊이(RN1)은 제3 리세스(RS3)의 깊이(RN3)보다 얕을 수 있다. 제1 소스/드레인층들(SD1)의 높이(HN1)은 제3 소스/드레인층들(SD3)의 높이(HN3)보다 낮을 수 있다. 제2 리세스(RS2)의 깊이(RN2)은 제3 리세스(RS3)의 깊이(RN3)와 동일할 수 있다. 제2 소스/드레인층들(SD2)의 높이(HN2)은 제3 소스/드레인층들(SD3)의 높이(HN3)와 동일할 수 있다.
제1 내지 제3 소스/드레인층들(SD1, SD2, SD3)은 채널 영역에 인장성 스트레인을 유발하는 물질을 포함할 수 있다. 기판(100)이 실리콘 기판인 경우, 제1 내지 제3 소스/드레인층들(SD1, SD2, SD3)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 제1 내지 제3 소스/드레인층들(SD1, SD2, SD3)은 N형 도펀트를 포함할 수 있다.
게이트 절연층(GI)은 제1 내지 제3 활성 핀들(AN1, AN2, AN3)과 제1 내지 제3 게이트 전극(GN1, GN2, GN3) 사이 및 스페이서(GS)와 제1 내지 제3 게이트 전극(GN1, GN2, GN3) 사이에 배치될 수 있다.
게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
계면 절연층(IL)은 제1 내지 제3 활성 핀들(AN1, AN2 AN3)과 게이트 절연층(GI) 사이에 배치될 수 있다.
제1 내지 제3 게이트 전극(GN1, GN2, GN3)은 게이트 절연층(GI) 상에 적층된 여러 개의 층들로 이루어질 수 있다. 여러 개의 층들 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다. 제1 내지 제3 게이트 전극(GN1, GN2, GN3)은 예를 들어, TiN, TaN, WN, WCN, TiAl, TiAlC, TiAlN, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo), 도핑된(doped) 폴리실리콘 또는 이들의 조합을 포함할 수 있다.
스페이서(GS)는 제1 내지 제3 게이트 전극(GN1, GN2, GN3)의 측벽들 상에 배치될 수 있다. 스페이서(GS)는 제1 내지 제3 소스/드레인층들(SD1, SD2, SD3)의 일부 영역과 접촉할 수 있다. 스페이서(GS)는 단일 층 또는 여러 층들로 이루어질 수도 있다. 스페이서(GS)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율(low-k) 물질 또는 이들의 조합으로 이루어질 수 있다. 상기 저유전율(low-k) 물질은 실리콘 산화물(SiO2)보다 낮은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 저유전율(low-k) 물질은 SiCN, SiOC, SiON, SiOCN 등을 포함할 수 있다.
식각 정지층(125)은 제1 내지 제3 소스/드레인층들(SD1, SD2, SD3) 및 스페이서(GS)를 덮을 수 있다. 층간 절연층(130)은 식각 정지층(125) 상에 배치될 수 있다. 식각 정지층(125)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 층간 절연층(130)은 실리콘 산화막을 포함할 수 있다
게이트 캡핑층(GC)은 제1 내지 제3 게이트 전극(GN1, GN2, GN3) 상에 배치될 수 있다. 게이트 캡핑층(GC)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 4는 도 1의 반도체 장치를 절단선 II-II', III-III' 및 IV-IV'을 따라서 절단한 단면도들을 나타낸다.
제1 영역(R1)에는 제1 활성 핀(AN1) 및 제1 소스/드레인층(SN1)이 배치되고, 제2 영역(R2)에는 제2 방향(D2)을 따라 소정의 간격으로 배열된 두 개의 제2 활성 핀들(AN2) 및 두 개의 제2 소스/드레인층들(SN2)이 배치되고, 제3 영역(R3)에는 제2 방향(D2)을 따라 소정의 간격으로 배열된 세 개의 제3 활성 핀들(AN3) 및 세 개의 제3 소스/드레인층들(SN3)이 배치될 수 있다.
제1, 제2 및 제3 활성 핀들(AN1, AN2 AN3)은 기판(100)으로부터 돌출될 수 있다. 제1, 제2 및 제3 활성 핀들(AN1, AN2 AN3) 사이에 소자 분리층(ST)이 배치되고, 제1, 제2 및 제3 활성 핀들(AN1, AN2 AN3)은 소자 분리층(ST) 상으로 돌출될 수 있다. 제1, 제2 및 제3 활성 핀들(AN1, AN2 AN3)은 기판(100)으로 갈수록 제2 방향(D2)으로의 폭이 증가하는 형태를 가질 수 있다. 소자 분리층(ST)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그들의 조합을 포함할 수 있다.
제1 소스/드레인층(SN1)은 제1 활성 핀(AN1)의 제1 리세스(RS1)에 배치되고, 제2 방향(D2)에서 최대 폭인 제1 폭(WN1)을 가진다.
두 개의 제2 소스/드레인층들(SN2)은 제2 활성 핀들(AN2) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제2 N형 소스/드레인층들(SN2)은 제2 방향(D2)에서 최대 폭인 제2 폭(WN2)을 가지고, 제2 폭(WN2)을 가지는 위치에서 서로 연결될 수 있다. 서로 연결된 제2 N형 소스/드레인층들(SN2)과 소자 분리막(ST) 사이에 에어갭(AG)이 형성될 수 있다. 이와 달리, 일 실시예에서, 두 개의 제2 소스/드레인층들(SN2)는 서로 연결되지 않을 수 있다. 이 경우 에어갭(AG)은 형성되지 않는다.
세 개의 제3 소스/드레인층들(SN3)은 제3 활성 핀들(AN3) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제3 소스/드레인층들(SN3)은 제2 방향(D2)에서 최대 폭인 제3 폭(WN3)을 가지고, 제3 폭(WN3)을 가지는 위치에서 서로 연결될 수 있다. 서로 연결된 제3 소스/드레인층들(SN3)과 소자 분리막(ST) 사이에 에어갭(AG)이 형성될 수 있다. 이와 달리, 일 실시예에서, 두 개의 제2 소스/드레인층들(SN2)는 서로 연결되지 않을 수 있다. 이 경우 에어갭(AG)은 형성되지 않는다.
제1 소스/드레인층(SN1)의 제1 폭(WN1)은 제2 소스/드레인층들(SN2)의 제2 폭(WN2)보다 작을 수 있다. 제1 소스/드레인층(SN1)의 제1 폭(WN1)은 제3 소스/드레인층들(SN3)의 제3 폭(WN3)보다 작을 수 있다. 제2 소스/드레인층들(SN2)의 제2 폭(WN2)과 제3 소스/드레인층들(SN3)의 제3 폭(WN3)은 동일할 수 있다.
도 5 및 도 6은 도 1의 반도체 장치를 절단선 V-V'을 따라서 절단한 단면도들이다.
도 5 및 도 6을 참조하면, 반도체 장치(1)는, 기판(100) 상에 형성된 제4, 제5 및 제6 트랜지스터들(TP1, TP2, TP3)을 포함할 수 있다. 제4, 제5 및 제6 트랜지스터들(TP1, TP2, TP3)은 P형 핀(fin)형 전계 효과 트랜지스터, 즉 P형 핀펫(FinFET)일 수 있다.
반도체 장치(1)는, 제4, 제5 및 제6 활성 핀들(AP1, AP2, AP3), 제4, 제4 및 제4 소스/드레인층들(SD1, SD2, SD3), 제4, 제5 및 제6 게이트 전극(GP1, GP2, GP3) 및 게이트 유전층(GI)을 포함할 수 있다. 반도체 장치(1)는, 계면 절연층(IL), 스페이서(GS), 게이트 캡핑층(GC), 식각 정지층(125) 및 층간 절연층(130)을 더 포함할 수 있다.
제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 기판(100)으로부터 돌출될 수 있다. 제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 제1 방향(D1)으로 연장될 수 있다. 제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 기판(100)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다.
제4 소스/드레인층들(SG1)은 제4 게이트 전극(GP1)의 양측에서, 제4 활성 핀(AP1) 상에 배치될 수 있다. 제4 소스/드레인층들(SG1)은 제4 게이트 전극(GP1)의 양측에서, 제4 활성 핀(AP1)의 일부가 제거된 제4 리세스(RS4) 상에 배치될 수 있다. 제4 소스/드레인층들(SG1)은 제4 리세스(RS4)로부터 성장될 수 있다. 제4 소스/드레인층들(SG1)의 상단부는 제4 활성 핀(AP1)의 상면보다 높게 위치할 수 있다.
제5 소스/드레인층들(SG2)은 제5 게이트 전극(GP2)의 양측에서, 제5 활성 핀(AP2) 상에 배치될 수 있다. 제5 소스/드레인층들(SG2)은 제5 게이트 전극(GP2)의 양측에서, 제5 활성 핀(AP2)의 일부가 제거된 제5 리세스(RS5) 상에 배치될 수 있다. 제5 소스/드레인층들(SG2)은 제5 리세스(RS5)로부터 성장될 수 있다. 제2 P형 소스/드레인층들(SG2)의 상단부는 제2 N형 활성 핀(AP2)의 상면보다 높게 위치할 수 있다.
제6 소스/드레인층들(SG3)은 제6 게이트 전극(GP3)의 양측에서, 제6 활성 핀(AP3) 상에 배치될 수 있다. 제6 소스/드레인층들(SG3)은 제6 게이트 전극(GP3)의 양측에서, 제6 활성 핀(AP3)의 일부가 제거된 제6 리세스(RS6)에 배치될 수 있다. 제6 소스/드레인층들(SG3)은 제6 리세스(RS6)로부터 성장될 수 있다. 제6 소스/드레인층들(SG3)의 상단부는 제6 활성 핀(AP3)의 상면보다 높게 위치할 수 있다.
제4 리세스(RS4)의 깊이(RP1)은 제5 리세스(RS5)의 깊이(RP2)보다 얕을 수 있다. 제4 소스/드레인층들(SG1)의 높이(HP1)은 제5 소스/드레인층들(SG2)의 높이(HP2)보다 낮을 수 있다. 제4 리세스(RS4)의 깊이(RP1)은 제6 리세스(RS6)의 깊이(RP3)보다 얕을 수 있다. 제4 소스/드레인층들(SG1)의 높이(HP1)은 제6 소스/드레인층들(SG3)의 높이(HP3)보다 낮을 수 있다. 제5 리세스(RS5)의 깊이(RP2)은 제6 리세스(RS6)의 깊이(RP3)와 동일할 수 있다. 제5 소스/드레인층들(SG2)의 높이(HP2)은 제6 소스/드레인층들(SG3)의 높이(HP3)와 동일할 수 있다.
제4 내지 제6 소스/드레인층들(SG1, SG2, SG3)은 채널 영역에 압축성 스트레인을 유발하는 물질을 포함할 수 있다. 기판(100)이 실리콘 기판인 경우, 제4 내지 제6 소스/드레인층들(SG1, SG2, SG3)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 제4 내지 제6 소스/드레인층들(SG1, SG2, SG3)은 P형 도펀트를 포함할 수 있다.
게이트 절연층(GI)은 제4 내지 제6 활성 핀들(AP1, AP2, AP3)과 제4 내지 제6 게이트 전극(GP1, GP2, GP3) 사이 및 스페이서(GS)와 제4 내지 제6 게이트 전극(GP1, GP2, GP3) 사이에 배치될 수 있다.
게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
계면 절연층(IL)은 제4 내지 제6 활성 핀들(AP1, AP2, AP3)과 게이트 절연층(GI) 사이에 배치될 수 있다.
제4 내지 제6 게이트 전극(GP1, GP2, GP3)은 게이트 절연층(GI) 상에 적층된 여러 개의 층들로 이루어질 수 있다. 여러 개의 층들 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다. 제4 내지 제6 게이트 전극(GP1, GP2, GP3)은 예를 들어, TiN, TaN, WN, WCN, TiAl, TiAlC, TiAlN, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo), 도핑된(doped) 폴리실리콘 또는 이들의 조합을 포함할 수 있다.
스페이서(GS)는 제4 내지 제6 게이트 전극(GP1, GP2, GP3)의 측벽들 상에 배치될 수 있다. 스페이서(GS)는 제4 내지 제6 소스/드레인층들(SG1, SG2, SG3)의 일부 영역과 접촉할 수 있다. 스페이서(GS)는 단일 층 또는 여러 층들로 이루어질 수도 있다. 상기 저유전율(low-k) 물질은 실리콘 산화물(SiO2)보다 낮은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
식각 정지층(125)은 제4 내지 제6 소스/드레인층들(SG1, SG2, SG3) 및 스페이서(GS)를 덮을 수 있다. 층간 절연층(130)은 식각 정지층(125) 상에 배치될 수 있다.
게이트 캡핑층(GC)은 제4 내지 제6 게이트 전극(GP1, GP2, GP3) 상에 배치될 수 있다.
도 6은 도 1의 반도체 장치를 절단선 VI-VI', VII-VII' 및 VIII-VIII'을 따라서 절단한 단면도들을 나타낸다.
제1 영역(R1)에는 제4 활성 핀(AP1) 및 제4 소스/드레인층(SP1)이 배치되고, 제2 영역(R2)에는 제2 방향(D2)을 따라 소정의 간격으로 배열된 두 개의 제5 활성 핀들(AP2) 및 두 개의 제5 소스/드레인층들(SP2)이 배치되고, 제3 영역(R3)에는 제2 방향(D2)을 따라 소정의 간격으로 배열된 세 개의 제6 활성 핀들(AP3) 및 세 개의 제6 소스/드레인층들(SP3)이 배치될 수 있다.
제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 기판(100)으로부터 돌출될 수 있다. 제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3) 사이에 소자 분리층(ST)이 배치되고, 제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 소자 분리층(ST) 상으로 돌출될 수 있다. 제4, 제5 및 제6 활성 핀들(AP1, AP2 AP3)은 기판(100)으로 갈수록 제2 방향(D2)으로의 폭이 증가하는 형태를 가질 수 있다. 소자 분리층(ST)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그들의 조합을 포함할 수 있다.
제4 소스/드레인층(SP1)은 제4 활성 핀들(AP1)의 제4 리세스(RS4)에 배치되고, 제2 방향(D2)에서 최대 폭인 제4 폭(WP1)을 가진다.
두 개의 제5 소스/드레인층들(SP2)은 두 개의 제5 활성 핀들(AP2) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제5 소스/드레인층들(SP2)은 제2 방향(D2)에서 최대 폭인 제5 폭(WP2)을 가지고, 제2 폭(WP2)을 가지는 위치에서 서로 연결될 수 있다. 서로 연결된 제5 소스/드레인층들(SP2)과 소자 분리막(ST) 사이에 에어갭(AG)이 형성될 수 있다.
세 개의 제6 소스/드레인층들(SP3)은 세 개의 제6 활성 핀들(AP3) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 제6 소스/드레인층들(SP3)은 제2 방향(D2)에서 최대 폭인 제6 폭(WP3)을 가지고, 제3 폭(WP3)을 가지는 위치에서 서로 연결될 수 있다. 서로 연결된 제6 소스/드레인층들(SP3)과 소자 분리막(ST) 사이에 에어갭(AG)이 형성될 수 있다.
제4 소스/드레인층(SP1)의 제4 폭(WP1)은 제5 소스/드레인층들(SP2)의 제5 폭(WP2)보다 작을 수 있다. 제4 소스/드레인층(SP1)의 제4 폭(WP1)은 제6 소스/드레인층들(SP3)의 제6 폭(WP3)보다 작을 수 있다. 제5 소스/드레인층들(SP2)의 제5 폭(WP2)과 제6 소스/드레인층들(SP3)의 제6 폭(WP3)은 동일할 수 있다.
상술한 반도체 장치(1)는 제1 트랜지스터(TN1)의 제1 리세스(RS1)의 깊이(RN1)가 제2 트랜지스터(TN2)의 제2 리세스(RS2)의 깊이(RN2)보다 작고, 제4 트랜지스터(TP1)의 제4 리세스(RS4)의 깊이(RP1)이 제5 트랜지스터(TP2)의 제5 리세스(RS5)의 깊이(RP2)보다 작을 수 있다. 제 제1 소스/드레인층(SD1)의 제1 높이(HN1) 및 제1 폭(WN1)이 각각 제2 소스/드레인층(SD2)의 제2 높이(HN2) 및 제2 폭(WN2)보다 작고, 제4 소스/드레인층(SG1)의 제4 높이(HP1) 및 제4 폭(WP1)이 각각 제5 소스/드레인층(SG2)의 제5 높이(HP2) 및 제5 폭(WP2)보다 작을 수 있다.
상술한 바와 달리, 다른 실시예에서, 반도체 장치(1)는 제1 트랜지스터(TN1)의 제1 리세스(RS1)의 깊이(RN1)가 제2 트랜지스터(TN2)의 제2 리세스(RS2)의 깊이(RN2)와 동일할 수 있고, 제4 트랜지스터(TP1)의 제4 리세스(RS4)의 깊이(RP1)이 제5 트랜지스터(TP2)의 제5 리세스(RS5)의 깊이(RP2)보다 작을 수 있다. 제1 소스/드레인층(SD1)의 제1 높이(HN1) 및 제1 폭(WN1)이 각각 제2 소스/드레인층(SD2)의 제2 높이(HN2) 및 제2 폭(WN2)와 동일할 수 있고, 제4 소스/드레인층(SG1)의 제4 높이(HP1) 및 제4 폭(WP1)이 각각 제5 소스/드레인층(SG2)의 제5 높이(HP2) 및 제5 폭(WP2)보다 작을 수 있다.
상술한 바와 달리, 또 다른 실시예에서, 반도체 장치(1)는 제1 트랜지스터(TN1)의 제1 리세스(RS1)의 깊이(RN1)가 제2 트랜지스터(TN2)의 제2 리세스(RS2)의 깊이(RN2)보다 작고, 제4 트랜지스터(TP1)의 제4 리세스(RS4)의 깊이(RP1)가 제5 트랜지스터(TP2)의 제5 리세스(RS5)의 깊이(RP2)와 동일할 수 있다. 제1 소스/드레인층(SD1)의 제1 높이(HN1) 및 제1 폭(WN1)이 각각 제2 소스/드레인층(SD2)의 제2 높이(HN2) 및 제2 폭(WN2)보다 작을 수 있고, 제4 소스/드레인층(SG1)의 제4 높이(HP1) 및 제4 폭(WP1)이 각각 제5 소스/드레인층(SG2)의 제5 높이(HP2) 및 제5 폭(WP2)와 동일할 수 있다.
도 8 내지 도 10은 도 1의 반도체 장치를 절단선 VIIII-VIIII', X-X' 및 XI-XI'을 따라서 절단한 단면도들을 나타낸다.
도 8을 참조하면, 제1 활성 핀(AN1)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제1 게이트 전극(GN1) 및 게이트 절연층(GI)이 돌출된 제1 활성 핀(AN1)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제1 활성 핀(AN1)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다. 제4 활성 핀(AP1)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제4 게이트 전극(GP1) 및 게이트 절연층(GI)이 돌출된 제4 활성 핀(AP1)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제4 활성 핀(AP1)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다.
도 9를 참조하면, 제2 방향(D2)로 배열된 두 개의 제2 활성 핀들(AN2)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제2 게이트 전극(GN2) 및 게이트 절연층(GI)이 돌출된 제2 활성 핀들(AN2)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제2 활성 핀들(AN2)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다. 제2 방향(D2)로 배열된 두 개의 제5 활성 핀들(AP2)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제5 게이트 전극(GP2) 및 게이트 절연층(GI)이 돌출된 제5 활성 핀들(AP2)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제5 활성 핀들(AP2)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다.
도 10을 참조하면, 제2 방향(D2)로 배열된 3 개의 제3 활성 핀들(AN3)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제3 게이트 전극(GN3) 및 게이트 절연층(GI)이 돌출된 제3 활성 핀들(AN3)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제3 활성 핀들(AN3)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다. 제2 방향(D2)로 배열된 세 개의 제6 활성 핀들(AP3)의 상부가 소자 분리층(ST) 상으로 돌출되고, 제6 게이트 전극(GP3) 및 게이트 절연층(GI)이 돌출된 제6 활성 핀들(AP3)의 상부를 감싸며 제2 방향(D2)으로 연장될 수 있다. 제6 활성 핀들(AP3)의 상부와 게이트 절연층(GI) 사이에 계면 절연층(IL)이 배치될 수 있다.
도 8 내지 도 10을 참조하면, 제1, 제2 및 제3 게이트 전극(GN1, GN2, GN3) 상에 그리고, 제4, 제5 및 제6 게이트 전극(GP1, GP2, GP3) 상에 게이트 캡핑층(GC)이 배치될 수 있다.
도 11 및 도 12는 예시적인 실시예들에 따른 반도체 장치를 도시하는 다이어그램들이다.
도 11 및 도 12을 참조하면, 반도체 장치(10)는 로직 영역(Logic) 및 에스램 영역(SRAM)을 포함할 수 있다.
도 11을 참조하면, 로직 영역(Logic)은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)은 도 1 내지 도 10을 참조하여 설명한 바와 동일할 수 있다.
도 12를 참조하면, 에스램 영역(SRAM)은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)은 도 1 내지 도 10을 참조하여 설명한 바와 동일할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 반도체 기판
TN1, TN2, TN3 :트랜지스터
GN1, GN2, GN3 :게이트 전극
SD1, SD2, SD3 : 소스/드레인 층
G1 : 게이트 유전층
GS : 스페이서
GC : 게이트 캡핑층
AN1, AN2, AN3 : 활성 핀

Claims (10)

  1. 제1 영역, 제2 영역 및 제3 영역을 가지는 기판;
    상기 제1 영역에 배치되고, 상기 기판으로부터 돌출된 1개의 제1 활성 핀, 상기 제1 활성 핀과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극 양측의 상기 제1 활성 핀 상에 배치된 제1 소스/드레인층을 포함하는 제1 핀형 트랜지스터;
    상기 제2 영역에 배치되고, 상기 기판으로부터 돌출되고 나란히 연장되는 2개의 제2 활성 핀들, 상기 제2 활성 핀들과 교차하는 제2 게이트 전극, 상기 제2 게이트 전극 양측의 상기 제2 활성 핀들 상에 배치된 제2 소스/드레인층들을 포함하는 제2 핀형 트랜지스터; 및
    상기 제3 영역에 배치되고, 상기 기판으로부터 돌출되고 나란히 연장되는 3개의 제3 활성 핀들, 상기 제3 활성 핀들과 교차하는 제3 게이트 전극, 상기 제3 게이트 전극 양측의 상기 제3 활성 핀들 상에 배치된 제3 소스/드레인층들을 포함하는 제3 핀형 트랜지스터;를 포함하고,
    상기 제1 핀형 트랜지스터는 1개의 상기 제1 활성 핀 외에 상기 제1 게이트 전극과 교차하는 활성 핀을 더 포함하지 않고,
    상기 제1 소스/드레인층, 상기 제2 소스/드레인층들 및 상기 제3 소스/드레인층들은 동일한 반도체 물질 및 동일한 도펀트를 포함하고,
    상기 제1 소스/드레인층의 바닥면은 상기 제2 소스/드레인층들의 바닥면들 및 상기 제3 소스/드레인층들의 바닥면들 중 적어도 하나보다 더 높은 레벨에 위치하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 소스/드레인층들의 바닥면들은 상기 제3 소스/드레인층들의 바닥면들과 동일한 레벨에 위치하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소스/드레인층의 높이는 상기 제2 소스/드레인층들의 높이 및 상기 제3 소스/드레인들의 높이보다 작은 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 소스/드레인층들의 높이는 상기 제3 소스/드레인층들의 높이와 동일한 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 전극이 연장되는 방향에서 상기 제1 소스/드레인층의 폭은 상기 제2 게이트 전극이 연장되는 방향에서 상기 제2 소스/드레인층들의 폭보다 작은 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 전극이 연장되는 방향에서 상기 제2 소스/드레인층들의 폭은 상기 제3 게이트 전극이 연장되는 방향에서 상기 제3 소스/드레인층들의 폭과 동일한 반도체 장치.

  7. 삭제
  8. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515215B2 (en) * 2020-08-13 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric epitaxy regions for landing contact plug

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465992B2 (en) 2005-04-27 2008-12-16 International Business Machines Corporation Field effect transistor with mixed-crystal-orientation channel and source/drain regions
KR101077302B1 (ko) * 2009-04-10 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP5947580B2 (ja) 2012-03-23 2016-07-06 ローム株式会社 デカップルキャパシタセル、セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9466669B2 (en) 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR102155327B1 (ko) 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102455494B1 (ko) * 2016-02-02 2022-10-14 삼성전자주식회사 반도체 장치
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102592326B1 (ko) * 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US10804378B2 (en) * 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved epitaxial source/drain proximity control

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