CN110416210A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：基底；栅极结构，位于基底上；第一蚀刻停止层、第二蚀刻停止层和层间绝缘层，堆叠在栅极结构上；以及接触插塞，穿透层间绝缘层、第二蚀刻停止层和第一蚀刻停止层并且接触栅极结构的侧壁。接触插塞包括具有第一宽度的下部和具有第二宽度的上部。接触插塞的下表面具有台阶形状。

Description

半导体装置
本申请要求于2018年4月26日在韩国知识产权局提交的第10-2018-0048349号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开的示例实施例涉及一种半导体装置，更具体地，涉及一种包括接触插塞的半导体存储器装置。
背景技术
半导体装置的接触插塞形成为与栅极结构的栅极间隔件自对准，栅极结构中顺序堆叠着金属栅电极和盖图案并且栅极间隔件形成在它们的侧壁上。然而，因为可以增大盖图案的厚度以防止由于未对准而在金属栅电极与接触插塞之间发生电短路，所以增大了栅极结构的尺寸。
发明内容
根据发明构思的示例实施例，一种半导体装置可以包括：基底；栅极结构，位于基底上；第一蚀刻停止层、第二蚀刻停止层和层间绝缘层，堆叠在栅极结构上；以及接触插塞，穿透层间绝缘层、第二蚀刻停止层和第一蚀刻停止层。接触插塞接触栅极结构的侧壁。接触插塞可以包括具有第一宽度的下部和具有比第一宽度大的第二宽度的上部。接触插塞的下表面可以具有台阶形状。
根据发明构思的示例实施例，一种半导体装置可以包括：基底；栅极结构，位于基底上；第一源极层/漏极层和第二源极层/漏极层，位于基底上，分别与栅极结构的第一侧壁和栅极结构的第二侧壁相邻；第一层间绝缘层，位于基底和第一源极层/漏极层以及第二源极层/漏极层上；第一蚀刻停止层、第二蚀刻停止层和第二层间绝缘层，顺序堆叠在栅极结构和第一层间绝缘层上；以及第一接触插塞和第二接触插塞，分别位于第一源极层/漏极层和第二源极层/漏极层上，并且穿透第二层间绝缘层、第二蚀刻停止层、第一蚀刻停止层和第一层间绝缘层。第一接触插塞可以直接接触栅极结构的第一侧壁和栅极结构的上表面的与栅极结构的第一侧壁相邻的部分。第二接触插塞可以通过第一层间绝缘层与栅极结构的第二侧壁间隔开。
根据发明构思的示例实施例，一种半导体装置可以包括：基底；第一栅极结构和第二栅极结构，位于基底上；源极层/漏极层，在基底上位于第一栅极结构与第二栅极结构之间；以及接触插塞，位于源极层/漏极层上。第一栅极结构和第二栅极结构中的每个可以包括：栅电极；栅极绝缘图案，位于栅电极的侧壁和栅电极的下表面上；栅极间隔件，位于栅极绝缘图案的侧壁上；以及盖图案，位于栅电极、栅极绝缘图案和栅极间隔件上。接触插塞可以接触第一栅极结构的栅极间隔件的侧壁、第一栅极结构的盖图案的侧壁和上表面的一部分、第二栅极结构的栅极间隔件的侧壁以及第二栅极结构的盖图案的侧壁，并且可以具有具备台阶形状的下表面。
附图说明
图1至图4是示出根据本发明构思的一些实施例的半导体装置的平面图和剖视图。
图5至图24是示出根据本发明构思的一些实施例的制造半导体装置的方法中的阶段的平面图和剖视图。
图25是示出根据本发明构思的一些实施例的半导体装置的剖视图。
图26是示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
图27是示出根据本发明构思的一些实施例的半导体装置的剖视图。
图28是示出根据本发明构思的一些实施例的制造半导体装置的方法的剖视图。
图29是示出根据本发明构思的一些实施例的半导体装置的剖视图。
图30和图31是示出根据本发明构思的一些实施例的半导体装置的剖视图。
具体实施方式
注意的是，尽管没有关于发明构思的多方面进行具体描述，但是关于一个实施例描述的发明构思的多方面可以包含在不同的实施例中。即，所有实施例和/或任何实施例的特征可以以任何方式和/或组合来组合。在下面阐述的说明书中详细地解释了本发明构思的这些和其它目的和/或方面。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。当诸如“……中的至少一种(个/者)”的表述在一列元件(要素)后时，修饰整列元件(要素)，而不是修饰该列中的个别元件(要素)。
现在将参照附图更充分地描述各种示例实施例，一些示例实施例示出在附图中。然而，发明构思可以以许多替代形式来实施，并且不应该被解释为限于这里阐述的示例实施例。
图1至图4是示出根据示例实施例的半导体装置的平面图和剖视图。图1是平面图。图2是沿着图1的线A-A'截取的剖视图。图3是沿着图1的线B-B'截取的剖视图。图4是沿着图1的线C-C'截取的剖视图。
参照图1至图4，半导体装置可以包括基底300、栅极结构、源极层/漏极层390、第一蚀刻停止层490、第二蚀刻停止层500、第一层间绝缘层400、第二层间绝缘层510以及接触插塞582/584。将理解的是，虽然这里可以使用术语第一、第二、第三等来描述各种元件，但是元件不应该受这些术语限制；相反，这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明构思的范围的情况下，可以将下面讨论的第一元件命名为第二元件。
基底300可以包括硅、锗、硅-锗或诸如GaP、GaAs或GaSb的III-V族化合物半导体。在一些实施例中，基底300可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
器件隔离图案320可以形成在基底300上。其下侧壁被器件隔离图案320覆盖的有源区305可以被限定为向上突出。器件隔离图案320可以包括例如氧化硅的氧化物。
有源区305可以具有鳍形状，因此指有源鳍305。有源鳍305可以在与基底300的上表面平行的第一方向上延伸。多个有源鳍305可以布置在与第一方向交叉并与基底300的上表面平行的第二方向上。在一些实施例中，第一方向可以与第二方向垂直。
每个有源鳍305可以包括其侧壁被器件隔离图案320覆盖的下有源图案305b以及突出于器件隔离图案320的上表面上方的上有源图案305a。基底300的未形成有源区305的部分可以称作场区。
栅极结构可以包括栅电极结构460、位于栅电极结构460的侧壁上的栅极间隔件360以及位于栅电极结构460的上表面和栅极间隔件360的上表面上(或覆盖栅电极结构460的上表面和栅极间隔件360的上表面)的第一盖图案480。
在一些实施例中，栅极结构可以在第二方向上延伸。多个栅极结构可以布置为在第一方向上彼此间隔开。作为示例，在第一方向上彼此间隔开的第一栅极结构602和第二栅极结构604示出在图1至图4中。
在一些实施例中，栅电极结构460可以在第二方向上延伸。栅电极结构460可以包括顺序堆叠在有源鳍305和器件隔离图案320上的界面图案420、栅极绝缘图案430、逸出功控制图案440和栅电极450。
界面图案420可以形成在仅有源鳍305上或者形成在有源鳍305和器件隔离图案320上。栅电极450的下表面和侧壁可以被逸出功控制图案440覆盖。栅极绝缘图案430可以覆盖逸出功能控制图案440的下表面和侧壁。
界面图案420可以包括例如氧化硅的氧化物。栅极绝缘图案430可以包括例如氧化铪(HfO2)、氧化钽(Ta2O5)或氧化锆(ZrO2)的高k电介质材料。逸出功控制图案440可以包括例如氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽铝(TaAlN)的金属氮化物或者金属合金。栅电极450可以包括例如铝(Al)、铜(Cu)、钽(Ta)的低电阻金属或者其氮化物。
栅极间隔件360可以覆盖栅电极结构460的在第一方向上的相对侧壁中的每个。每个有源鳍305的上有源图案305a的第二方向上的相对侧壁中的每个可以被鳍间隔件370覆盖。栅极间隔件360和鳍间隔件370可以包括例如氮化硅的氮化物。在一些实施例中，栅极间隔件360和鳍间隔件370中的每个可以包括多个堆叠的层，每个层包括氮化物和/或氧化物。
第一盖图案480可以包括例如氮化硅的氮化物。
源极层/漏极层390可以形成在栅极结构之间的有源鳍305上，并且源极层/漏极层390的上部可以接触栅极间隔件360的侧壁。在一些实施例中，源极层/漏极层390可以具有沿第二方向截取的具有类似于五边形形状的形状的剖面。
在一些实施例中，当在第二方向上相邻的有源鳍305之间的距离小的时候，从有源鳍305中的相应的有源鳍305生长的源极层/漏极层390可以彼此连接以融合。在图2中，示出了从在第二方向上彼此相邻的两个有源鳍305中的相应的有源鳍305生长的两个源极层/漏极层390彼此融合。然而，发明构思不限于此。例如，任何多个源极层/漏极层390可以彼此融合。
在一些实施例中，源极层/漏极层390可以包括p型杂质掺杂的单晶硅-锗层。源极层/漏极层390可以用作PMOS晶体管的源区/漏区。
在一些实施例中，源极层/漏极层390可以包括掺杂有n型杂质的单晶硅层或单晶碳化硅层。源极层/漏极层390可以用作NMOS晶体管的源区/漏区。
第一层间绝缘层400可以形成在基底300上，以覆盖栅极结构的侧壁和源极层/漏极层390。第一层间绝缘层400可以不完全填充融合的源极层/漏极层390与器件隔离图案320之间的空间，使得可以形成气隙405。第一层间绝缘层400可以包括例如Tonen SilaZane(TOSZ)的氧化硅。
第一蚀刻停止层490和第二蚀刻停止层500可以顺序地堆叠在栅极结构和第一层间绝缘层400上。第一蚀刻停止层490可以包括例如氧化硅的氧化物。第二蚀刻停止层500可以包括例如氮化硅的氮化物。
第二层间绝缘层510可以形成在第二蚀刻停止层500上。第二层间绝缘层510可以包括例如氧化硅的氧化物。
接触插塞可以穿透第二层间绝缘层510、第一蚀刻停止层490和第二蚀刻停止层500以及在第一方向上相邻的栅极结构之间的第一层间绝缘层400，并且可以接触源极层/漏极层390的上表面。在下文中，形成在第一栅极结构602与第二栅极结构604之间的接触插塞(例如，与第二栅极结构604的面对第一栅极结构602的第一侧壁相邻的接触插塞)指第一接触插塞582，与第二栅极结构604的相对于其第一侧壁的第二侧壁相邻的接触插塞指第二接触插塞584。第一接触插塞582和第二接触插塞584中的每个可以包括金属图案570和覆盖金属图案570的下表面和侧壁的阻挡图案560。
在一些实施例中，接触插塞可以与栅极结构的侧壁自对准。例如，第一接触插塞582可以接触第一栅极结构602和第二栅极结构604的相面对的侧壁。然而，在接触插塞的形成期间可以发生未对准。因此，例如，第二接触插塞584可以不接触第二栅极结构604的第二侧壁，并且第一层间绝缘层400可以保留在第二接触插塞584与第二栅极结构604之间。
第一接触插塞582可以具有与第一栅极结构602的侧壁接触的第一侧壁和与第二栅极结构604的第一侧壁接触的第二侧壁。在一些实施例中，不管第一接触插塞582的高度如何，第一接触插塞582的第一侧壁都可以相对于基底300的上表面具有斜率(例如，垂直斜率)。第一接触插塞582的第二侧壁可以在第二栅极结构604的上表面的高度水平处弯曲，并且可以与第一接触插塞582的第一侧壁类似在第二栅极结构604的上表面的高度水平下方相对于基底300的上表面具有斜率(例如，垂直斜率)。
因此，第一接触插塞582可以包括位于与第二栅极结构604的上表面的高度水平相等处或位于第二栅极结构604的上表面的高度水平上方的上部以及位于第二栅极结构604的上表面的高度水平下方的下部。在一些实施例中，第一接触插塞582的上部的宽度可以比第一接触插塞582的下部的宽度大。这可能是因为第一接触插塞582的上部的边缘下表面或下侧壁与第二栅极结构604的上表面的一部分(例如，边缘上表面)或上侧壁接触。
第一接触插塞582的下表面可以具有与第一栅极结构602相邻并且比与第二栅极结构604相邻的另一部分高的部分。因此，第一接触插塞582的下表面可以具有台阶形状。
根据示例实施例，由于与每个栅极结构的侧壁自对准的每个接触结构(即，每个接触插塞)可以与每个栅极结构的栅电极结构460间隔开足够的距离，因此可以防止每个接触结构与每个栅极结构之间发生电短路。在这方面，在下文中，将在将参照图5至图24描述的制造半导体装置的方法中对其进行详细描述。
另外，每个接触结构的下部可以相对于基底300的上表面具有垂直的侧壁，因此其下部的宽度可以不在接近于基底300的方向上减小。因此，由于每个接触结构与源极层/漏极层390之间的接触面积没有减小，所以可以防止它们之间的接触电阻增大。
金属硅化物图案550还可以形成在每个接触插塞与源极层/漏极层390之间。金属硅化物图案550可以包括例如硅化钛、硅化钴或硅化镍的金属硅化物。
在一些实施例中，位于第一接触插塞582下方的金属硅化物图案550可以具有上表面，该上表面具有台阶形状。另外，位于第二接触插塞584下方的金属硅化物图案550可以部分地形成(或者可以存在)于与第二接触插塞584相邻的第一层间绝缘层400下方。
图5至图24是示出根据示例实施例的制造半导体装置的方法中的阶段的平面图和剖视图。图5、图9、图12和图15是平面图。图6、图7、图8、图10、图11、图13、图14以及图16至图24是剖视图。图6、图10和图13是沿着图5、图9和图12中的对应的图的线A-A'截取的剖视图。图7和图16是沿着图5和图15中的对应的图的线B-B'截取的剖视图。图8、图11、图14以及图17至图24是沿着图5、图9、图12和图15中的对应的图的线C-C'截取的剖视图。
参照图5至图8，可以部分地蚀刻基底300的上部以形成第一凹进310。在形成器件隔离图案320以填充第一凹进310的下部之后，可以在基底300和器件隔离图案320上形成虚设栅极结构。
因为在基底300中形成了第一凹进310，所以可以限定有源区305。在这种情况下，因为有源区305具有从基底300突出的鳍形状，所以有源区305可以指有源鳍305。
在一些实施例中，有源鳍305可以在第一方向上延伸。多个有源鳍305可以形成为布置在第二方向上。
在一些实施例中，可以通过以下步骤形成器件隔离图案320：在基底300上形成器件隔离层以填充第一凹进310，对器件隔离层进行平坦化直到使基底300的上表面暴露，然后去除器件隔离层的上部以使第一凹进310的上部暴露。
在一些实施例中，有源鳍305可以包括其侧壁被器件隔离图案320覆盖的下有源图案305b以及突出于器件隔离图案320的上表面上方的上有源图案305a。
可以通过以下步骤形成虚设栅极结构：在有源鳍305和器件隔离图案320上顺序形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，对虚设栅极掩模层进行图案化以在基底300上形成虚设栅极掩模350，利用虚设栅极掩模350作为蚀刻掩模顺序蚀刻虚设栅电极层和虚设栅极绝缘层。因此，可以形成包括顺序堆叠在基底300上的虚设栅极绝缘图案330、虚设栅电极340和虚设栅极掩模350的虚设栅极结构。
虚设栅极绝缘层可以包括例如氧化硅的氧化物。虚设栅电极层可以包括例如多晶硅。虚设栅极掩模层可以包括例如氮化硅的氮化物。
可以通过化学气相沉积工艺或原子层沉积工艺来形成虚设栅极绝缘层。可选择地，可以通过对基底300的上部执行热氧化工艺来形成虚设栅极绝缘层。在这种情况下，可以仅在有源鳍305的上表面上形成虚设栅极绝缘层。也可以通过化学气相沉积工艺或原子层沉积工艺来形成虚设栅电极层和虚设栅极掩模层。
在一些实施例中，虚设栅极结构可以在第二方向上延伸。多个虚设栅极结构可以形成为布置在第一方向上。
参照图9至图11，在有源鳍305和器件隔离图案320上形成间隔件层以覆盖虚设栅极结构之后，可以对间隔件层进行各向异性蚀刻以在虚设栅极结构的在第一方向上的相对侧壁中的每个上形成栅极间隔件360，并在上有源图案305a的在第二方向上的相对侧壁中的每个上形成鳍间隔件370。
间隔件层可以包括例如氮化硅的氮化物。在一些实施例中，间隔件层可以包括多个堆叠的层，每个层包括氮化物和/或氧化物。
可以蚀刻有源鳍305的与栅极间隔件360相邻的上部以形成第二凹进380。
在附图中，示出了因为通过仅蚀刻有源鳍305的上有源图案305a的一部分来形成第二凹进380，所以第二凹进380的底表面比下有源图案305b的上表面高。然而，发明构思不限于此。例如，可以通过蚀刻下有源图案305b的一部分以及上有源图案305a来形成第二凹进380，使得第二凹进380的底表面的高度可以比下有源图案305b的未形成有第二凹进380的部分的高度低。
当形成第二凹进380时，可以部分或完全去除上有源图案305a的在第二方向上的相对侧壁中的每个的鳍间隔件370。
在一些实施例中，可以利用用于形成栅极间隔件360和鳍间隔件370的蚀刻工艺原位执行用于形成第二凹进380的蚀刻工艺。
参照图12至图14，可以形成源极层/漏极层390以填充第二凹进380。
在一些实施例中，可以通过利用有源鳍305的由第二凹进380暴露的表面作为种子执行选择性外延生长(SEG)工艺来形成源极层/漏极层390。
在一些实施例中，可以使用硅源气体、锗源气体、蚀刻气体和载气来执行选择性外延生长工艺。因此，可以形成单晶硅-锗层作为源极层/漏极层390。选择性外延生长工艺也可以一起使用p型杂质源气体，使得可以形成p型杂质掺杂的单晶硅-锗层作为源极层/漏极层390。
在一些实施例中，可以使用硅源气体、碳源气体、蚀刻气体和载气来执行选择性外延生长工艺。因此，可以形成单晶碳化硅层作为源极层/漏极层390。选择性外延生长工艺也可以一起使用n型杂质源气体，使得可以形成n型杂质掺杂的单晶碳化硅层作为源极层/漏极层390。可选择地，可以使用硅源气体、蚀刻气体和载气来执行选择性外延生长工艺。因此，可以形成单晶硅层作为源极层/漏极层390。在这种情况下，选择性外延生长工艺可以一起使用n型杂质源气体，使得可以形成n型杂质掺杂的单晶硅层作为源极层/漏极层390。
源极层/漏极层390可以在竖直方向和水平方向上生长以填充第二凹进380，使得源极层/漏极层390的上部可以接触栅极间隔件360的侧壁。在一些实施例中，源极层/漏极层390可以具有沿第二方向截取的剖面，所述剖面具有类似于五边形的形状。
在一些实施例中，当在第二方向上彼此相邻的有源鳍305之间的距离小的时候，从有源鳍305中的相应的有源鳍305生长的源极层/漏极层390可以彼此连接以彼此融合。在附图中，示出了从在第二方向上彼此相邻的两个有源鳍305中的相应的有源鳍305生长的两个源极层/漏极层390彼此融合。然而，发明构思不限于此。例如，任何多个源极层/漏极层390可以彼此融合。
可以在有源鳍305和器件隔离图案320上形成具有足够厚度的第一层间绝缘层400以覆盖虚设栅极结构、栅极间隔件360、鳍间隔件370和源极层/漏极层390，然后可以进行平坦化直到使虚设栅电极340的上表面暴露。在第一层间绝缘层400的平坦化期间，可以一起去除虚设栅极掩模350。
第一层间绝缘层400可以不完全填充融合的源极层/漏极层390与器件隔离图案320之间的空间，使得可以形成气隙405。
第一层间绝缘层400可以包括例如TOSZ的氧化硅。可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺来执行平坦化工艺。
参照图15至图17，可以去除暴露的虚设栅电极340和下面的虚设栅极绝缘图案330以形成使栅极间隔件360的内表面和有源鳍305的上表面暴露的第一开口，然后可以形成栅电极结构460以填充第一开口。
具体地，在对有源鳍305的由第一开口暴露的上表面执行热氧化工艺以形成界面图案420之后，可以在界面图案420、器件隔离图案320、栅极间隔件360和第一层间绝缘层400上顺序形成栅极绝缘层和逸出功控制层，然后可以在逸出功控制层上形成栅电极层以填充第一开口的剩余部分。
可以通过化学气相沉积工艺、原子层沉积工艺和/或物理气相沉积工艺来形成逸出功控制层和栅电极层。此后，可以对栅电极层执行退火工艺，例如快速热退火(RTA)工艺、尖峰RTA工艺、快闪RTA工艺(flash RTA process)或激光退火工艺。
在一些实施例中，可以通过化学气相沉积工艺或原子层沉积工艺来形成界面图案420。在这种情况下，可以在器件隔离图案320的上表面和栅极间隔件360的内表面以及有源鳍305的上表面上形成界面图案420。
可以对栅电极层、逸出功控制层和栅极绝缘层进行平坦化直到使第一层间绝缘层400的上表面暴露，使得可以在界面图案420的上表面、器件隔离图案320的上表面和栅极间隔件360的内表面上顺序形成栅极绝缘图案430和逸出功控制图案440，并且可以在逸出功控制图案440上形成栅电极450以填充第一开口的剩余部分。
顺序堆叠的界面图案420、栅极绝缘图案430、逸出功控制图案440和栅电极450可以形成栅电极结构460，并且可以形成具有源极层/漏极层390的晶体管。根据源极层/漏极层390的导电类型，晶体管可以是PMOS晶体管或NMOS晶体管。
参照图18，可以去除栅电极结构460的上部和栅极间隔件360的上部以形成第三凹进470，然后可以形成第一盖图案480以填充第三凹进470。
可以通过以下步骤形成第一盖图案480：在栅电极结构460、栅极间隔件360和第一层间绝缘层400上形成盖层，然后对盖层进行平坦化直到使第一层间绝缘层400的上表面暴露。
在一些实施例中，第一盖图案480可以包括例如氮化硅的氮化物。
在下文中，包括栅电极结构460、覆盖栅电极结构460的侧壁或者位于栅电极结构460的侧壁上的栅极间隔件360以及覆盖栅电极结构460的上表面和/或栅极间隔件360的上表面或者位于栅电极结构460的上表面和/或栅极间隔件360的上表面上的第一盖图案480的结构指栅极结构。在图18中，示出了第一栅极结构602和第二栅极结构604。
参照图19，可以在第一层间绝缘层400和第一盖图案480上顺序形成第一蚀刻停止层490、第二蚀刻停止层500、第二层间绝缘层510以及蚀刻掩模结构520。
可以通过在第二层间绝缘层510上形成蚀刻掩模层，然后利用光致抗蚀剂图案通过蚀刻工艺对蚀刻掩模层进行图案化来形成蚀刻掩模结构520。蚀掩模结构520可以包括例如硬掩模上硅(SOH)或非晶碳层(ACL)。
蚀刻掩模结构520可以包括通过第二开口530在第一方向上彼此间隔开的多个蚀刻掩模。在图19中，示出了分别对应于第一栅极结构602和第二栅极结构604的第一蚀刻掩模522和第二蚀刻掩模524。
在一些实施例中，第二层间绝缘层510可以包括例如氧化硅的氧化物。第二蚀刻停止层500可以包括相对于第二层间绝缘层510具有蚀刻选择性的材料，例如，以氮化硅为例的氮化物。第一蚀刻停止层490可以包括相对于第二蚀刻停止层500具有蚀刻选择性的材料，例如，以氧化硅为例的氧化物。
在一些实施例中，蚀刻掩模结构520中的一些蚀刻掩模可以形成为与栅极结构中的对应的栅极结构竖直叠置，但是在形成蚀刻掩模结构520的工艺中可以部分地发生未对准。因此，如图19中所示，第一蚀刻掩模522可以在竖直方向上与第一栅极结构602对准，而第二蚀刻掩模524可以在竖直方向上不与第二栅极结构604精确对准，并且可以在第一方向上偏移预定距离。
参照图20，可以使用蚀刻掩模结构520作为蚀刻掩模来执行蚀刻工艺以蚀刻第二层间绝缘层510。蚀刻工艺可以使用第二蚀刻停止层500作为蚀刻终点。
因此，可以向下扩大第二开口530，使得可以形成第三开口532以使第二蚀刻停止层500暴露。在上述蚀刻工艺中可以部分地去除第二蚀刻停止层500的上部。
参照图21，可以在第三开口532的侧壁上形成牺牲间隔件540，然后可以利用蚀刻掩模结构520、第二层间绝缘层510和牺牲间隔件540作为蚀刻掩模来执行蚀刻工艺以蚀刻第二蚀刻停止层500。蚀刻工艺可以使用第一蚀刻停止层490作为蚀刻终点。
因此，第三开口532的由牺牲间隔件540限定的部分可以向下扩大，使得可以形成第四开口534以使第一蚀刻停止层490暴露。在上述蚀刻工艺中可以部分地去除第一蚀刻停止层490的上部。
可以通过在第二蚀刻停止层500的由第三开口532暴露的上表面、第三开口532的侧壁和蚀刻掩模结构520的上表面上形成牺牲间隔件层，并对牺牲间隔件层进行各向异性蚀刻来形成牺牲间隔件540。因此，可以在第三开口532的相对内侧壁中的每个上形成牺牲间隔件540。牺牲间隔件540可以包括例如氧化硅的氧化物。
由于可以在第三开口532的相对内侧壁中的每个上形成具有适当厚度的牺牲间隔件540，因此即使一些蚀刻掩模的侧壁未与其下方的对应的栅极结构的侧壁对齐，在下面的蚀刻工艺中也可以不蚀刻栅极结构。
在一些实施例中，位于第二蚀刻掩模524的第一侧壁上的牺牲间隔件540的外侧壁可以形成为与第二栅极结构604的栅极间隔件360的外侧壁竖直叠置或相邻。
在图21中，示出了牺牲间隔件540的外侧壁可以进一步偏移到第二栅极结构604的栅极间隔件360的内侧壁，而不是偏移到第二栅极结构604的栅极间隔件360的外侧壁。然而，发明构思不限于此。例如，牺牲间隔件540的外侧壁可以偏移到第二栅极结构604的外部，例如，偏移到覆盖第二栅极结构604的侧壁的第一层间绝缘层400。
可以在覆盖第二栅极结构604的侧壁的第一层间绝缘层400上形成位于第二蚀刻掩模524的与其第一侧壁相对的第二侧壁上的牺牲间隔件540。
可以在覆盖第一栅极结构602的侧壁的第一层间绝缘层400上形成位于第一蚀刻掩模522的相对的第一侧壁和第二侧壁上的牺牲间隔件540。
参照图22，可以使用蚀刻掩模结构520、第二层间绝缘层510和牺牲间隔件540作为蚀刻掩模来执行蚀刻工艺，以蚀刻第一蚀刻停止层490和第一层间绝缘层400。蚀刻工艺可以使用源极层/漏极层390作为蚀刻终点。
因此，第四开口534可以向下扩大，使得可以形成使源极层/漏极层390暴露的第五开口536。在上述蚀刻工艺中可以部分地去除源极层/漏极层390的上部。
如上所述，因为牺牲间隔件540形成在第三开口532的侧壁中的每个上，所以即使执行蚀刻工艺，也可以不蚀刻每个栅极结构的栅电极结构460。在图22中，示出了部分蚀刻分别位于第二栅极结构604的栅电极结构460的上表面和侧壁上的第一盖图案480的边缘部分和栅极间隔件360的边缘部分。然而，栅电极结构460可以不通过上述蚀刻工艺暴露。
由于栅电极结构460通过牺牲间隔件540的保护而未被蚀刻，因此在第一层间绝缘层400与第一盖图案480之间或在第一层间绝缘层400与栅极间隔件360之间具有高蚀刻选择性的蚀刻气体可以不被使用，使得第五开口536可以形成为具有与基底300的上表面垂直的侧壁。第五开口536可以具有不向下逐渐变细的宽度(例如，无论其高度或深度如何都具有恒定的宽度)。
覆盖第二栅极结构604的侧壁的第一层间绝缘层400的位于第二栅极掩模524的第二侧壁下方的部分以及覆盖第一栅极结构602的侧壁的第一层间绝缘层400的位于第一蚀刻掩模522的侧壁下方的另一部分可以保留下来未蚀刻。
参照图23，可以去除牺牲间隔件540。此时，也可以去除第一蚀刻停止层490和第二蚀刻停止层500的位于牺牲间隔件540下方的部分以及第一层间绝缘层400的位于牺牲间隔件540下方的部分。
因此，可以扩大第五开口536的宽度，使得可以形成第六开口538。在一些实施例中，可以通过湿蚀刻去除牺牲间隔件540、第一蚀刻停止层490和第二蚀刻停止层500的位于牺牲间隔件540下方的部分以及第一层间绝缘层400的位于牺牲间隔件540下方的部分。
当形成了第六开口538时，可以使栅极结构的侧壁暴露。第六开口538可以形成为与栅极结构的侧壁自对准。在图23中，示出了第一栅极结构602的所有侧壁被暴露，以及通过未对准形成的第二栅极结构604的一个侧壁被暴露。
在一些实施例中，由于牺牲间隔件540、第一蚀刻停止层490和第一层间绝缘层400包括例如氧化硅的氧化物，并且第二蚀刻停止层500在第三开口532的形成期间已经被部分去除，因此可以在上述蚀刻工艺中一起去除牺牲间隔件540、第一蚀刻停止层490、第一层间绝缘层400和第二蚀刻停止层500。然而，由于第一盖图案480和栅极间隔件360包括例如氮化硅的氮化物，因此在上述蚀刻工艺中可以不去除第一盖图案480和栅极间隔件360。因此，即使执行蚀刻工艺，第一栅极结构602和第二栅极结构604的栅电极结构460也可以通过第一盖图案480和栅极间隔件360而不被暴露。
形成在第一栅极结构602与第二栅极结构604之间的第六开口538可以包括上部和下部，上部位于等于第一栅极结构602和第二栅极结构604的上表面的高度水平处或位于第一栅极结构602和第二栅极结构604的上表面的高度水平上方，下部位于第一栅极结构602和第二栅极结构604的上表面的高度水平下方。第六开口538的上部的宽度可以比其下部的宽度大。第六开口538的上部的下表面或下侧壁可以暴露第二栅极结构604的第一盖图案480的上表面的一部分(例如，边缘上表面)或上侧壁。
在第五开口536的形成期间，通过使第一层间绝缘层400的一部分保留在位于第一蚀刻掩模522的侧壁中的每个上的牺牲间隔件540下方，形成在第一栅极结构602与第二栅极结构604之间的第六开口538的下表面可以包括与第一栅极结构602相邻的部分，该部分相对于基底300的上表面是相对较高的。因此，第六开口538的下表面可以具有台阶形状。
在形成第六开口538之后，可以通过例如灰化工艺和/或剥离工艺来去除蚀刻掩模结构520。
参照图24，可以在源极层/漏极层390的上表面、第六开口538的内侧壁和第二层间绝缘层510的上表面上形成第一金属层，然后可以对第一金属层执行退火工艺以与源极层/漏极层390反应，使得可以在源极层/漏极层390的上表面上形成金属硅化物图案550。可以去除第一金属层的未反应部分。
因为形成在第一栅极结构602与第二栅极结构604之间(或形成在第二栅极结构604的一侧处)的第六开口538的下表面具有台阶形状，所以第六开口538的下表面上的金属硅化物图案550可以具有具备台阶形状的上表面。
即使形成在第二栅极结构604的另一侧处的第六开口538不暴露出源极层/漏极层390的边缘部分，但因为通过退火工艺来各向同性地形成金属硅化物图案550，所以金属硅化物图案550也可以形成在源极层/漏极层390和与第六开口538相邻的第一层间绝缘层400之间。
再次参照图1至图4，可以在金属硅化物图案550的上表面、第六开口538的侧壁和第二层间绝缘层510的上表面上形成阻挡层。可以在阻挡层上形成第二金属层以填充第六开口538。可以对第二金属层和阻挡层进行平坦化直到使第二层间绝缘层510的上表面暴露。
因此，可以在金属硅化物图案550上形成接触插塞以填充第六开口538。
接触插塞可以包括金属图案570以及覆盖金属图案570的下表面和侧壁的阻挡图案560。接触插塞可以形成在沿第一方向彼此间隔开的栅极结构之间。在下文中，与第二栅极结构604的面对第一栅极结构602的第一侧壁相邻的接触插塞指第一接触插塞582，与第二栅极结构604的相对于其第一侧壁的第二侧壁相邻的接触插塞指第二接触插塞584。
如上所述，当用于形成与栅极结构自对准的第一接触插塞582和第二接触插塞584的蚀刻掩模结构520中的一些蚀刻掩模与栅极结构不对准时，可以在蚀刻掩模的侧壁中的每个上形成牺牲间隔件540以增大每个蚀刻掩模的宽度。因此，当利用蚀刻掩模通过蚀刻工艺蚀刻第一层间绝缘层400时，每个栅极结构的栅电极结构460可以不被暴露或蚀刻。
因此，蚀刻工艺中使用的蚀刻气体可以不包括在第一层间绝缘层400与第一盖图案480之间或在第一层间绝缘层400与栅极间隔件360之间具有高蚀刻选择性的材料，因此通过蚀刻工艺使源极层/漏极层390暴露的第六开口538可以形成为具有竖直侧壁而不相对于基底300的上表面倾斜。第一层间绝缘层400的一部分可以与牺牲间隔件540一起被移除，使得可以不减小第六开口538的下宽度。因此，可以不减小第六开口538中的第一接触插塞582和第二接触插塞584中的每个与源极层/漏极层390之间的接触面积，使得可以防止接触电阻的增大。
图25是示出根据示例实施例的半导体装置的剖视图。图25是沿着图1的线C-C'截取的剖视图。
除了第一接触插塞582的形状之外，半导体装置可以与参照图1至图4描述的半导体装置相同或类似。因此，省略其详细描述。
参照图25，在半导体装置中，第一栅极结构602与第二栅极结构604之间的第一接触插塞582可以具有第二侧壁，该第二侧壁接触第二栅极结构604的侧壁并且具有根据高度而变化的斜率。
具体地，第一接触插塞582的第二侧壁在第二栅极结构604的上表面的高度水平下方在预定范围中相对于基底300的上表面可以具有小于90°的斜率，并且在预定范围以下相对于基底300的上表面可以具有90°的斜率。在预定范围中，第二栅极结构604的侧壁(例如，第一盖图案480的侧壁和栅极间隔件360的侧壁)也可以具有与第一接触插塞582的第二侧壁对应的斜率。尽管如此，由于第一接触插塞582与第二栅极结构604的栅电极结构460间隔开足够的距离，因此在它们之间不会发生电短路。
图26是示出根据示例实施例的制造半导体装置的方法的剖视图。图26是沿着图1的线C-C'截取的剖视图。
该制造半导体装置的方法可以与参照图5至图24以及图1至图4描述的制造半导体装置的方法相同或类似。因此，省略其详细描述。
参照图26，可以执行与参照图5至图23描述的工艺相同或类似的工艺以形成第六开口538。
然而，与参照图23描述的工艺不同，在用于形成第六开口538的牺牲间隔件540的去除工艺中，可以一起部分地去除第二栅极结构604的暴露的第一盖图案480和/或栅极间隔件360，使得第六开口538可以具有在预定范围中的倾斜侧壁。
此后，可以执行与参照图24以及图1至图4描述的工艺相同或类似的工艺以完成半导体装置。
图27是示出根据示例实施例的半导体装置的剖视图。图27是沿着图1的线C-C'截取的剖视图。
除了盖图案的形状之外，半导体装置可以与参照图1至图4描述的半导体装置相同或类似。因此，省略其详细描述。
参照图27，每个栅极结构可以包括具有弯曲下表面的第二盖图案485而不是具有平坦下表面的第一盖图案480。
具体地，第二盖图案485的中间下表面可以具有相对高的位置，第二盖图案485的边缘下表面可以具有相对低的位置，并且可以具有向下凸出的弯曲形状。因此，可以增大栅电极结构460与第一接触插塞582之间的间隔距离，使得可以减小或防止它们之间的电短路。
图28是示出根据示例实施例的制造半导体装置的方法的剖视图。图28是沿着图1的线C-C'截取的剖视图。
该制造半导体装置的方法可以与参照图5至图24以及图1至图4描述的制造半导体装置的方法相同或类似。因此，省略其详细描述。
参照图28，可以执行与参照图5至图18描述的工艺相同或类似的工艺。
然而，在参照图18描述的工艺中，可以去除栅电极结构460的上部和栅极间隔件360的上部以形成第三凹进470，然后可以对被第三凹进470暴露的栅电极结构460和栅极间隔件360执行附加蚀刻工艺以形成具有向下凸出的边缘底表面的第四凹进475。因此，栅电极结构460的上表面的一部分或边缘上表面可以是向下凸出的。
此后，可以形成第二盖图案485以填充第四凹进475，并且可以执行与参照图19至图24以及图1至图4描述的工艺相同或类似的工艺以完成半导体装置。
图29是示出根据示例实施例的半导体装置的剖视图。图29是沿着图1的线C-C'截取的剖视图。
参照图29，半导体装置可以具有参照图25描述的半导体装置的第一接触插塞582，并且可以包括参照图27描述的半导体装置的第二盖图案485。
图30和图31是示出根据示例实施例的半导体装置的剖视图。图30和图31是沿着图1的线C-C'截取的剖视图。
参照图30，在形成接触插塞的蚀刻工艺中使用的蚀刻掩模沿朝向第一栅极结构602与第二栅极结构604之间的空间的方向偏移的情况下，根据示例实施例，半导体装置可以包括通过牺牲间隔件的形成而形成的接触插塞。
因此，第一接触插塞582可以不接触第一栅极结构602的侧壁和第二栅极结构604的侧壁，第一层间绝缘层400可以保留在第一接触插塞582与第一栅极结构602之间以及第一接触插塞582与第二栅极结构604之间。第二接触插塞584的侧壁可以接触第二栅极结构604的另一侧壁，因此第二接触插塞584的侧壁可以在第二栅极结构604的上表面的高度水平处弯曲。
参照图31，在蚀刻掩模沿与参照图30描述的方向相反的方向偏移的情况下，根据示例实施例，半导体装置可以包括通过牺牲间隔件的形成而形成的接触插塞。
第一接触插塞582可以接触第一栅极结构602的侧壁和第二栅极结构604的侧壁，并且第一接触插塞582的相对侧壁可以在第一栅极结构602的上表面和第二栅极结构604的上表面的高度水平处弯曲。
第二接触插塞584可以不接触第二栅极结构604的另一侧壁，第一层间绝缘层400可以保留在第二接触插塞584与第二栅极结构604之间。
上述半导体装置可以在包括接触插塞的各种存储器装置和系统中实施。例如，半导体装置可以在包括接触插塞的逻辑装置(例如，中央处理器单元(CPU)、微处理器单元(MPU)或应用处理器(AP))中或者易失性存储器装置(例如，DRAM或SRAM)或非易失性存储器装置(例如，闪存、PRAM、MRAM或RRAM)的存储器外围区域或单元区域中实施。
虽然已经参照本发明构思的示例实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本公开的如由权利要求限定的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
栅极结构，位于基底上；
第一蚀刻停止层、第二蚀刻停止层和层间绝缘层，堆叠在栅极结构上；以及
接触插塞，穿透层间绝缘层、第二蚀刻停止层和第一蚀刻停止层，
其中，接触插塞接触栅极结构的侧壁，
其中，接触插塞包括具有第一宽度的下部和具有比第一宽度大的第二宽度的上部，并且
其中，接触插塞的下表面具有台阶形状。
2.根据权利要求1所述的半导体装置，
其中，接触插塞包括第一侧壁和与第一侧壁相对的第二侧壁，
其中，接触插塞的下部位于栅极结构的上表面的高度水平下方，
其中，接触插塞的上部位于等于栅极结构的上表面的高度水平处或者位于栅极结构的上表面的高度水平上方，并且
其中，接触插塞的第一侧壁在栅极结构的上表面的高度水平处弯曲。
3.根据权利要求2所述的半导体装置，其中，接触插塞的第二侧壁相对于基底的上表面具有恒定的斜率。
4.根据权利要求1所述的半导体装置，
其中，接触插塞包括第一侧壁和与第一侧壁相对的第二侧壁，
其中，接触插塞的下部位于栅极结构的上表面的高度水平下方，
其中，接触插塞的上部位于等于栅极结构的上表面的高度水平处或者位于栅极结构的上表面的高度水平上方，
其中，接触插塞的第一侧壁包括相对于基底的上表面的倾斜部分，并且
其中，倾斜部分位于栅极结构的上表面的高度水平下方。
5.根据权利要求1所述的半导体装置，其中，第一蚀刻停止层和第二蚀刻停止层包括不同的材料。
6.根据权利要求1所述的半导体装置，其中，栅极结构包括：
栅电极；
栅极绝缘图案，位于栅电极的侧壁和栅电极的下表面上；
栅极间隔件，位于栅极绝缘图案的侧壁上；以及
盖图案，位于栅电极、栅极绝缘图案和栅极间隔件上。
7.根据权利要求6所述的半导体装置，其中，盖图案的下表面弯曲。
8.根据权利要求6所述的半导体装置，其中，盖图案的上表面的一部分与接触插塞的上部的下侧壁接触。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：
源极层/漏极层，位于基底上，与栅极结构相邻，
其中，接触插塞与源极层/漏极层竖直叠置。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括：
金属硅化物图案，位于源极层/漏极层的上表面与接触插塞的下表面之间，
其中，金属硅化物图案的上表面具有与接触插塞的下表面的形状对应的形状。
11.根据权利要求1所述的半导体装置，其中，栅极结构包括在与基底的上表面平行的第一方向上彼此间隔开的多个栅极结构，并且
其中，接触插塞与所述多个栅极结构中的相邻的栅极结构的相面对的侧壁接触。
12.根据权利要求11所述的半导体装置，所述半导体装置还包括：
多个有源鳍，位于基底上，
其中，所述多个有源鳍中的每个有源鳍在第一方向上延伸，并且
其中，所述多个栅极结构中的每个栅极结构位于所述多个有源鳍上，并且在与第一方向交叉的第二方向上延伸。
13.一种半导体装置，所述半导体装置包括：
基底；
栅极结构，位于基底上；
第一源极层/漏极层和第二源极层/漏极层，位于基底上，分别与栅极结构的第一侧壁和栅极结构的第二侧壁相邻；
第一层间绝缘层，位于基底和第一源极层/漏极层以及第二源极层/漏极层上；
第一蚀刻停止层、第二蚀刻停止层和第二层间绝缘层，顺序堆叠在栅极结构和第一层间绝缘层上；以及
第一接触插塞和第二接触插塞，分别位于第一源极层/漏极层和第二源极层/漏极层上，并且穿透第二层间绝缘层、第二蚀刻停止层、第一蚀刻停止层和第一层间绝缘层，
其中，第一接触插塞与栅极结构的第一侧壁和栅极结构的上表面的与栅极结构的第一侧壁相邻的部分直接接触，并且
其中，第二接触插塞通过第一层间绝缘层与栅极结构的第二侧壁间隔开。
14.根据权利要求13所述的半导体装置，
其中，第一接触插塞包括具有第一宽度的下部和具有比第一宽度大的第二宽度的上部，
其中，第一接触插塞的上部的下侧壁接触栅极结构的上表面的所述部分，并且，
其中，第一接触插塞具有具备台阶形状的下表面。
15.根据权利要求13所述的半导体装置，
其中，第一源极层/漏极层和第二源极层/漏极层融合在一起，并且
其中，第一层间绝缘层不完全填充融合在一起的第一源极层/漏极层和第二源极层/漏极层与器件隔离层之间的空间。
16.根据权利要求13所述的半导体装置，所述半导体装置还包括：
第一金属硅化物图案，位于第一源极层/漏极层与第一接触插塞之间；以及
第二金属硅化物图案，位于第二源极层/漏极层与第二接触插塞之间，
其中，第一金属硅化物图案具有具备台阶形状的上表面，并且
其中，第二金属硅化物图案位于第二源极层/漏极层和与第二接触插塞相邻的第一层间绝缘层之间。
17.根据权利要求13所述的半导体装置，其中，所述栅极结构包括：
栅电极；
栅极绝缘图案，位于栅电极的侧壁和栅电极的下表面上；
栅极间隔件，位于栅极绝缘图案的侧壁上；以及
盖图案，位于栅电极、栅极绝缘图案和栅极间隔件上，并且
其中，盖图案的下表面弯曲。
18.一种半导体装置，所述半导体装置包括：
基底；
第一栅极结构和第二栅极结构，位于基底上，其中，第一栅极结构和第二栅极结构中的每个包括：栅电极；栅极绝缘图案，位于栅电极的侧壁和栅电极的下表面上；栅极间隔件，位于栅极绝缘图案的侧壁上；以及盖图案，位于栅电极、栅极绝缘图案和栅极间隔件上；
源极层/漏极层，在基底上位于第一栅极结构与第二栅极结构之间；以及
接触插塞，位于源极层/漏极层上，
其中，接触插塞接触第一栅极结构的栅极间隔件的侧壁、第一栅极结构的盖图案的上表面的一部分和侧壁、第二栅极结构的栅极间隔件的侧壁以及第二栅极结构的盖图案的侧壁，并且
其中，接触插塞具有具备台阶形状的下表面。
19.根据权利要求18所述的半导体装置，所述半导体装置还包括：
第一蚀刻停止层、第二蚀刻停止层和层间绝缘层，顺序堆叠在第一栅极结构和第二栅极结构上，
其中，接触插塞穿透层间绝缘层、第二蚀刻停止层和第一蚀刻停止层。
20.根据权利要求19所述的半导体装置，
其中，栅极间隔件、盖图案和第二蚀刻停止层包括氮化物，并且
其中，第一蚀刻停止层和层间绝缘层包括氧化物。
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Family

ID=

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI796741B (zh) * 2021-01-22 2023-03-21 台灣積體電路製造股份有限公司 形成電晶體及接觸插塞的方法及積體電路結構

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020051154A (ko) * 2000-12-22 2002-06-28 윤종용 반도체 소자의 자기정렬 콘택 플러그 형성 방법
KR20080114241A (ko) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20120280325A1 (en) * 2011-05-03 2012-11-08 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140252424A1 (en) * 2013-03-05 2014-09-11 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
CN104377160A (zh) * 2013-08-14 2015-02-25 华邦电子股份有限公司 金属内连线结构及其工艺
CN104867967A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN105762105A (zh) * 2014-12-17 2016-07-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020051154A (ko) * 2000-12-22 2002-06-28 윤종용 반도체 소자의 자기정렬 콘택 플러그 형성 방법
KR20080114241A (ko) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20120280325A1 (en) * 2011-05-03 2012-11-08 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140252424A1 (en) * 2013-03-05 2014-09-11 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
CN104377160A (zh) * 2013-08-14 2015-02-25 华邦电子股份有限公司 金属内连线结构及其工艺
CN104867967A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN105762105A (zh) * 2014-12-17 2016-07-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
CN107919357A (zh) * 2016-10-05 2018-04-17 三星电子株式会社 半导体装置及制造半导体装置的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI796741B (zh) * 2021-01-22 2023-03-21 台灣積體電路製造股份有限公司 形成電晶體及接觸插塞的方法及積體電路結構
US11837603B2 (en) 2021-01-22 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Extended side contacts for transistors and methods forming same

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