TW201941435A - 具纏繞接觸的互補型ｆｅｔ及其形成方法 - Google Patents

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Abstract

本發明一般而言係關於諸如積體電路(Integrated circuit，IC)之半導體裝置之源極/汲極區域中纏繞接觸的形成，且更特定言之，係關於含有具纏繞接觸之互補型FET(Complementary field effect transistor，CFET)之堆疊式IC結構以及其形成方法。本發明揭示一種堆疊式IC結構，其包括在一基板上之一第一FET、在該第一FET上垂直堆疊之一第二FET、在該第二FET上之一介電層、及在FET間之一間隔層，其中每一FET具有在其周圍形成之一電隔離纏繞接觸。

Description

具纏繞接觸的互補型FET及其形成方法
本文揭示之標的一般而言係關於在諸如積體電路(IC)之半導體裝置之源極/汲極區域中之纏繞接觸的形成，特別是，係關於含有具纏繞接觸之互補型FET(CFET)之堆疊式IC結構以及其形成方法。
積體電路(IC)晶片以日漸縮小的規格形成於半導體晶圓上。在現今的技術節點上，如：7、10及14奈米技術，電晶體裝置經建構為三維(3D)之鰭式場效電晶體(Fin field effect transistor，FINFET)結構。然而，晶片製造商面臨著無數個5nm、3nm及超出此等的挑戰。目前，由於每個節點的製程複雜性與成本逐步上升，傳統晶片微縮不斷減緩。
此種晶片微縮問題的可能解決方案是閘極環繞技術。一複合閘極環繞技術之一實例為一互補型FET(CFET)，其中nFET及pFET奈米線/奈米片係垂直地堆疊在彼此之頂部上。然而，超過7nm之節點方面需要解決之CFET之加工複雜性之一為獨立地生長該nFET及pFET源極/汲極磊晶，同時維持垂直整合及電切斷。使用習知之CFET之奈米線/奈米片源極/汲極磊晶製程將形成重疊之n型摻雜磊晶及p型摻雜磊晶，使其難以形成獨立之n型及p型接觸，且對於纏繞接觸尤其困難。因此，需要一種形成具纏繞接觸之CFET之方法，其維持該nFET及pFET源極/汲極磊晶之垂直 整合及電切斷。
此外，最佳化源極/汲極接觸電阻仍然是成功技術微縮之重要方面。在互補型金氧半導體(Complementary metal-oxide-semiconductor，CMOS)技術之實例中，接入電阻受到接觸電阻限制，接觸電阻強烈地取決於接觸面積。因此，需要纏繞該源極/汲極磊晶之一接觸，因為其提供增加有效接觸面積之方式，同時保持積極微縮之接觸多晶矽間距(CPP；亦稱為電晶體閘極間距)。
本文揭示含有具纏繞接觸之互補型FET(CFET)之堆疊式IC結構及其形成方法。在本發明之第一態樣中，一堆疊式IC結構包括：在一基板上之第一FET，該第一FET包括至少一個第一閘極、至少一個第一源極及至少一個第一汲極；垂直地堆疊於該第一FET上之一第二FET，該第二FET包括至少一個第二閘極、至少一個第二源極及至少一個第二汲極，該等第一及第二閘極經垂直地對準，且該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份上並與其垂直地對準；在該第二FET上之一介電層；在垂直地堆疊之第一與第二源極及第一與第二汲極之每一者之間之一間隔層；圍繞該第一FET之該第一源極及該第一汲極之至少一者並橫向地向外延伸出其上之該第二FET之任何部份外之一第一橫向導電金屬區域；一第一垂直導電金屬區域，其自該第一橫向導電金屬區域向上延伸至該介電層之一頂表面；及一第二垂直導電金屬區域，其圍繞該第二FET之該第二源極及該第二汲極之至少一者並向上延伸至該介電層之頂表面，該第二垂直導電金屬區域與該第一垂直導電金屬區域未相交。
在本發明之第二態樣中，形成一堆疊式IC結構之方法包括：在一基板上形成一第一FET，該第一FET包括至少一個第一閘極、至 少一個第一源極及至少一個第一汲極；在該第一FET之該第一源極及該第一汲極上方形成一間隔層；在該間隔層上方形成一第二FET，該第二FET係垂直地堆疊在該第一FET上，該第二FET包括至少一個第二閘極、至少一個第二源極及至少一個第二汲極，該等第一及第二閘極經垂直地對準，且該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份上並與其垂直地對準；在該第二FET上方形成一介電層；形成一第一橫向導電金屬區域及一第一垂直導電金屬區域，該第一橫向導電金屬區域圍繞該第一FET之該第一源極及該第一汲極之至少一者並橫向地向外延伸出其上之該第二FET之任何部份，該第一垂直導電金屬區域自該第一橫向導電金屬區域向上延伸至該介電層之一頂表面；及形成一第二垂直導電金屬區域，該第二垂直導電金屬區域圍繞該第二FET之該第二源極及該第二汲極之至少一者，並向上延伸至該介電層之頂表面，該第二垂直導電金屬區域與該第一垂直導電金屬區域未相交。
在本發明之第三態樣中，形成一堆疊式IC結構之另一方法包括：在一基板上形成一第一FET，該第一FET包括至少一個第一閘極、至少一個第一源極及至少一個第一汲極；在該第一FET之該第一源極及第一汲極上方依此順序形成一隔離層及一間隔層；在該間隔層上方形成一第二FET，該第二FET係垂直地堆疊在該第一FET上，該第二FET包括至少一個第二閘極、至少一個第二源極及至少一個第二汲極，該等第一及第二閘極經垂直地對準，及該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份上並與其垂直地對準；圍繞該第一FET之該第一源極及該第一汲極之至少一者，及圍繞該第二FET之該第二源極及該第二汲極之至少一者形成一纏繞接觸；及在該纏繞接觸內形成一第一隔離柱及一第二隔離柱，使得該經纏繞之第一源極/汲極與該經纏繞之第二源極/汲極電隔離。
200‧‧‧部份FET結構
210‧‧‧閘極
220‧‧‧閘極間隔件
230‧‧‧奈米片堆疊
300‧‧‧初步結構
310‧‧‧奈米片堆疊
311‧‧‧SiGe層
311a、311b、311c‧‧‧SiGe
312‧‧‧奈米片堆疊層
312a/312b‧‧‧Si層
312c‧‧‧奈米片堆疊之最頂層
320‧‧‧基板
320a‧‧‧基板之頂表面
330‧‧‧絕緣層
330a‧‧‧絕緣層之頂表面之一部份
340‧‧‧虛置閘極
340a‧‧‧虛置閘極之頂表面
350‧‧‧假氧化層
360‧‧‧硬遮罩
360a‧‧‧硬遮罩之頂表面
370‧‧‧閘極間隔件
370a‧‧‧閘極間隔件之頂表面
400‧‧‧內部間隔件
410‧‧‧部份
420‧‧‧部份
510‧‧‧第一摻雜材料
610‧‧‧第一犧牲SiGe材料
610a‧‧‧第一SiGe材料之頂表面
610a’‧‧‧第一SiGe材料之頂表面
710‧‧‧水平
810‧‧‧間隔層
810a‧‧‧間隔層之頂表面之部份
810b‧‧‧間隔層之暴露部份
820‧‧‧第一FET結構
910‧‧‧第二摻雜材料
1010‧‧‧共形薄Si層
1020‧‧‧第二SiGe材料
1020a‧‧‧第二SiGe材料之頂表面
1020b‧‧‧第二SiGe材料之底表面
1110‧‧‧介電層
1110a‧‧‧介電層之頂表面
1210‧‧‧Si奈米片堆疊層之中心部份
1310‧‧‧高k金屬閘極(HKMG)
1320‧‧‧頂蓋
1330‧‧‧第二FET結構
1410‧‧‧第一垂直接觸開口
1420‧‧‧第二垂直接觸開口
1510‧‧‧橫向接觸開口
1610‧‧‧共形矽化物層
1710‧‧‧共形襯裡
1810‧‧‧導電金屬
1820‧‧‧第一垂直導電金屬區域
1830‧‧‧第一橫向導電金屬區域
1840‧‧‧第二垂直導電金屬區域
1910‧‧‧第一SiGe材料
1910a‧‧‧第一SiGe材料之頂表面
1910a’‧‧‧經蝕刻第一SiGe材料之頂表面
1910b‧‧‧第一SiGe材料之底表面
1910l、1910r‧‧‧第一SiGe材料之垂直邊緣
2010‧‧‧水平
2020‧‧‧隔離層
2020a‧‧‧隔離層之頂表面
2110‧‧‧間隔層
2110a‧‧‧間隔層之頂表面之部份
2110b‧‧‧間隔層之部份
2110c‧‧‧間隔層之頂表面之部份
2120‧‧‧第一FET結構
2210‧‧‧第二摻雜材料
2310‧‧‧共形薄Si層
2320‧‧‧第二SiGe材料
2320a‧‧‧第二SiGe材料之頂表面
2320b‧‧‧第二SiGe材料之底表面
2510‧‧‧介電層
2510a‧‧‧介電層之一頂表面
2610‧‧‧Si奈米片堆疊層之中心部份
2710‧‧‧高k金屬閘極(HKMG)
2720‧‧‧頂蓋
2730‧‧‧第二FET結構
2810‧‧‧隔離層之頂部部份
2910‧‧‧隔離層之部份
3110‧‧‧共形矽化物層
3120‧‧‧共形金屬填料
3120a‧‧‧共形金屬之頂表面
3210‧‧‧第一垂直開口
3220‧‧‧第二垂直開口
3230‧‧‧基板之頂表面之部份
3310‧‧‧介電材料
3320‧‧‧第一隔離柱
3330‧‧‧第二隔離柱
3410‧‧‧第二垂直開口
藉由以下本發明之各種態樣之詳細說明結合描繪本發明之各種具體實施例之隨附圖式可更容易地了解本發明之該等與其它特徵，其中：圖1描繪部份FET結構之一平面圖，其指示針對以下圖式每一者之一X截面位置及一Y截面位置。
圖2描繪用於形成本發明之結構之該等第一及第二FET之一初步結構，該初步結構包括在一奈米片堆疊上之(部份)虛置閘極。
圖3描繪該等奈米片堆疊層之特定及選擇性蝕刻及內部間隔件之形成。
圖4描繪在奈米片堆疊層邊緣上之一第一磊晶生長。
圖5描繪該結構之囊封及過量填充。
圖6描繪該過填充物之回蝕及平面化。
圖7描繪源極/汲極磊晶間隔層形成。
圖8描繪在奈米片堆疊層邊緣上之一第二磊晶生長。
圖9描繪該第二磊晶生長之共形Si層形成及囊封。
圖10描繪介電層形成及其平面化。
圖11描繪移除虛置閘極及特定奈米片堆疊層以及視情況薄化其它奈米片堆疊層。
圖12描繪HKMG及頂蓋形成。
圖13描繪一第一垂直接觸開口及一第二垂直接觸開口之形成。
圖14描繪一橫向接觸開口之形成及該第二垂直接觸開口之持續開口，其係藉由選擇性移除該等第一及第二磊晶之犠牲囊封以形成兩個纏繞接觸空穴。
圖15描繪共形矽化物層形成。
圖16描繪共形襯裡形成。
圖17描繪填充該等第一及第二垂直接觸開口及該橫向接觸開口。
圖18及隨後圖式表示與圖5-17不同之一具體實施例(但具有相同之原始圖2-4)。圖18描繪在該第一磊晶生長上之一第一不同磊晶生長，其緊接於圖2-4中所繪之方法步驟後。
圖19描繪該第一不同磊晶生長及隔離層形成之回蝕。
圖20描繪源極/汲極磊晶間隔層形成。
圖21描繪在奈米片堆疊層邊緣上之一第二磊晶生長。
圖22描繪共形Si層形成及該第二磊晶生長之囊封，及該共形Si層上之一第二不同磊晶生長。
圖23描繪部份間隔層移除。
圖24描繪介電層形成及其平面化。
圖25描繪移除該等虛置閘極及特定奈米片堆疊層以及視情況薄化其它奈米片堆疊層。
圖26描繪HKMG及頂蓋形成。
圖27描繪該介電層之移除及該隔離層之部份移除。
圖28描繪蝕刻該隔離層。
圖29描繪移除該第一不同磊晶生長及該第二不同磊晶生長。
圖30描繪共形矽化物層形成及該結構之金屬過量填充。
圖31描繪在一具體實施例中形成第一及第二垂直開口。
圖32描繪在圖31之該具體實施例中填充該等第一及第二垂直開口。
圖33描繪在另一具體實施例中形成第一及第二垂直開口。
圖34描繪在圖33之具體實施例中填充該等第一及第二垂直開口。
應注意本發明之圖式不必按比例繪製。該等圖式僅欲描繪本發明之典型態樣，因此不應視為限制本發明之範疇。在該等圖式中，圖式間之類似數字表示類似元件。
本文揭示所主張結構及方法之詳細具體實施例；然而，應了解所揭示之具體實施例僅為例示可以各種形式體現之所主張結構及方法。然而，本發明之標的可以許多不同形式體現，且不應視為限制於本文提出之示例性具體實施例。而是，提供該等示例性具體實施例使得本發明具連貫性且完備，並將向熟習本技術之人士完全地傳達本發明之範疇。
為了不模糊本發明之具體實施例之呈現，在以下詳細說明中，本技術熟知之某些處理步驟或操作可組合在一起以用於呈現及例示目的，且在某些情況下，可不詳細描述。在其它情況下，本技術熟知之某些處理步驟或操作可完全不描述。應了解以下說明較著重在本發明之各種具體實施例之特殊特徵或元件。
本發明一般而言係關於諸如積體電路(IC)之半導體裝置之源極/汲極區域中纏繞接觸的形成，且更特定言之，係關於含有具纏繞接觸之互補型FET(CFET)之堆疊式IC結構以及其形成方法。如上所述，使用CFET進展至7nm以上之節點需要一種可獨立地生長nFET及pFET源極/汲極磊晶同時維持垂直整合及電切斷的製程。以下參照該等圖式描述形成用於半導體裝置具纏繞接觸之CFET之方法，其維持該nFET及pFET源極/汲極磊晶之垂直整合及電切斷。此外，以下參照該等圖式描述形成用於半導體裝置具纏繞接觸之CFET之方法，其已改善源極/汲極接觸電阻同時保存積極性微縮之CPP。
圖1例示一部份FET結構200(呈平面圖)，其指示一X截面位置及一Y截面位置，以供以下圖式每一者之識別用。部份FET結構200在一奈米片堆疊230之頂部上包括一閘極210，其側邊有閘極間隔件220。該X截面為一跨越該閘極截面，而該Y截面為一跨越該奈米片堆疊截面，其與該X截面垂直且在該等閘極之間。
現參照本發明之結構之一第一具體實施例，將討論圖2至圖17。
圖2例示用於形成本發明之結構之一初步結構300。初步結構300為在一基板320上磊晶生長矽鍺(SiGe)311與矽(Si)312之交替層之一奈米片堆疊310之結果。然而，對於該等Si及SiGe層之堆疊可使用與圖2所繪不同之變化型。術語「磊晶生長」及「磊晶形成及/或生長」意指在一半導體材料之一沉積表面上生長一半導體材料，其中生長之該半導體材料可具有與該沉積表面之該半導體材料相同之結晶特性。在一磊晶生長製程中，控制該等源極氣體提供之該等化學反應物及設定該等系統參數使得該等沉積原子具有足夠能量到達該半導體基板之沉積表面，以在該表面上到處移動並將自身定向至該沉積表面之原子之晶體配置。因此，一磊晶半導體材料可具有與可形成於其上之該沉積表面相同之結晶特性。例如，在一{100}晶體表面上沉積之一磊晶半導體材料可呈現{100}定向。在某些具體實施例中，磊晶生長製程可選擇性地在半導體表面上形成，並可不在介電表面(諸如二氧化矽或氮化矽表面)上沉積材料。
奈米片堆疊310包括SiGe 311a之一最底層及Si 312c之一最頂層。奈米片堆疊310經描繪為具有六層(三個SiGe層及三個Si層)，然而可使用任何層數及組合，只要該等層在SiGe及Si間交替。奈米片堆疊310經描繪為該等層係呈奈米片形式，然而可改變任何給定奈米片層之寬度以得到一奈米線、一奈米橢球、一奈米棒等等之形式。SiGe層311可由例如SiGe20-60構成，其實例包括(但不限於)SiGe20、SiGe25、SiGe30...SiGe60。 基板320可由任何目前已知或日後開發之半導體材料構成，其可不受限地包括：矽、鍺、碳化矽、及該等基本上由一或多個III-V族化合物半導體組成者，其具有由式AlX1GaX2InX3AsY1PY2NY3SbY4所定義之組成，其中X1、X2、X3、Y1、Y2、Y3、及Y4表示相對比例，每一者大於或等於零且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適之基板包括II-VI族化合物半導體，其具有ZnA1CdA2SeB1TeB2之組成，其中A1、A2、B1、及B2係相對比例，每一者大於或等於零且A1+A2+B1+B2=1(1為總莫耳量)。一絕緣層330可存在於基板320上，且若存在，係位於基板320與奈米片堆疊310之間。絕緣層330可為例如一埋入氧化層(通常為SiO2)或在該製程早期形成之一底部介電隔離層(通常為SiN、SiBCN、SiOCN、SiOC、或低k材料之任何組合)。
初步結構300亦描繪在奈米片堆疊310上形成至少一個虛置閘極340的結果。圖中顯示兩個虛置閘極340，然而可形成任何數目的閘極340。可藉由在奈米片堆疊310之最頂層312c之頂部份上方沉積一虛置閘極材料形成虛置閘極340。「沉積」可包括適用於待沉積之材料之任何目前已知或日後開發之技術，包括(但不限於)例如：化學氣相沉積(Chemical vapor deposition，CVD)、低壓CVD(Low-pressure CVD，LPCVD)、電漿輔助CVD(Plasma-enhanced CVD，PECVD)、半常壓CVD(Semi-atmosphere，SACVD)及高密度電漿CVD(High density plasma CVD，HDPCVD)、快速熱化CVD(Rapid thermal CVD，RTCVD)、超高真空CVD(Ultra-high vacuum CVD，UHVCVD)、限制反應處理CVD(Limited reaction processing CVD，LRPCVD)、金屬有機CVD(Metalorganic CVD，MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(Physical vapor deposition，PVD)、原子層沉積(Atomic layer deposition，ALD)、化學氧化、分子束磊晶(Molecular beam epitaxy，MBE)、電鍍、蒸發。該虛置閘極材料可為例如多晶矽、非 晶矽或微晶矽。一保護層(例如一假氧化層350)可存在於虛置閘極340與奈米片堆疊310之間。
虛置閘極340受在其一頂表面上形成之一硬遮罩360保護。虛置閘極340也受在其側壁上形成之閘極間隔件370保護。閘極間隔件370也可沿硬遮罩360之側壁向上延伸。硬遮罩360及閘極間隔件370可為相同材料或可能為不同材料且可包含任何一或多個各種不同之絕緣材料，諸如Si3N4、SiBCN、SiNC、SiN、SiCO、SiO2、SiNOC等等。
圖3例示蝕刻奈米片堆疊310及形成內部間隔件400。更特定言之，首先進行蝕刻奈米片堆疊層311、312，以移除不在閘極間隔件370下且不在虛置閘極340下之部份410。蝕刻一般而言係指自一基板(或在該基板上形成之結構)移除材料，且常以在適當處之一遮罩進行，使得材料可選擇性地自該基板之某些區域移除，同時留下在該基板其它區域未受影響之材料。一般而言有兩種蝕刻類型：(i)濕式蝕刻及(ii)乾式蝕刻。濕式蝕刻係以一溶劑(諸如酸)進行，其可針對其選擇性地溶解一給定材料(諸如氧化物)，同時留下相對完整之另一材料(諸如多晶矽)之能力選擇。此選擇性蝕刻給定材料之能力對許多半導體製程是基本的。一濕式蝕刻通常將等向性蝕刻一均質材料(例如：氧化物)，但濕式蝕刻亦可各向異性地蝕刻單晶材料(例如：矽晶圓)。乾式蝕刻可使用電漿進行。電漿系統可藉由調整電漿參數以數個模式操作。一般電漿蝕刻產生電中性之高能自由基，其在晶圓表面反應。由於中性粒子自所有角度撞擊晶圓，此製程是等向性的。離子研磨(或濺鍍蝕刻)以惰性氣體之高能離子撞擊該晶圓，其大約以一方向接近該晶圓，因此此製程為高度各向異性的。反應離子蝕刻(Reactive-ion etching，RIE)在濺鍍與電漿蝕刻中間的條件下操作，且可用於產生深、窄特徵，諸如STI溝槽。
一般在蝕刻奈米片堆疊310後，接下來進行選擇性蝕刻奈米片堆疊310之SiGe層311，以移除在閘極間隔件370下之部份420。接著 在經蝕刻之部份420中形成內部間隔件400，因此位在閘極間隔件370下方。內部間隔件400可由任何合適之介電材料構成，例如Si3N4、SiBCN、SiNC、SiN、SiCO、SiO2、SiNOC等等。
圖4例示在奈米片堆疊310之Si層312之垂直邊緣上磊晶生長一第一摻雜材料510。摻雜是將雜質(摻雜物)引入基板內的製程。例如，摻雜磊晶用於形成一FET之源極及汲極區域。形成一摻雜磊晶可包括在磊晶生長期間將呈氣相之摻雜物引入一室中，使得在該生長製程期間逐步併入該等摻雜物。摻雜物具兩種類型：「供體」(或n型)及「受體」(或p型)。常見p型之矽中摻雜物(或矽基材料)為硼(B)及銦(In)，及n型為磷(P)、砷(As)及銻(Sb)。若一CFET之最底部之FET需要為nFET，則第一摻雜材料510將為n型摻雜，例如Si：P。然而，若一CFET之最底部之FET需要為pFET，則第一摻雜材料510將為p型摻雜，例如Si：B或SiGe：B。
圖5例示以一第一犠牲SiGe材料610囊封第一摻雜材料510。第一SiGe材料610具有較奈米片堆疊310之SiGe層311低之Ge百分比。當SiGe層311為例如SiGe30-60(如上述)時，第一SiGe材料610可為例如SiGe25。可例如藉由在第一摻雜材料510之表面上磊晶生長第一SiGe材料610進行所述之囊封。圖5亦例示過量填充第一SiGe材料610使得第一SiGe材料610之一頂表面610a在閘極間隔件370之一頂表面370a及硬遮罩360之一頂表面360a之上。所述過量填充可藉由任何上文討論之沉積技術進行，包括例如：電漿輔助化學氣相沉積(PECVD)。
圖6例示蝕刻第一SiGe材料610及第一摻雜材料510。進行蝕刻以移除在某水平710上之所有第一SiGe材料610及所有第一摻雜材料510。水平710係垂直地位於任兩個Si層312之間。在圖6之實例中，水平710位於Si層312a及Si層312b之間。
圖7例示在經蝕刻第一SiGe材料610之一頂表面610a’上形 成一間隔層810。間隔層810較佳為5至10奈米厚。間隔層810提供一第一(底部)FET之源極/汲極區域與一第二(上方)FET之源極/汲極區域之電切斷(第一及第二FET在以下討論)。間隔層810可藉由任何上述之沉積技術來沉積，包括例如：氣體團簇離子束(Gas cluster ion beam，GCIB)沉積或使用各向異性高密度電漿(High-density plasma，HDP)沉積結合等向性回蝕之沉積/蝕刻循環。
如圖2至圖7所示之處理總體產生其上有間隔層810之一第一FET結構820。第一FET結構820具有至少一個第一閘極區域(G1)(在此階段填充有犠牲SiGe)、至少一個第一源極(S1)及至少一個第一汲極(D1)(見圖7)。僅為例示目的，圖7描繪兩個第一閘極區域G1，兩個第一源極S1及兩個第一汲極D1。可使用任何數目之閘極區域/源極/汲極組合。
圖8例示在位於間隔層810上之一或多個Si層312之垂直邊緣上，在圖8之特定實例中，在Si層312c之垂直邊緣上，磊晶生長一第二摻雜材料910。若第一FET 820需為一nFET，則第一摻雜材料510將為n型摻雜且第二摻雜材料910將為p型摻雜，例如Si：B或SiGe：B。第二摻雜材料910較佳地為SiGe：B，其中該SiGe材料具有較所有存在之其它SiGe材料高之Ge百分比。例如，第二摻雜材料910可為SiGe45-65：B(即，45% Ge至65% Ge)。此處應注意在不同SiGe材料中之Ge百分比決定針對一給定蝕刻劑之一給定SiGe材料之蝕刻選擇性。
圖9例示在第二摻雜材料910之表面上磊晶生長一共形薄Si層1010。共形Si層1010較佳地為2至3奈米厚且由矽(Si)製成。圖9亦例示在共形Si層1010之表面上磊晶生長一第二SiGe材料1020。第二SiGe材料1020較佳地具有較SiGe奈米片堆疊層311低之Ge百分比。第二SiGe材料1020更佳地具有與第一SiGe材料610相同之Ge百分比(例如SiGe25)。生長第二SiGe材料1020使得第二SiGe材料1020之一頂表面1020a在硬遮罩360之下且第二SiGe材料1020之一底表面1020b在間隔層810 之頂表面之一部份810a上。
圖10例示形成及平面化一介電層1110。介電層1110在第二SiGe材料1020、間隔層810之暴露部份810b、閘極間隔件370及硬遮罩360上方形成(見圖9之硬遮罩360)。接著平面化介電層1110使得介電層1110之一頂表面1110a與虛置閘極340之一頂表面340a共平面。介電層1110可藉由任何已知或上述之平面化技術平面化，包括(但不限於)：CMP。介電層1110可由任何介電材料構成，包括(但不限於)：氧化物(諸如SiO2)及氮化物(諸如SiN)。介電層1110可藉由任何已知之沉積技術來沉積。
圖11例示選擇性移除虛置閘極340及SiGe奈米片堆疊層311(見圖式中之白色空穴)。可使用任何適合待移除之材料之已知移除製程。在所述移除期間，當需要移除一或多個在FET結構間之中間Si層時，Si奈米片堆疊層312之中心部份1210與在所述移除之前相較厚度減少。此厚度減少亦可稱為奈米片修邊。此種奈米片修邊以奈米控制進行，並允許在該閘極區域中之中間薄Si心軸之極受控移除，以形成高中間內部間隔件。
圖12例示形成高k金屬閘極(High-k metal gate，HKMG)1310代替每一虛置閘極340及SiGe奈米片堆疊層311(即，在圖11中之白色空穴所述之位置中形成HKMG 1310)。HKMG 1310之高k介電材料可為任何合適之高k介電材料，例如：HfO2及ZrO2。HKMG 1310之金屬閘極可包含一功函數金屬，諸如TiN、TiC、TiAl、TaN等等，且可進一步包含一或多個低電阻導電金屬，諸如W、Co及Ru。
圖12亦顯示在HKMG 1310之一最頂部表面上形成一頂蓋1320。頂蓋1320可由Si3N4、SiBCN、SiNC、SiN、SiCO、SiO2及SiNOC中之一或多者形成。頂蓋1320可由與閘極間隔件370相同材料或不同材料形成。
圖8至圖12所示之該處理總體產生一第二FET結構1330，其上具有介電層1110，其下具有間隔層810且係垂直地堆疊於第一FET 820 上。第二FET結構1330具有至少一個第二閘極(G2)、至少一個第二源極(S2)及至少一個第二汲極(D2)(見圖12)。僅為例示目的，圖12描繪兩個第二閘極G2、兩個第二源極S2及兩個第二汲極D2。可使用任何數目之閘極/源極/汲極組合。在本發明之某些具體實施例中，第一FET結構820之第一閘極(G1)及第二FET結構1330之第二閘極(G2)在處理期間同時形成且係電連接的。
圖13至圖17例示形成一第一橫向導電金屬區域及一第一垂直導電金屬區域，其提供該第一FET之纏繞接觸，及一第二垂直導電金屬區域，其提供該第二FET之纏繞接觸。
圖13例示形成一第一垂直接觸開口1410。第一垂直接觸開口1410自介電層1110之頂表面1110a，通過介電層1110，通過間隔層810延伸至第一SiGe材料610之頂表面610a’。第一垂直接觸開口1410允許進入第一FET結構820之第一源極(S1)及第一汲極(D1)。圖13亦例示形成一第二垂直接觸開口1420。第二垂直接觸開口1420自介電層1110之頂表面1110a，通過介電層1110之一部份，圍繞其上具有共形Si層1010之第二摻雜材料910並延伸至第二SiGe材料1020之頂表面1020a。第二垂直接觸開口1420允許進入第二FET結構1330之第二源極(S2)及第二汲極(D2)。第一及第二垂直接觸開口1410、1420可藉由蝕刻技術形成，例如定向性(各向異性)蝕刻。第一及第二垂直接觸開口1410、1420不合併及/或相交。
圖14例示經由第一及第二垂直接觸開口1410、1420選擇性移除第一及第二SiGe材料610、1020。移除第一SiGe材料610形成圍繞第一摻雜材料510之橫向接觸開口1510。所述移除可藉由一蝕刻技術進行，較佳地係等向性蝕刻。此處應注意在第二摻雜材料910上之共形Si層1010在蝕刻期間作用為一蝕刻停止層。
圖15例示在第一摻雜材料510及第二摻雜材料910上形成 一共形矽化物層1610。在第一摻雜材料510上之共形矽化物層1610係藉由在第一摻雜材料510之暴露表面上進行一矽化製程形成，而在第二摻雜材料910上之共形矽化物層1610係藉由在第二摻雜材料910上存在之共形Si層1010上進行一矽化製程來形成。
圖16例示在第一及第二垂直接觸開口1410、1420之壁、間隔層810之底表面810b、基板320之頂表面320a及共形矽化物層1610之表面上形成一共形襯裡1710。共形襯裡1710可由與之後填充並與其接觸之金屬相容之任何襯裡材料構成。共形襯裡1710可例如由TiN構成。
圖17例示以一導電金屬1810共形填充第一垂直接觸開口1410、橫向接觸開口1510及第二垂直接觸開口1420之開放空間。以導電金屬1810填充第一垂直接觸開口1410及橫向接觸開口1510分別形成上述之一第一垂直導電金屬區域1820及一第一橫向導電金屬區域1830，其接著提供第一FET 820(相較於第二FET 1330之一底部FET)之纏繞接觸。以導電金屬1810填充第二垂直接觸開口1420形成一第二垂直導電金屬區域1840，其接著提供第二FET 1330(相較於第一FET 820之一頂部FET)之纏繞接觸。
現參照本發明之結構的一第二具體實施例，將討論圖18至圖34。該第二具體實施例與該第一具體實施例不同之處在於，該等形成製程如同彼此之攝影底片。換言之，在該第一具體實施例中，該等個別纏繞接觸係藉由以金屬填充纏繞該等FET之個別開口來形成，而在該第二具體實施例中，該等個別纏繞接觸係藉由以一隔離材料填充在一集中(或共用)纏繞接觸中之分離開口來形成。
形成本發明之結構之該第二具體實施例以如所述且示於圖2至圖4之相同步驟開始。因此，圖18為針對該第二具體實施例之第一圖且延續自圖4。
圖18例示在第一摻雜材料510之表面上磊晶生長一第一 SiGe材料1910。第一SiGe材料1910具有較奈米片堆疊310之SiGe層311低之Ge百分比。當SiGe層311為例如SiGe30-60時(如上述)，第一SiGe材料1910可為例如SiGe25。生長第一SiGe材料1910使得第一SiGe材料1910之一頂表面1910a在硬遮罩360之下且第一SiGe材料1910之一底表面1910b在基板320之該頂表面之一部份上，或在絕緣層330存在下，如圖18之例中，在絕緣層330之該頂表面之一部份330a上。
圖19例示蝕刻第一SiGe材料1910及第一摻雜材料510。進行蝕刻以移除在某水平2010上之所有第一SiGe材料1910及所有第一摻雜材料510。水平2010係垂直地位於任兩個Si層312之間。在圖19之實例中，水平2010位於Si層312a及Si層312b之間。圖19亦例示在經蝕刻第一SiGe材料1910之一頂表面1910a’上方形成一隔離層2020，其中隔離層2020水平地延伸出第一SiGe材料1910之邊緣外。隔離層2020較佳地具有4至10奈米之厚度。隔離層2020可由任何絕緣材料構成，且可由與上述絕緣層330之材料相同或不同之材料構成。
圖20例示在隔離層2020之一頂表面2020a上形成一間隔層2110。間隔層2110較佳為5至10奈米厚。間隔層2110電切斷一第一(底部)FET結構之一第一源極及一第一汲極與一第二(頂部)FET結構之一第二源極及一第二汲極；該等第一及第二FET結構如下所述。間隔層2110可藉由任何上述之沉積技術來沉積，包括例如：氣體團簇離子束(GCIB)沉積或使用各向異性高密度電漿(HDP)沉積結合等向性回蝕之沉積/蝕刻循環。
接著圖18至20之如圖2至圖4所示之處理總體產生具有隔離層2020及其上之間隔層2110(依此順序)之一第一FET結構2120。第一FET結構2120具有至少一個第一閘極區域(G1)(在此階段填充有犠牲SiGe)、至少一個第一源極(S1)及至少一個第一汲極(D1)(見圖20)。僅為例示目的，圖20描繪兩個第一閘極區域G1、兩個第一源極S1及兩個 第一汲極D1。可使用任何數目之閘極區域/源極/汲極組合。
圖21例示磊晶生長一第二摻雜材料2210。第二摻雜材料2210生長在位於間隔層2110上之一或多個Si層312之垂直邊緣上，在圖21之特定實例中，在Si層312c之垂直邊緣上。若第一FET 2120需為一nFET，則第一摻雜材料510將為n型摻雜及第二摻雜材料2210將為p型摻雜，例如Si：B或SiGe：B。第二摻雜材料2210較佳地為SiGe：B，其中該SiGe材料具有較所有存在之其它SiGe材料高之Ge百分比。例如，第二摻雜材料2210可為SiGe45-65：B(即，45% Ge至65% Ge)。應再次注意在不同SiGe材料中之Ge百分比決定針對一給定蝕刻劑之一給定SiGe材料之蝕刻選擇性。
圖22例示在第二摻雜材料2210之表面上磊晶生長一共形薄Si層2310。共形Si層2310較佳地為2至3奈米厚且由矽(Si)製成。圖22亦例示在共形Si層2310之表面上磊晶生長一第二SiGe材料2320。第二SiGe材料2320較佳地具有較SiGe奈米片堆疊層311低之Ge百分比。第二SiGe材料2320更佳地具有與第一SiGe材料1910相同之Ge百分比(例如SiGe25)。生長第二SiGe材料2320使得第二SiGe材料之一頂表面2320a在硬遮罩360之下且第二SiGe材料2320之一底表面2320b在間隔層2110之頂表面之一部份2110a上。
圖23例示選擇性移除間隔層2110之未位於第二SiGe材料2320下之部份2110b(以虛線假想圖表示)。所述移除可藉由任何適於待移除之材料之已知移除技術進行，包括(但不限於)：蝕刻，諸如定向性蝕刻。
圖24例示形成及平面化一介電層2510。介電層2510在第二SiGe材料2320、間隔層2110之邊緣、隔離層2020之暴露頂表面2020a、閘極間隔件370及硬遮罩360上形成(關於硬遮罩360見圖23)。接著平面化介電層2510使得介電層2510之一頂表面2510a與虛置閘極340之一頂表面340a共平面。介電層2510可藉由任何已知或上述之平面化技術來平 面化，包括(但不限於)：CMP。介電層2510可由任何介電材料構成，包括(但不限於)：氧化物(諸如SiO2)及氮化物(諸如SiN)。介電層2510可藉由任何已知之沉積技術來沉積。
圖25例示選擇性移除虛置閘極340及SiGe奈米片堆疊層311(見圖式中之白色空穴)。可使用任何適合待移除之材料之已知移除製程。在所述移除期間，當需要移除一或多個FET結構間之中間Si層時，Si奈米片堆疊層312之中心部份2610與在所述移除之前相較厚度減少。此厚度減少亦可稱為奈米片修邊。此種奈米片修邊以奈米控制進行，並允許在該閘極區域中的中間薄Si心軸之極受控移除，以形成高中間內部間隔件。
圖26例示形成高k金屬閘極(HKMG)2710代替每一虛置閘極340及SiGe奈米片堆疊層311(即，在圖25中在以白色空穴所述之位置中形成HKMG 2710)。HKMG 2710之高k介電材料可為任何合適之高k介電材料，例如：HfO2及ZrO2。HKMG 2710之金屬閘極可包含一功函數金屬，諸如TiN、TiC、TiAl、TaN等等，且可進一步包含一或多個低電阻導電金屬，諸如W、Co及Ru。
圖26亦顯示在HKMG 2710之一最頂部表面上形成一頂蓋2720。頂蓋2720可由Si3N4、SiBCN、SiNC、SiN、SiCO、SiO2、SiNOC等等中之一或多者形成。頂蓋2720可由與閘極間隔件370之材料相同或不同材料形成。
圖21至圖26所示之該處理總體產生一第二FET結構2730，其上具有介電層2510，其下具有間隔層2110，且係垂直地堆疊於第一FET 2120上。第二FET結構2730具有至少一個第二閘極(G2)、至少一個第二源極(S2)及至少一個第二汲極(D2)(見圖26)。僅為例示目的，圖26描繪兩個第二閘極G2、兩個第二源極S2及兩個第二汲極D2。可使用任何數目之閘極/源極/汲極組合。
圖27至圖30例示形成包含該等第一及第二FET之一纏繞 接觸。
圖27例示移除介電層2510以及移除隔離層2020之不在第二SiGe材料2320下之一頂部部份2810(以虛線假想圖表示)。所述移除可藉由一蝕刻技術進行，例如定向性(各向異性)蝕刻。
圖28例示等向性蝕刻隔離層2020之部份2910。進行所述之蝕刻以暴露第一SiGe材料1910之垂直邊緣1910l、1910r。
圖29例示選擇性移除第一及第二SiGe材料1910、2320(參照回圖28)。所述移除可藉由任何已知或上述移除技術進行，諸如(但不限於)：蝕刻。此處應注意在第二摻雜材料2210上之共形Si層2310在蝕刻期間作用為一蝕刻停止層。
圖30例示在第一摻雜材料510及第二摻雜材料2210上形成一共形矽化物層3110。在第一摻雜材料510上之共形矽化物層3110係藉由在第一摻雜材料510之暴露表面上進行一矽化製程來形成，而在第二摻雜材料2210上之共形矽化物層3110係藉由在第二摻雜材料2210上存在之共形Si層2310上進行一矽化製程來形成。
如上述，圖27至圖30之編輯例示使用一共形金屬填料3120形成一纏繞接觸，其包含第一及第二FET 2120、2730兩者。為提供在第一FET 2120及第二FET 2730之間之導電分離，如下述相對圖31至圖34形成第一及第二隔離柱。共形金屬填料3120之金屬可為任何導電金屬且可與上述HKMG 2710之金屬相同或不同。
圖31例示形成一第一垂直開口3210及一第二垂直開口3220。第一垂直開口3210自共形金屬3120之一頂表面3120a向間隔層2110之頂表面之部份2110c延伸。間隔層2110之部份2110c未位在第二摻雜材料2210下。第二垂直開口3220自共形金屬3120之頂表面3120a延伸至基板320之頂表面之部份3230，或在絕緣層330之存在下，延伸至絕緣層330之該頂表面。部份3230未位在第一及第二摻雜材料510、2210下。第一及 第二垂直開口3210、3220可藉由一蝕刻技術形成，例如定向性(各向異性)蝕刻。第一及第二垂直開口3210、3220未合併及/或相交。
圖32例示以一介電材料3310填充第一及第二垂直開口3210、3220。介電材料3310可為任何介電材料，包括(但不限於)：氧化物(諸如：SiO2)及氮化物(諸如SiN)。介電材料3310可藉由任何已知之沉積技術來沉積。所述之以介電材料3310填充第一及第二垂直開口3210、3220分別形成一第一隔離柱3320及一第二隔離柱3330。
圖33係圖31之變化型，其中第二垂直開口3410具有與圖31之第二垂直開口3220不同之構形。圖33之垂直開口3410不像在圖31之垂直開口3220般通過間隔層2110。此差異係由於使用不同材料選擇性之不同開口技術所致。
圖34係圖32之變化型，其中第二垂直開口3410之不同構形已以介電材料3310填充。
無論第二垂直開口3220/3410之構形為何，第一及第二隔離柱3320、3330提供第一FET 2120與第二FET 2730之電隔離。
考量如上述之該第一具體實施例(例如：圖2至圖17)及該第二具體實施例(例如：圖18至圖34)兩者，本發明提供形成CFET之方法，及用於半導體裝置之具纏繞接觸之所得CFET，其維持垂直堆疊之FET之垂直整合及電切斷，即，nFET及pFET源極/汲極磊晶之電切斷。
本文所用之術語僅為描述特定具體實施例且不欲限制本發明。如本文所用，單數形式「一(a、an)」及「該」亦欲包括複數形式，除非上下文另外明確指明。應進一步了解術語「包含(comprises及/或comprising)」當用在此說明書中時，指明所述特徵、整體、步驟、操作、元件、及/或部件之存在，但不排除一或多個其它特徵、整體、步驟、操作、元件、部件及/或其群組之存在或添加。
在以下申請專利範圍中之所有手段或步驟以及功能元件之 對應結構、材料、行動、及同等物意欲包括用於與其它主張之元件組合進行該功能之任何結構、材料或行動，如所具體主張者。本發明之描述係用於例示及描述，但不欲窮盡或限制於所揭示形式之發明。熟習本技術者可在不悖離本發明之範疇及精神下容易地進行許多修正及變化。該等具體實施例經選擇並依序描述以最佳地解釋本發明之原理及實際應用，並使熟習本技術者針對適用於預期之特定用途之具各種修正的各種具體實施例來了解本發明。

Claims (20)

  1. 一種堆疊式積體電路結構，其包含：在一基板上之一第一FET，該第一FET包括至少一第一閘極、至少一第一源極及至少一第一汲極；垂直堆疊在該第一FET上之一第二FET、包括至少一第二閘極、至少一第二源極及至少一第二汲極之該第二FET，該等第一及第二閘極經垂直地對準，且該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份之上並與其垂直地對準。在該第二FET上之一介電層；在該等垂直堆疊之第一與第二源極及第一與第二汲極之每一者間的一間隔層；一第一橫向導電金屬區域，其圍繞該第一FET之該第一源極及該第一汲極之至少一者，並橫向地向外延伸出其上之該第二FET之任何部份外；一第一垂直導電金屬區域，其自該第一橫向導電金屬區域向上延伸至該介電層之頂表面；以及一第二垂直導電金屬區域，其圍繞該第二FET之該第二源極及該第二汲極之至少一者，並向上延伸至該介電層之頂表面，該第二垂直導電金屬區域與該第一垂直導電金屬區域未相交。
  2. 如申請專利範圍第1項所述之結構，其中該第一FET為第一極性類型且該第二FET為與該第一極性類型相反之第二極性類型。
  3. 如申請專利範圍第1項所述之結構，其中該等第一及第二FET係獨立地選擇自由以下組成之群：奈米線FET、奈米橢球FET、奈米棒FET 及奈米片FET。
  4. 如申請專利範圍第1項所述之結構，其進一步包含位在該基板上且在該第一FET下之一絕緣層。
  5. 如申請專利範圍第4項所述之結構，其進一步包含位於該等第一及第二閘極之側壁上之內部間隔件，自該等第一閘極側壁之下方部份向該第一FET之該第一源極及該第一汲極橫向延伸之該等內部間隔件之至少兩者的第一組，自該等第一閘極側壁之上方部份向該第一FET之該第一源極及該第一汲極橫向延伸之該等內部間隔件之至少兩者的第二組，及自該等第二閘極側壁之下方部份向該第二FET之該第二源極及該第二汲極橫向延伸之該等內部間隔件之至少兩者的第三組。
  6. 如申請專利範圍第5項所述之結構，其進一步包含在該等第一及第二源極及汲極上之一共形矽化物層。
  7. 如申請專利範圍第6項所述之結構，其進一步包含在該等第一及第二閘極之每一者上之一閘極頂蓋。
  8. 如申請專利範圍第7項所述之結構，其進一步包含位在該等第二閘極側壁之上方部份及該等閘極頂蓋之側壁上之閘極間隔件。
  9. 如申請專利範圍第8項所述之結構，其進一步包含在該介電層之頂表面下之該等第一橫向及垂直導電金屬區域及該第二垂直導電金屬區域之所有表面上之一共形襯裡。
  10. 一種形成一堆疊式積體電路結構之方法，其包含：在一基板上形成一第一FET，該第一FET包括至少一第一閘極、至少一第一源極及至少一第一汲極；在該第一FET之該第一源極及該第一汲極上方形成一間隔層；在該間隔層上方形成一第二FET，該第二FET垂直堆疊在該第一FET上，該第二FET包括至少一個第二閘極、至少一個第二源極及至少一個第二汲極，該等第一及第二閘極經垂直地對準，且該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份之上並與其垂直地對準；在該第二FET上方形成一介電層；形成一第一橫向導電金屬區域及一第一垂直導電金屬區域，該第一橫向導電金屬區域圍繞該第一FET之該第一源極及該第一汲極之至少一者，且橫向地向外延伸出其上之該第二FET之任何部份外，該第一垂直導電金屬區域自該第一橫向導電金屬區域向上延伸至該介電層之一頂表面；以及形成一第二垂直導電金屬區域，該第二垂直導電金屬區域圍繞該第二FET之該第二源極及該第二汲極之至少一者，並向上延伸至該介電層之頂表面，該第二垂直導電金屬區域與該第一垂直導電金屬區域未相交。
  11. 如申請專利範圍第10項所述之方法，其中在該第一FET上方形成該第一FET及該間隔層包含：磊晶生長矽鍺(SiGe)與矽之交替層之一奈米片堆疊，該奈米片堆疊之一最底層為SiGe且該奈米片堆疊之一最頂層為Si；在該奈米片堆疊之最頂層之一部份上形成至少一虛置閘極，該虛置閘極受在其頂表面上之一硬遮罩保護； 在該虛置閘極之側壁及該硬遮罩之側壁上形成閘極間隔件；蝕刻該奈米片堆疊層，以移除該等奈米片堆疊層之未在該等閘極間隔件及該虛置閘極下之部份；選擇性地蝕刻該奈米片堆疊之SiGe層，以移除在該等閘極間隔件下之SiGe層之部份；在該等SiGe層之經蝕刻部份中形成內部間隔件，該等內部間隔件位在該等閘極間隔件之下；在該奈米片堆疊之Si層之垂直邊緣上磊晶生長一第一摻雜材料；以一第一SiGe材料囊封該第一摻雜材料，該第一SiGe材料具有較該奈米片堆疊之SiGe層低之Ge百分率，且過量填充使得該第一SiGe材料之頂表面在該等閘極間隔件之頂表面與該硬遮罩之頂表面上；蝕刻該第一SiGe材料及該第一摻雜材料，以移除在一水平上之所有該第一SiGe材料與所有該第一摻雜材料，該水平垂直位於該奈米片堆疊之兩個Si層之間；以及在該經蝕刻之第一SiGe材料之頂表面上形成該間隔層。
  12. 如申請專利範圍第11項所述之方法，其中在該第二FET上方形成該第二FET及該介電層包含：在位於該間隔層上之該奈米片堆疊之一或多個Si層之垂直邊緣上磊晶生長一第二摻雜材料；在該第二摻雜材料表面上磊晶生長一共形Si層；磊晶生長一第二SiGe材料，其具有比該共形Si層之表面上之奈米片堆疊之SiGe層低之Ge百分比，使得該第二SiGe材料之頂表面在該硬遮罩之下且該第二SiGe材料之底表面在該間隔層之頂表面之一部份上；在該第二SiGe材料、該間隔層之暴露部份、該等閘極間隔件及該 硬遮罩上方形成一介電層；平面化該介電層使得該介電層之頂表面與該虛置閘極之頂表面大約共平面；移除該虛置閘極及該奈米片堆疊之SiGe層；以及形成一高k金屬閘極(HKMG)取代經移除之虛置閘極及該奈米片堆疊之經移除之SiGe層，並在該HKMG之頂表面上方形成一頂蓋。
  13. 如申請專利範圍第12項所述之方法，其中形成該等第一橫向及垂直導電金屬區域包含：自該介電層之頂表面，通過該介電層，通過該間隔層，且向該第一SiGe材料之頂表面形成一第一垂直接觸開口；選擇性地移除該第一SiGe材料，因而形成一橫向接觸開口；藉由在該第一摻雜材料之暴露表面上進行一矽化程序，在該第一摻雜材料上形成一共形矽化物層；在該第一垂直接觸開口之壁、該間隔層之底表面、該基板之頂表面及該共形矽化物層之表面上形成一共形襯裡；以及以一導電金屬填充該第一垂直接觸開口及該橫向接觸開口之開放空間，因而分別地形成該第一垂直導電金屬區域及該第一橫向導電金屬區域。
  14. 如申請專利範圍第13項所述之方法，其中形成該第二垂直導電金屬區域包含：自該介電層之頂表面，經過該介電層之一部份，圍繞其上具有該共形Si層之該第二摻雜材料，且至該第二SiGe材料之頂表面形成一第二垂直接觸開口；選擇性地移除該第二SiGe材料； 藉由在其上之該共形Si層上進行一矽化程序，在該第二摻雜材料上形成一共形矽化物層；在該第二垂直接觸開口之壁及該共形矽化物層上形成一共形襯裡；以及以一導電金屬填充該第二垂直接觸開口之開放空間，因而形成該第二垂直導電金屬區域。
  15. 如申請專利範圍第10項所述之方法，其中該第一FET為第一極性類型且該第二FET為與該第一極性類型相反之第二極性類型。
  16. 一種形成一堆疊式積體電路結構之方法，其包含：在一基板上形成一第一FET，該第一FET包括至少一第一閘極、至少一第一源極及至少一第一汲極；在該第一FET之該第一源極及該第一汲極上方依此順序形成一隔離層及一間隔層；在該間隔層上方形成一第二FET，該第二FET垂直地堆疊在該第一FET上，該第二FET包括至少一第二閘極、至少一第二源極及至少一第二汲極，該等第一及第二閘極經垂直地對準，且該第二源極之至少一部份及該第二汲極之至少一部份分別在該第一源極之至少一部份及該第一汲極之至少一部份之上並與其垂直地對準；圍繞該第一FET之該第一源極及該第一汲極之至少一者及圍繞該第二FET之該第二源極及該第二汲極之至少一者形成一纏繞接觸；以及在該纏繞接觸內形成一第一隔離柱及一第二隔離柱，使得該經纏繞第一源極/汲極與該經纏繞第二源極/汲極電隔離。
  17. 如申請專利範圍第16項所述之方法，其中在該第一FET上方形成該第一FET及該間隔層包含：磊晶生長矽鍺(SiGe)及矽之交替層之一奈米片堆疊，該奈米片堆疊之最底層為SiGe且該奈米片堆疊之最頂層為Si；在該奈米片堆疊之最頂層之一部份上形成至少一虛置閘極，該虛置閘極受在其頂表面上之一硬遮罩保護；在該虛置閘極之側壁及該硬遮罩之側壁上形成閘極間隔件；蝕刻該等奈米片堆疊層，以移除該等奈米片堆疊層之未在該等閘極間隔件及該虛置閘極下之部份；選擇性地蝕刻該奈米片堆疊之SiGe層，以移除該等SiGe層在該等閘極間隔件下之部份；在該等SiGe層之經蝕刻部份中形成內部間隔件，該等內部間隔件位在該等閘極間隔件之下；在該奈米片堆疊之Si層之垂直邊緣上磊晶生長一第一摻雜材料；磊晶生長一第一SiGe材料，其具有比該第一摻雜材料之表面上之奈米片堆疊之SiGe層低之Ge百分比，使得該第一SiGe材料之頂表面在該硬遮罩之下且該第一SiGe材料之底表面在該基板之頂表面之一部份上；蝕刻該第一SiGe材料及該第一摻雜材料，以移除在一水平上之所有該第一SiGe材料與所有該摻雜材料，該水平垂直地位於該奈米片堆疊之兩個Si層之間；在該經蝕刻第一SiGe材料之一頂表面上，及在該基板之不在該經蝕刻第一SiGe材料下之該頂表面上形成一隔離層；以及在該隔離層之一頂表面上形成一間隔層；以及 形成該第二FET包含：在位於該間隔層上之該奈米片堆疊之一或多個Si層之垂直邊緣上磊晶生長一第二摻雜材料；在該第二摻雜材料之表面上磊晶生長一共形Si層；磊晶生長一第二SiGe材料，其具有比該共形Si層之表面上之該奈米片堆疊之該等SiGe層低之Ge百分比，使得該第二SiGe材料之頂表面在該硬遮罩之下且該第二SiGe材料之底表面在該間隔層之頂表面之一部份上；移除該間隔層之不在該第二SiGe材料下之部份；在該第二SiGe材料、該間隔層之邊緣、該隔離層之經暴露頂表面、該等閘極間隔件及該硬遮罩上形成一介電層；平面化該介電層使得該介電層之頂表面與該虛置閘極之頂表面大約共平面；移除該虛置閘極及該奈米片堆疊之該等SiGe層；以及形成一高k金屬閘極(HKMG)取代經移除之虛置閘極及該奈米片堆疊之經移除之SiGe層，並在該HKMG之頂表面上方形成一頂蓋。
  18. 如申請專利範圍第17項所述之方法，其中形成該纏繞接觸包含：移除該介電層及該隔離層不在該第二SiGe材料下之一頂部份；等向性地蝕刻該隔離層使得該第一SiGe材料之垂直邊緣暴露；選擇性地移除該等第一及第二SiGe材料；藉由在該第一摻雜材料之經暴露表面上及在該第二摻雜材料之該共形Si層上進行一矽化程序，在該等第一及第二摻雜材料上形成一共形矽化物層；以及以一導電金屬過量填充，使得該等第一及第二摻雜材料與其上之共 形矽化物層與該間隔層之剩蝕部份由該導電金屬囊封，因而形成該纏繞接觸。
  19. 如申請專利範圍第18項所述之方法，其中形成該第一隔離柱包含自該纏繞接觸之一頂表面向該間隔層之頂表面之未在該第二摻雜材料下之一部份形成一第一垂直開口，並以一介電材料填充該第一垂直開口；以及形成該第二隔離柱包含自該纏繞接觸之一頂表面向該基板之頂表面之未在該等第一及第二摻雜材料下之一部份形成一第二垂直開口，並以該介電材料填充該第二垂直開口。
  20. 如申請專利範圍第16項所述之方法，其中該第一FET為第一極性類型且該第二FET為與該第一極性類型相反之第二極性類型。
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