CN109427778A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109427778A
CN109427778A CN201810993514.XA CN201810993514A CN109427778A CN 109427778 A CN109427778 A CN 109427778A CN 201810993514 A CN201810993514 A CN 201810993514A CN 109427778 A CN109427778 A CN 109427778A
Authority
CN
China
Prior art keywords
pattern
crystal face
fin
semiconductor
semiconductor pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810993514.XA
Other languages
English (en)
Other versions
CN109427778B (zh
Inventor
金锡勋
金东明
申东石
李承勋
李峭蒑
李炫姃
张星旭
赵南奎
崔珉姬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109427778A publication Critical patent/CN109427778A/zh
Application granted granted Critical
Publication of CN109427778B publication Critical patent/CN109427778B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本公开提供了半导体器件。一种半导体器件包括：在基板上的第一鳍型图案；在基板上的第二鳍型图案，平行于第一鳍型图案；以及在第一鳍型图案和第二鳍型图案上的外延图案。外延图案可以包括在第一鳍型图案和第二鳍型图案上的共用半导体图案。共用半导体图案可以包括与第一鳍型图案相邻的第一侧壁和与第二鳍型图案相邻的第二侧壁。第一侧壁可以包括第一下晶面、在第一下晶面上的第一上晶面、以及连接第一下晶面和第一上晶面的第一连接曲面。第二侧壁可以包括第二下晶面、在第二下晶面上的第二上晶面、以及连接第二下晶面和第二上晶面的第二连接曲面。

Description

半导体器件
技术领域
实施方式涉及一种半导体器件及其制造方法。
背景技术
作为提高半导体器件的密度的等比例缩小技术之一，已经提出在基板上形成鳍形硅主体并在硅主体的表面上形成栅极的多栅极晶体管。
由于这样的多栅极晶体管使用三维沟道，所以容易按比例缩小。此外，即使不增大多栅极晶体管的栅极长度，也可以改善电流控制能力。另外，可以有效地抑制其中沟道区域的电势受漏极电压影响的SCE(短沟道效应)。
发明内容
根据某些实施方式，提供一种半导体器件，该半导体器件包括：在基板上的第一鳍型图案；在基板上的第二鳍型图案，第二鳍型图案与第一鳍型图案平行；以及在第一鳍型图案和第二鳍型图案上的外延图案。外延图案包括在第一鳍型图案和第二鳍型图案上的共用半导体图案(shared semiconductor pattern)。共用半导体图案可以包括与第一鳍型图案相邻的第一侧壁和与第二鳍型图案相邻的第二侧壁。共用半导体图案的第一侧壁可以包括第一下晶面(first lower facet)、在第一下晶面上的第一上晶面(first upper facet)、以及连接第一下晶面和第一上晶面的第一连接曲面(first connecting curvedsurface)。共用半导体图案的第二侧壁可以包括第二下晶面、在第二下晶面上的第二上晶面、以及连接第二下晶面和第二上晶面的第二连接曲面。
根据某些实施方式，提供一种半导体器件，该半导体器件包括：在基板上的第一鳍型图案；在基板上的第二鳍型图案，第二鳍型图案与第一鳍型图案平行；以及在第一鳍型图案和第二鳍型图案上的外延图案。外延图案包括在第一鳍型图案和第二鳍型图案上的共用半导体图案。共用半导体图案可以包括：第一侧壁，与第一鳍型图案的外侧壁相邻；第二侧壁，与第二鳍型图案的外侧壁相邻；上表面，连接第一侧壁和第二侧壁；以及底表面，在第一鳍型图案的内侧壁和第二鳍型图案的内侧壁之间延伸，其中沿着第一方向从该底表面的最低部分到该底表面的最高部分的高度小于从该底表面的最高部分到与该底表面的最高部分重叠的该上表面的高度。
根据某些实施方式，提供一种半导体器件，该半导体器件包括：第一鳍型图案和第二鳍型图案，在基板上分隔开第一距离；第三鳍型图案和第四鳍型图案，在基板上分隔开大于第一距离的第二距离；在第一鳍型图案和第二鳍型图案上的第一外延图案；以及在第三鳍型图案和第四鳍型图案上的第二外延图案，其中第一外延图案包括在第一鳍型图案和第二鳍型图案上的第一共用半导体图案以及沿着第一共用半导体图案的第一侧壁和第二侧壁延伸的第一覆盖半导体图案，第二外延图案包括在第三鳍型图案和第四鳍型图案上的第二共用半导体图案以及沿着第二共用半导体图案的第三侧壁和第四侧壁延伸的第二覆盖半导体图案，第一共用半导体图案的第一侧壁包括第一下晶面、在第一下晶面上的第一上晶面、连接第一下晶面和第一上晶面的第一连接曲面，第二共用半导体图案的第三侧壁包括第二下晶面、在第二下晶面上的第二上晶面、连接第二下晶面和第二上晶面的第二连接曲面，第一共用半导体图案的上表面和第二共用半导体图案的上表面分别包括最上部分和最下部分，并且关于第一共用半导体图案的上表面的最上部分和最下部分之间的高度差小于关于第二共用半导体图案的上表面的最上部分和最下部分之间的高度差。
根据某些实施方式，提供一种制造半导体器件的方法，该方法包括：在基板上形成第一鳍型图案和第二鳍型图案，第一鳍型图案与第二鳍型图案平行；在第一鳍型图案和第二鳍型图案上形成初始共用半导体图案，该初始共用半导体图案包括从第一鳍型图案延伸的第一初始侧壁和从第二鳍型图案延伸的第二初始侧壁；通过对初始共用半导体图案执行氢处理，形成共用半导体图案，该共用半导体图案包括第一侧壁和第二侧壁，其中第一侧壁包括第一下晶面、在第一下晶面上的第一上晶面、以及连接第一下晶面和第一上晶面的第一连接曲面，该第二侧壁包括第二下晶面、在第二下晶面上的第二上晶面、以及连接第二下晶面和第二上晶面的第二连接曲面。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域技术人员将变得明显，附图中：
图1示出用于说明根据某些实施方式的半导体器件的平面图；
图2至图4分别示出沿着图1的线A-A、B-B和C-C截取的截面图；
图5示出图4的部分Q的放大图；
图6示出用于说明根据某些实施方式的半导体器件的图；
图7和图8示出用于说明根据某些实施方式的半导体器件的图；
图9和图10示出用于说明根据某些实施方式的半导体器件的图；
图11和图12分别示出用于说明根据某些实施方式的半导体器件的图；
图13和图14示出用于说明根据某些实施方式的半导体器件的图；
图15示出用于说明根据某些实施方式的半导体器件的图；
图16和图17示出用于说明根据某些实施方式的半导体器件的图；
图18和图19示出用于说明根据某些实施方式的半导体器件的图；
图20示出用于说明根据某些实施方式的半导体器件的图；
图21示出用于说明根据某些实施方式的半导体器件的平面图；
图22示出沿着图21的线C-C和E-E截取的截面图；
图23A和图23B分别示出图22的区域R和区域S的放大图；以及
图24至图29示出根据某些实施方式的制造半导体器件的方法中的阶段。
具体实施方式
在根据某些实施方式的半导体器件的附图中，示出包括针状图案形状的沟道区域的鳍型晶体管(FinFET)。然而，实施方式不限于此。不用说，根据某些实施方式的半导体器件可以包括隧穿场效应晶体管(FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据某些实施方式的半导体器件可以包括双极结晶体管和横向双扩散晶体管(LDMOS)等。
图1是用于说明根据某些实施方式的半导体器件的平面图。图2至图4是分别沿着图1的线A-A、B-B和C-C截取的截面图。图5是图4的部分Q的放大图。为了说明的方便，图1仅示出第一鳍型图案110、第二鳍型图案210、第一栅电极120、第二栅电极220和第一外延图案150。
参照图1至图5，根据某些实施方式的半导体器件可以包括第一鳍型图案110、第二鳍型图案210、第一栅电极120、第二栅电极220和第一外延图案150。
基板100可以是块体基板或绝缘体上硅(SOI)。可选地，基板100可以是硅基板，并可以包含其它材料，例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。
第一鳍型图案110可以在基板100上沿着第一方向X1延伸得长。第一鳍型图案110可以从基板100突出。第一鳍型图案110可以包括沿着第二方向Y1彼此面对的第一侧壁110a和第二侧壁110b。第二鳍型图案210可以在基板100上沿着第一方向X1延伸得长，例如可以平行于第一鳍型图案110。第二鳍型图案210可以从基板100突出。第二鳍型图案210可以包括沿着第二方向Y1彼此面对的第一侧壁210a和第二侧壁210b。
第一鳍型图案110和第二鳍型图案210可以形成为沿着第二方向Y1彼此相邻且彼此间隔开。第一鳍型图案110和第二鳍型图案210可以并排地形成。例如，第一鳍型图案110和第二鳍型图案210可以布置在第二方向Y1上。例如，第一鳍型图案110和第二鳍型图案210可以分别包括在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。第一鳍型图案110的长边和第二鳍型图案210的长边可以彼此面对。
第一鳍型图案110和第二鳍型图案210可以是基板100的一部分，并可以包括从基板100生长的外延层。第一鳍型图案110和第二鳍型图案210可以包括例如硅或锗，其是元素半导体材料。此外，第一鳍型图案110和第二鳍型图案210可以包含化合物半导体，并可以包含例如IV-IV族化合物半导体或III-V族化合物半导体。
以IV-IV族化合物半导体为例，第一鳍型图案110和第二鳍型图案210可以是包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或者通过用IV族元素掺杂这些元素而获得的化合物。
以III-V族化合物半导体为例，第一鳍型图案110和第二鳍型图案210可以是通过使作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种结合而形成的二元化合物、三元化合物或四元化合物之一。
在根据某些实施方式的半导体器件中，第一鳍型图案110和第二鳍型图案210被示出为包括硅的硅鳍型图案。
在参照图1至图5描述的半导体器件中，第一鳍型图案110和第二鳍型图案210可以包括相同类型晶体管的沟道区域。例如，第一鳍型图案110和第二鳍型图案210可以用作PMOS晶体管的沟道区域。
场绝缘膜105可以形成在基板100上。场绝缘膜105可以覆盖第一鳍型图案110的一部分和第二鳍型图案210的一部分。例如，场绝缘膜105可以覆盖第一鳍型图案110的侧壁的一部分和第二鳍型图案210的侧壁的一部分。
第一鳍型图案110的上表面和第二鳍型图案210的上表面可以从形成在第一鳍型图案110的长边和第二鳍型图案210的长边之间的场绝缘膜105的上表面向上突出。具体地，第一鳍型图案110和第二鳍型图案210可以沿着第三方向Z1距基板100更远地延伸，使得其上表面与场绝缘膜105的上表面相比距基板100更远。第一鳍型图案110和第二鳍型图案210可以由基板100上的场绝缘膜105限定。换言之，场绝缘膜105可以在第一鳍型图案110和第二鳍型图案210之间延伸。
场绝缘膜105可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一个。此外，场绝缘膜105还可以包括形成在第一鳍型图案110和场绝缘膜105之间以及在第二鳍型图案210和场绝缘膜105之间的至少一个或更多个场衬垫膜。当场绝缘膜105还包括场衬垫膜时，场衬垫膜可以包含多晶硅、非晶硅、硅氮氧化物、硅氮化物和硅氧化物中的至少一种。
第一栅电极120可以沿着第二方向Y1延伸并可以与第一鳍型图案110和第二鳍型图案210相交。第一栅电极120可以在第一鳍型图案110、第二鳍型图案210和场绝缘膜105上。第二栅电极220可以沿着第二方向Y1延伸并可以与第一鳍型图案110和第二鳍型图案210相交。第二栅电极220可以在第一鳍型图案110、第二鳍型图案210和场绝缘膜105上。
第二栅电极220可以形成为与第一栅电极120平行。第一栅电极120和第二栅电极220可以沿着第一方向X1彼此间隔开。第一栅电极120和第二栅电极220可以具有相同的配置并可以分别包裹从场绝缘膜105的上表面向上突出的第一鳍型图案110和第二鳍型图案210(图3示出第一栅电极120)。换言之，第一栅电极120和第二栅电极220两者可以覆盖第一鳍型图案110和第二鳍型图案210的分别从场绝缘膜105的上表面向上突出的部分的侧壁和上表面。
第一栅电极120和第二栅电极220可以包含钽氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种。第一栅电极120和第二栅电极220可以每个包含导电的金属氧化物、导电的金属氮氧化物等，并可以包含上述物质的氧化形式。
第一栅电极120和第二栅电极220可以通过置换工艺或后栅极工艺形成，而不限于此。
第一栅极间隔物140可以形成在第一栅电极120的侧壁上。第一栅极间隔物140可以限定第一栅极沟槽140t。第二栅极间隔物240可以形成在第二栅电极220的侧壁上。第二栅极间隔物240可以限定第二栅极沟槽240t。第一栅极间隔物140和第二栅极间隔物240可以包含例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)及其结合中的至少一种。第一栅极间隔物140和第二栅极间隔物240被分别示出为单个膜，但是不限于此，并且当然可以具有多个膜的结构。
第一栅极绝缘膜130可以形成在第一鳍型图案110和第一栅电极120之间以及在第二鳍型图案210和第一栅电极120之间。第一栅极绝缘膜130可以沿着从场绝缘膜105向上突出的第一鳍型图案110的轮廓和第二鳍型图案210的轮廓形成。第一栅极绝缘膜130可以沿着第一栅极沟槽140t的侧壁和底表面形成。第一栅极绝缘膜130可以形成在第一栅极间隔物140和第一栅电极120之间。
第二栅极绝缘膜230可以形成在第一鳍型图案110和第二栅电极220之间以及在第二鳍型图案210和第二栅电极220之间。第二栅极绝缘膜230可以沿着从场绝缘膜105向上突出的第一鳍型图案110的轮廓和第二鳍型图案210的轮廓形成。第二栅极绝缘膜230可以沿着第二栅极沟槽240t的侧壁和底表面形成。第二栅极绝缘膜230可以形成在第二栅极间隔物240和第二栅电极220之间。
与图2所示的配置不同，界面层可以分别在第一栅极绝缘膜130和第一鳍型图案110之间以及在第二栅极绝缘膜230和第一鳍型图案110之间。此外，与图3所示的配置不同，层间层可以分别在第一栅极绝缘膜130和第一鳍型图案110之间以及在第一栅极绝缘膜130和第二鳍型图案210之间。
如果第一鳍型图案110和第二鳍型图案210是硅鳍型图案，则界面层可以包括例如硅氧化物。根据包括在第一鳍型图案110和第二鳍型图案210中的材料，界面层可以变化。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括具有比硅氧化物膜的介电常数高的介电常数的高电介质材料。例如，第一栅极绝缘膜130和第二栅极绝缘膜230可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物以及铌酸铅锌中的至少一种。
第一凹陷115和第二凹陷215的每个可以沿着第一方向X1形成在第一栅电极120和第二栅电极220之间，并沿着第三方向Z1在第一栅电极120和第二栅电极220下面，例如更靠近基板100。例如，第一凹陷115或第二凹陷215的第一侧壁可以直接在第一栅极间隔物140之下，并且由第一凹陷115或第二凹陷215的底表面沿着第一方向X1连接的第一凹陷115或第二凹陷215的第二侧壁可以直接在第二栅极间隔物240下面。换言之，第一凹陷115或第二凹陷215的各自侧壁可以与第一栅极间隔物140和第二栅极间隔物240中的一个重叠。第一凹陷115可以形成在第一鳍型图案110中，第二凹陷215可以形成在第二鳍型图案210中。
在图4中，第一鳍型图案110和第二鳍型图案210的与场绝缘膜105的上表面、第一凹陷115的底表面和第二凹陷215的底表面相交的点被示出为沿着第三方向Z1位于与场绝缘膜105的上表面相同的高度。然而，实施方式不限于此。当然，第一凹陷115的底表面和第二凹陷215的底表面可以比场绝缘膜105的上表面更靠近基板100。
第一外延图案150可以形成在第一鳍型图案110和第二鳍型图案210上且在第一栅电极120和第二栅电极220之间。第一外延图案150的一部分可以形成在第一凹陷115和第二凹陷215的每个中。第一外延图案150可以通过外延生长工艺形成。
第一外延图案150可以被包括在使用第一鳍型图案110和第二鳍型图案210作为沟道区域的晶体管的源极/漏极中。例如，第一外延图案150可以被包括在包括多个沟道区域的晶体管的合并的源极/漏极中。由于第一鳍型图案110和第二鳍型图案210可以用作PMOS晶体管的沟道区域，所以第一外延图案150可以被包括在PMOS晶体管的源极/漏极中。
第一外延图案150可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料，例如SiGe。例如，压应力材料可以通过向第一鳍型图案110和第二鳍型图案210施加压应力而提高沟道区域中的载流子的迁移率。
第一外延图案150可以包括掺杂的p型掺杂剂。第一外延图案150可以包括例如B、In、Ga和Al中的至少一种。此外，在某些情况下，第一外延图案150可以包含碳(C)以防止p型杂质扩散到沟道区域中。
第一外延图案150可以包括第一籽晶膜151、第二籽晶膜152、第一共用半导体图案160和第一覆盖半导体图案165。
第一籽晶膜151可以形成在第一鳍型图案110上，第二籽晶膜152可以形成在第二鳍型图案210上。例如，第一籽晶膜151可以沿着第一凹陷115形成，第二籽晶膜152可以沿着第二凹陷215形成。第一籽晶膜151和第二籽晶膜152可以沿着第二方向Y1彼此间隔开，例如对应于第一鳍型图案110和第二鳍型图案210之间的间隔。
第一籽晶膜151和第二籽晶膜152可以用作外延生长的籽晶。第一籽晶膜151和第二籽晶膜152的每个可以包含化合物半导体，并可以包含例如硅锗。作为示例，第一籽晶膜151和第二籽晶膜152可以包含p型杂质。
第一共用半导体图案160可以形成在第一鳍型图案110和第二鳍型图案210上。第一共用半导体图案160可以形成在第一籽晶膜151和第二籽晶膜152上。
第一共用半导体图案160可以形成在第一鳍型图案110和第二鳍型图案210之上。第一共用半导体图案160可以连接第一鳍型图案110和第二鳍型图案210。第一共用半导体图案160的第一部分可以在第一凹陷115中，第一共用半导体图案160的第二部分可以在第二凹陷215中，第一共用半导体图案160的第三部分(例如剩余部分)可以在场绝缘膜105的上表面上。在图2中，为了说明的方便，第一共用半导体图案160的上表面和第一鳍型图案110的上表面被示出为共平面，实施方式不限于此。
第一共用半导体图案160可以包括化合物半导体材料，并可以包括例如硅锗。例如，第一共用半导体图案160的锗的份数可以大于第一籽晶膜151和第二籽晶膜152的任一个中的锗的份数。当第一共用半导体图案160、第一籽晶膜151和第二籽晶膜152包含p型杂质时，第一共用半导体图案160中包含的p型杂质的浓度可以高于第一籽晶膜151和第二籽晶膜152的任一个中包含的p型杂质的浓度。
第一共用半导体图案160可以包括第一侧壁161、第二侧壁162、上表面163和底表面164。
第一共用半导体图案160的第一侧壁161可以与第一鳍型图案110相邻。第一共用半导体图案160的第一侧壁161可以与第一鳍型图案110的第一侧壁110a相邻。第一共用半导体图案160的第二侧壁162可以与第二鳍型图案210相邻。第一共用半导体图案160的第二侧壁162可以与第二鳍型图案210的第二侧壁210b相邻。第一共用半导体图案160的第一侧壁161和第一共用半导体图案160的第二侧壁162可以沿着第三方向Z1在远离基板100的上表面的方向上延伸。
第一共用半导体图案160的第一侧壁161可以包括第一下内晶面161a、在第一下内晶面161a上的第一上内晶面161b、以及连接第一下内晶面161a和第一上内晶面161b的第一连接内曲面161c。第一共用半导体图案160的第二侧壁162可以包括第二下内晶面162a、在第二下内晶面162a上的第二上内晶面162b、以及连接第二下内晶面162a和第二上内晶面162b的第二连接内曲面162c。在此特定示例中，第一下内晶面161a和第一上内晶面161b是线性的并在它们的线性结束的地方接合第一连接内曲面161c。类似地，第二下内晶面162a和第二上内晶面162b是线性的并在它们的线性结束的地方接合第二连接内曲面162c。
具体地，第一下内晶面161a可以沿着第三方向Z1远离基板100的上表面且沿着第二方向Y1远离第一侧壁110a和底表面164延伸。第一上内晶面161b可以沿着第三方向Z1远离基板100的上表面且沿着第二方向Y1朝向第一侧壁110a返回地延伸。类似地，第二下内晶面162a可以沿着第三方向Z1远离基板100的上表面且沿着第二方向Y1远离第二侧壁210b和底表面164延伸。第二上内晶面162b可以沿着第三方向Z1远离基板100的上表面且沿着第二方向Y1朝向第二侧壁210b返回地延伸。特别地，所有的晶面(facet)可以以相对于基板100的上表面的倾斜角延伸。
例如，第一下内晶面161a、第一上内晶面161b、第二下内晶面162a和第二上内晶面162b中的每个可以被包括在{111}晶体平面族中。第一下内晶面161a、第一上内晶面161b、第二下内晶面162a和第二上内晶面162b的每个可以是被包括在{111}晶体平面族中的晶体平面之一。
第一共用半导体图案160的上表面163可以连接第一共用半导体图案160的第一侧壁161和第一共用半导体图案160的第二侧壁162。这里，术语“上表面”是指连接第一上内晶面161b结束(例如结束其线性)的点和第二上内晶面162b结束(例如结束其线性)的点的平面。
在图4中，第一共用半导体图案160的上表面163被示出为向上凸起，例如，第一共用半导体图案160的第一侧壁161的终点和第一共用半导体图案160的第二侧壁162的终点之间的连接可以是向上凸起的，但是不限于此。另外地，上表面163可以是线性的并沿着第一方向X1延伸。
第一共用半导体图案160的底表面164可以形成在第一鳍型图案110的第二侧壁110b和第二鳍型图案210的第一侧壁210a之间。第一共用半导体图案160的底表面164可以具有相对于第一共用半导体图案160的凹入形状，例如可以从基板100以相对于基板100的上表面的倾斜角沿着第三方向Z1向上延伸。空气间隙可以形成在第一共用半导体图案160的底表面164和场绝缘膜105的上表面之间，但是实施方式不限于此。如果空气间隙被形成，则空气间隙可以含有空气以及在半导体器件的制造工艺中使用的工艺气体等。此外，沿着第三方向Z1从场绝缘膜105的上表面(例如从底表面164的最低点)到底表面164的最高点164’的高度S1可以小于沿着第三方向Z1从底表面164的最高点164’到上表面163的沿着第三方向Z1与底表面164的最高点164’重叠的部分的高度S2。底表面164的曲率可以是连续的。
第一覆盖半导体图案165可以形成在第一共用半导体图案160上。第一覆盖半导体图案165可以沿着第一共用半导体图案160的第一侧壁161、第一共用半导体图案160的上表面163和第一共用半导体图案160的第二侧壁162延伸。第一覆盖半导体图案165可以包括元素半导体材料，例如硅。第一覆盖半导体图案165可以包括第一侧壁166、第二侧壁167和上表面168。
第一覆盖半导体图案165的第一侧壁166可以位于第一共用半导体图案160的第一侧壁161上。第一覆盖半导体图案165的第一侧壁166可以对应于第一共用半导体图案160的第一侧壁161。第一覆盖半导体图案165的第二侧壁167可以位于第一共用半导体图案160的第二侧壁162上。第一覆盖半导体图案165的第二侧壁167可以对应于第一共用半导体图案160的第二侧壁162。
第一覆盖半导体图案165的第一侧壁166可以包括第一下外晶面166a和在第一下外晶面166a上的第一上外晶面166b。第一下外晶面166a可以与第一下内晶面161a对齐，第一上外晶面166b可以与第一上内晶面161b对齐。
第一覆盖半导体图案165的第二侧壁167可以包括第二下外晶面167a和在第二下外晶面167a上的第二上外晶面167b。第二下外晶面167a可以与第二下内晶面162a对齐，第二上外晶面167b可以与第二上内晶面162b对齐。
在根据某些实施方式的半导体器件中，第一下外晶面166a可以直接连接到第一上外晶面166b，第二下外晶面167a可以直接连接到第二上外晶面167b。
第一下外晶面166a、第一上外晶面166b、第二下外晶面167a和第二上外晶面167b的每个可以被包括在{111}晶体平面族中。第一下外晶面166a、第一上外晶面166b、第二下外晶面167a和第二上外晶面167b中的每个可以是被包括在{111}晶体平面族中的晶体平面之一。
第一覆盖半导体图案165的上表面168可以将第一覆盖半导体图案165的第一侧壁166连接到第一覆盖半导体图案165的第二侧壁167。例如，第一覆盖半导体图案165的上表面168可以与基板100的上表面平行。
在图4和图5中，第一共用半导体图案160的第一侧壁161可以包括第一末端T1，第一覆盖半导体图案165的第一侧壁166可以包括第二末端T2。这里，术语“末端”可以指第一共用半导体图案160的第一侧壁161和第一覆盖半导体图案165的第一侧壁166当中在第二方向Y1上距第一鳍型图案的第一侧壁110a最远地定位的点。
在根据某些实施方式的半导体器件中，第一共用半导体图案160的第一侧壁161的第一末端T1可以位于第一连接内曲面161c上。第一覆盖半导体图案165的第一侧壁166的第二末端T2可以是第一下外晶面166a和第一上外晶面166b彼此连接的点。
例如，第一共用半导体图案160的第一侧壁161的第一末端T1和第一覆盖半导体图案165的第一侧壁166的第二末端T2之间的距离L1大于第一下内晶面161a和第一下外晶面166a之间的距离L2。第一共用半导体图案160的第一侧壁161的第一末端T1和第一覆盖半导体图案165的第一侧壁166的第二末端T2之间的距离L1大于第一上内晶面161b和第一上外晶面166b之间的距离L3。这里，“晶面之间的距离”可以指平行于基板100的上表面的虚拟平面与内晶面和外晶面相交的点之间的距离。
此外，形成在第一共用半导体图案160的第一侧壁161上的第一覆盖半导体图案165的至少一部分的宽度随着其远离基板100而逐渐增大，然后，该宽度可以逐渐减小。也就是，第一覆盖半导体图案165可以包括随着其远离基板100在宽度上逐渐增大和逐渐减小的部分。这里，术语“宽度”可以指平行于基板100的上表面的虚拟平面与第一覆盖半导体图案165相交的部分的宽度。换言之，第一共用半导体图案160的第一侧壁161的至少一部分和第一覆盖半导体图案165的第一侧壁166的至少一部分之间的距离可以远离基板100逐渐增大直至到达第一末端T1和第二末端T2，然后可以远离基板100逐渐减小。
当然，第一共用半导体图案160的第二侧壁162和第一覆盖半导体图案165的第二侧壁167之间的形状和位置关系也可以如以上所述的。
第一层间绝缘膜190可以形成在第一外延图案150上。第一层间绝缘膜190可以围绕第一栅极间隔物140的侧壁和第二栅极间隔物240的侧壁。第一层间绝缘膜190可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
图6是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图6，在根据某些实施方式的半导体器件中，第一覆盖半导体图案165还可以包括第一连接外曲面166c和第二连接外曲面167c。
第一连接外曲面166c可以对应于第一连接内曲面161c，第二连接外曲面167c可以对应于第二连接内曲面162c。第一连接外曲面166c可以连接第一下外晶面166a和第一上外晶面166b。第二连接外曲面167c可以连接第二下外晶面167a和第二上外晶面167b。
包括在第一覆盖半导体图案165的第一侧壁166中的第二末端(图5中的T2)可以位于第一连接外曲面166c上。换言之，第一共用半导体图案160的第一侧壁161的至少一部分和第一覆盖半导体图案165的第一侧壁166的至少一部分之间的距离可以远离基板100逐渐增大直至到达第一连接外曲面166c和第二连接外曲面167c，然后可以远离基板100逐渐减小。
图7和图8是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图7和图8，在根据某些实施方式的半导体器件中，第一覆盖半导体图案165可以包括顺序地形成在第一共用半导体图案160上的下覆盖半导体图案165L和上覆盖半导体图案165U。
下覆盖半导体图案165L可以沿着第一共用半导体图案160的第一侧壁161、第一共用半导体图案160的上表面163和第一共用半导体图案160的第二侧壁162延伸。上覆盖半导体图案165U可以沿着下覆盖半导体图案165L形成。
下覆盖半导体图案165L可以包含化合物半导体材料，并可以包括例如硅锗。作为示例，下覆盖半导体图案165L的锗的份数可以大于第一共用半导体图案160的锗的份数。作为另一个示例，即使下覆盖半导体图案165L的锗的份数与第一共用半导体图案160的锗的份数相同，包含在下覆盖半导体图案165L中的p型杂质的浓度也可以与包含在第一共用半导体图案160中的p型杂质的浓度不同。上覆盖半导体图案165U可以包含元素半导体材料，并可以包括例如硅。
图9和图10是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图9和图10，在根据某些实施方式的半导体器件中，第一外延图案150可以包括第一下半导体图案156和第二下半导体图案157。
第一下半导体图案156可以形成在第一籽晶膜151上。例如，第一下半导体图案156可以沿着第一凹陷115形成。第二下半导体图案157可以形成在第二籽晶膜152上。例如，第二下半导体图案157可以沿着第二凹陷215形成。第一下半导体图案156和第二下半导体图案157可以彼此间隔开。第一共用半导体图案160可以形成在第一下半导体图案156和第二下半导体图案157上。第一下半导体图案156和第二下半导体图案157可以沿着第三方向Z1远离基板100延伸到第一共用半导体图案160中。第一下半导体图案156的上表面和第二下半导体图案157的上表面可以是凸起的。
第一下半导体图案156和第二下半导体图案157的每个可以包括化合物半导体材料，并可以包含例如硅锗。例如，第一下半导体图案156的锗份数可以大于第一籽晶膜151的锗份数并可以小于第一共用半导体图案160的锗份数。例如，当第一共用半导体图案160、第一下半导体图案156和第一籽晶膜151包含p型杂质时，包括在第一下半导体图案156中的p型杂质的浓度可以高于包含在第一籽晶膜151中的p型杂质的浓度并可以低于包含在第一共用半导体图案160中的p型杂质的浓度。
图11是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。
参照图11，在根据某些实施方式的半导体器件中，第一鳍型图案110的侧壁110a和110b的部分以及第二鳍型图案210的侧壁210a和210b的部分可以从场绝缘膜105的上表面向上突出。
如果第一鳍型图案110和第二鳍型图案210与场绝缘膜105的上表面相交，则沿着第三方向Z1，第一凹陷115的底表面和第二凹陷215的底表面可以高于场绝缘膜105的上表面。
第一籽晶膜151形成在从场绝缘膜105的上表面向上突出的第一鳍型图案110上，第二籽晶膜152可以形成在从场绝缘膜105的上表面向上突出的第二鳍型图案210上。在图11中，第一籽晶膜151也可以形成在从场绝缘膜105的上表面突出的第一鳍型图案110的侧壁110a和110b上，第二籽晶膜152也形成在从场绝缘膜105的上表面突出的第二鳍型图案210的侧壁210a和210b上，但是实施方式不限于此。
图12是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图12，根据某些实施方式的半导体器件还可以包括沿着第一鳍型图案110的侧壁110a和110b的一部分形成的第一鳍间隔物135以及沿着第二鳍型图案210的侧壁210a和210b的一部分形成的第二鳍间隔物235。
第一鳍间隔物135和第二鳍间隔物235可以形成在场绝缘膜105上。第一鳍间隔物135可以形成在从场绝缘膜105的上表面向上突出的第一鳍型图案110的侧壁110a和110b上。第二鳍间隔物235可以形成在从场绝缘膜105的上表面向上突出的第二鳍型图案210的侧壁210a和210b上。第一鳍间隔物135和第二鳍间隔物235可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。第一鳍间隔物135和第二鳍间隔物235可以包括与第一栅极间隔物140和第二栅极间隔物240相同的材料。
图13和图14是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图13和图14，根据某些实施方式的半导体器件还可以包括硅化物膜175以及用于电连接第一外延图案150的在硅化物膜175上的接触170。
蚀刻停止膜177可以形成在第一外延图案150上。蚀刻停止膜177沿着第一覆盖半导体图案165的第一侧壁166、第一覆盖半导体图案165的第二侧壁167和第一覆盖半导体图案165的上表面168形成。蚀刻停止膜177可以沿着场绝缘膜105的上表面形成。蚀刻停止膜177可以包括相对于第一层间绝缘膜190具有蚀刻选择性的绝缘材料。第二层间绝缘膜191形成在第一层间绝缘膜190、第一栅电极120和第二栅电极220上。与所示的配置不同，蚀刻停止膜177可以不形成在第一外延图案150上。
接触孔170t可以形成在第一层间绝缘膜190和第二层间绝缘膜191中。接触孔170t也可以形成为穿过蚀刻停止膜177。接触孔170t可以暴露第一外延图案150的至少一部分。例如，接触孔170t可以暴露第一共用半导体图案160。
硅化物膜175可以形成在第一外延图案150上。例如，硅化物膜175可以形成在第一共用半导体图案160上。硅化物膜175可以形成在接触孔170t的底表面上。例如，硅化物膜175可以通常与第一外延图案150接触。
接触170可以形成在接触孔170t中。接触170可以形成在硅化物膜175上。接触170可以包括沿着接触孔170t的侧壁和底表面延伸的导电的阻挡膜171以及在导电的阻挡膜171上填充接触孔170t的填充导电膜172。
图15是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图15，根据某些实施方式的半导体器件还可以包括第一覆盖图案145和第二覆盖图案245。
第一栅电极120可以填充第一栅极沟槽140t的一部分。第一覆盖图案145可以形成在第一栅电极120上。第一覆盖图案145可以填充第一栅极沟槽140t的在形成第一栅电极120之后留下的其余部分。第二栅电极220可以填充第二栅极沟槽240t的一部分。第二覆盖图案245可以形成在第二栅电极220上。第二覆盖图案245可以填充第二栅极沟槽240t的在形成第二栅电极220之后留下的其余部分。
在图15中，第一栅极绝缘膜130不形成在第一栅极间隔物140和第一覆盖图案145之间，第二栅极绝缘膜230不形成在第二栅极间隔物240和第二覆盖图案245之间，这是为了说明的方便而不限于此。
第一覆盖图案145的上表面和第二覆盖图案245的上表面的每个可以位于与第一层间绝缘膜190的上表面相同的平面上。例如，第一覆盖图案145和第二覆盖图案245可以包括对第一层间绝缘膜190具有蚀刻选择性的材料。第一覆盖图案145和第二覆盖图案245可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
图16和图17是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图16和图17，根据某些实施方式的半导体器件还可以包括第三鳍型图案310。
第三鳍型图案310可以沿着第一方向X1在基板100上延伸。第三鳍型图案310可以沿着第三方向Z1从基板100突出。第三鳍型图案310可以包括彼此面对的第一侧壁310a和第二侧壁310b。第三鳍型图案310可以设置在第一鳍型图案110和第二鳍型图案210之间。第一栅电极120和第二栅电极220可以分别与第三鳍型图案310相交。
第三凹陷315可以形成在第一栅电极120和第二栅电极220之间。第三凹陷315可以形成在第三鳍型图案310中。
第一外延图案150可以形成在第一至第三鳍型图案110、210和310上。第一外延图案150还可以包括第三籽晶膜153。第三籽晶膜153可以形成在第三鳍型图案310上并可以形成在第三凹陷315中。
第一共用半导体图案160可以形成为从第一鳍型图案110延伸到第二鳍型图案210。第一共用半导体图案160可以形成在其上形成第三籽晶膜153的第三鳍型图案310上。
第一共用半导体图案160的底表面164可以形成在第一鳍型图案110的第二侧壁110b和第三鳍型图案310的第一侧壁310a之间以及在第二鳍型图案210的第一侧壁210a和第三鳍型图案310的第二侧壁310b之间。
图18和图19是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，图18仅示出第四鳍型图案410、第三栅电极320、第四栅电极420和第二外延图案450。参照图18和图19，根据某些实施方式的半导体器件可以包括第四鳍型图案410、第三栅电极320、第四栅电极420和第二外延图案450。
第四鳍型图案410可以沿着第一方向X1在基板100延伸得长。第四鳍型图案410可以从基板100突出。第四鳍型图案410的侧壁的一部分可以覆盖有场绝缘膜105。第四鳍型图案410可以用作PMOS晶体管的沟道区域。第四鳍型图案410的说明可以类似于第一鳍型图案110和第二鳍型图案210的那些说明。
第三栅电极320和第四栅电极420的每个可以形成为在第二方向Y1上延伸并与第四鳍型图案410相交。第三栅电极320和第四栅电极420的说明可以类似于第一栅电极120和第二栅电极220的那些说明。
第四凹陷415可以形成在第三栅电极320和第四栅电极420之间。第四凹陷415可以形成在第四鳍型图案410中。
第二外延图案450可以形成在第四鳍型图案410上且在第三栅电极320和第四栅电极420之间。第二外延图案450可以通过外延生长工艺形成。第二外延图案450可以包括第四籽晶膜451、第二共用半导体图案460和第二覆盖半导体图案465。
第四籽晶膜451可以形成在第四鳍型图案410上。第四籽晶膜451可以包括例如硅锗。第二共用半导体图案460可以形成在其上形成第四籽晶膜451的第四鳍型图案410上。第二共用半导体图案460可以包括例如硅锗。第二共用半导体图案460中的锗的份数可以大于第四籽晶膜451中的锗的份数。
第二共用半导体图案460可以包括第一侧壁461和第二侧壁462。第二共用半导体图案460的第一侧壁461可以包括第三下内晶面461a、在第三下内晶面461a上的第三上内晶面461b、以及连接第三下内晶面461a和第三上内晶面461b的第三连接内曲面461c。第二共用半导体图案460的第二侧壁462可以包括第四下内晶面462a、在第四下内晶面462a上的第四上内晶面462b、以及连接第四下内晶面462a和第四上内晶面462b的第四连接内曲面462c。
第二覆盖半导体图案465可以形成在第二共用半导体图案460上。第二覆盖半导体图案465可以沿着第二共用半导体图案460的第一侧壁461和第二共用半导体图案460的第二侧壁462延伸。第二覆盖半导体图案465可以包括例如硅。在某些情况下，第二覆盖半导体图案465可以包括如图7和图8所述的上膜和下膜。
第二覆盖半导体图案465可以包括第一侧壁466和第二侧壁467。第二覆盖半导体图案465的第一侧壁466可以对应于第二共用半导体图案460的第一侧壁461。第二覆盖半导体图案465的第二侧壁467可以对应于第二共用半导体图案460的第二侧壁462。
第二覆盖半导体图案465的第一侧壁466可以包括第三下外晶面466a以及直接连接到第三下外晶面466a的第三上外晶面466b。第三下外晶面466a可以与第三下内晶面461a对齐，第三上外晶面466b可以与第三上内晶面461b对齐。第二覆盖半导体图案465的第二侧壁467可以包括第四下外晶面467a以及直接连接到第四下外晶面467a的第四上外晶面467b。第四下外晶面467a可以与第四下内晶面462a对齐，第四上外晶面467b可以与第四上内晶面462b对齐。
第三下内晶面461a、第三上内晶面461b、第四下内晶面462a、第四上内晶面462b、第三下外晶面466a、第三上外晶面466b、第四下外晶面467a和第四上外晶面467b可以每个是包括在{111}晶体平面族中的晶体平面之一。
图20是用于说明根据某些实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的差异。参照图20，根据某些实施方式的半导体器件可以包括第五鳍型图案510、第六鳍型图案610、第五栅电极520、第六栅电极620和第三外延图案550。
第五鳍型图案510和第六鳍型图案610可以沿着第一方向X1延伸并可以沿着第二方向Y1间隔开。第五鳍型图案510包括沿着第二方向Y1彼此相反的第一侧壁510a和第二侧壁510b，第六鳍型图案610包括沿着第二方向Y1彼此相反的第一侧壁610a和第二侧壁610b。
第五栅电极520和第六栅电极620可以在第二方向Y1上延伸。第五栅电极520和第六栅电极620可以分别与第五鳍型图案510和第六鳍型图案610两者相交。
第五凹陷515和第六凹陷615可以分别形成在第五栅电极520和第六栅电极620之间。第五凹陷515可以形成在第五鳍型图案510中，第六凹陷615可以形成在第六鳍型图案610中。第三外延图案550形成在第五鳍型图案510和第六鳍型图案610上且在第五栅电极520和第六栅电极620之间。第三外延图案550的一部分可以形成在第五凹陷515和第六凹陷615的每个中。
第三外延图案550可以包括第五籽晶膜551、第六籽晶膜552、第三共用半导体图案560和第三覆盖半导体图案565。第五籽晶膜551可以形成在第五鳍型图案510上，第六籽晶膜552可以形成在第六鳍型图案610上。第五籽晶膜551和第六籽晶膜552可以包括例如硅锗。
第三共用半导体图案560可以形成在第五鳍型图案510和第六鳍型图案610上。第三共用半导体图案560可以形成在第五籽晶膜551和第六籽晶膜552上。第三共用半导体图案560可以形成在第五鳍型图案510和第六鳍型图案610之上。第三共用半导体图案560可以包括例如硅锗。第三共用半导体图案560可以包括第一侧壁561、第二侧壁562、上表面563和底表面564。
第三共用半导体图案560的第一侧壁561与第五鳍型图案510的第一侧壁510a相邻，第三共用半导体图案560的第二侧壁562与第六鳍型图案610的第二侧壁610b相邻。第三共用半导体图案560的第一侧壁561包括第五下内晶面561a、在第五下内晶面561a上的第五上内晶面561b、以及连接第五下内晶面561a和第五上内晶面561b的第五连接内曲面561c。第三共用半导体图案560的第二侧壁562包括第六下内晶面562a、在第六下内晶面562a上的第六上内晶面562b、以及连接第六下内晶面562a和第六上内晶面562b的第六连接内曲面562c。这些晶面和曲面另外地如以上关于图1至图5所述。
第三共用半导体图案560的上表面563可以连接第三共用半导体图案560的第一侧壁561和第三共用半导体图案560的第二侧壁562。与图1至图5中的上表面163不同，第三共用半导体图案560的上表面563具有几乎正弦波的外观，例如具有由凹入区域接合的两个凸起区域。特别地，第三共用半导体图案560的上表面563可以包括从第五上内晶面561b延伸的第一凸起区域563a、从第六上内晶面562b延伸的第二凸起区域563b、以及连接第一凸起区域563a和第二凸起区域563b的凹陷区域563c。由于第一凸起区域563a和第二凸起区域563b仅在第五上内晶面561b和第六上内晶面562b(例如线性斜坡)结束的区域开始，所以正弦波是不完整的。此外，第一凸起区域563a的顶点可以沿着第三方向Z1与第五籽晶膜551重叠，第二凸起区域563b的顶点可以沿着第三方向Z1与第六籽晶膜552重叠，凹陷区域563c的顶点可以与第三共用半导体图案560的底表面564的顶点564’重叠。
第三共用半导体图案560的底表面564可以形成在第五鳍型图案510的第二侧壁510b和第六鳍型图案610的第一侧壁610a之间。该底表面564可以另外地如以上关于图1至图5所述。
第三覆盖半导体图案565可以形成在第三共用半导体图案560上。第三覆盖半导体图案565沿着第三共用半导体图案560的第一侧壁561、第三共用半导体图案560的上表面563和第三共用半导体图案560的第二侧壁562延伸。第三覆盖半导体图案565可以包括例如硅。第三覆盖半导体图案565可以包括第一侧壁566、第二侧壁567和上表面568。
第三覆盖半导体图案565的第一侧壁566对应于第三共用半导体图案560的第一侧壁561，第三覆盖半导体图案565的第二侧壁567对应于第三共用半导体图案560的第二侧壁562。第三覆盖半导体图案565的第一侧壁566可以包括第五下外晶面566a和直接连接到第五下外晶面566a的第五上外晶面566b。第五下外晶面566a可以与第五下内晶面561a对齐，第五上外晶面566b可以与第五上内晶面561b对齐。第三覆盖半导体图案565的第二侧壁567可以包括第六下外晶面567a和直接连接到第六下外晶面567a的第六上外晶面567b。第六下外晶面567a可以与第六下内晶面562a对齐，第六上外晶面567b可以与第六上内晶面562b对齐。
第三覆盖半导体图案565的上表面568也可以包括沿着第三方向Z1从第五上外晶面566b朝向基板100延伸的第一顶外晶面568a、沿着第三方向Z1从第六上外晶面567b朝向基板100延伸的第二顶外晶面568b、以及沿着第二方向Y1连接第一顶外晶面568a和第二顶外晶面568b的线性连接部分568c。
第五下内晶面561a、第五上内晶面561b、第六下内晶面562a、第五下外晶面566a、第五上外晶面566b、第六下外晶面567a、第六上外晶面567b、第一顶外晶面568a和第二顶外晶面568b可以每个是包括在{111}晶体平面族中的晶体平面的任何一个。
图21是用于说明根据某些实施方式的半导体器件的平面图。图22是沿着图21的线C-C和线E-E截取的截面图。图23A和图23B分别是图22的区域R和区域S的放大图。
供参考，图21的第一区域I中示出的内容与参照图1至图5描述的内容基本上相同，图21的第二区域II中示出的内容与参照图20所述的内容基本上相同。此外，沿着图21的线C-C和E-E截取的每个截面图与图4、图6、图8、图10至13和图15中的任何一个基本上相同。
参照图21至图23B，根据某些实施方式的半导体器件包括第一鳍型图案110、第二鳍型图案210、第五鳍型图案510、第六鳍型图案610、第一栅电极120、第二栅电极220、第五栅电极520、第六栅电极620、第一外延图案150和第三外延图案550。
基板100可以包括第一区域I和第二区域II。例如，第一区域I和第二区域II可以是其中形成相同导电类型的晶体管的区域，并可以是其中形成PMOS晶体管的区域。
第一鳍型图案110、第二鳍型图案210、第一栅电极120、第二栅电极220和第一外延图案150可以在第一区域I中。第一鳍型图案110和第二鳍型图案210可以沿着第一方向Y1分隔开第一节距P1。
第五鳍型图案510、第六鳍型图案610、第五栅电极520、第六栅电极620和第三外延图案550可以在第二区域II中。第五鳍型图案510和第六鳍型图案610可以沿着第五方向Y2间隔开大于第一节距P1的第二节距P2。
在图23A和图23B中，第一共用半导体图案160的上表面163和第三共用半导体图案560的上表面563可以分别包括顶部和底部。在根据某些实施方式的半导体器件中，关于第一共用半导体图案160的上表面163的最上部分和最下部分之间的高度差h1小于关于第三共用半导体图案560的上表面563的最上部分和最下部分之间的高度差h2。
第一共用半导体图案160的上表面163可以不包含具有{111}晶体平面的晶面。然而，第三共用半导体图案560的上表面563可以具有第一部分563_1和第二部分563_2，第一部分563_1包括具有{111}晶体平面的晶面，第二部分563_2连接第一部分563_1。
图24至图29是根据某些实施方式的制造半导体器件的方法的各阶段中的中间图。供参考，图25是沿着图24的线F-F截取的截面图。此外，参照图26至图29描述的制造方法是从图25执行的制造方法。
参照图24和图25，第一鳍型图案110和第二鳍型图案210形成在基板100上。第一鳍型图案110和第二鳍型图案210可以每个沿着第一方向X1延伸得长。可以形成覆盖第一鳍型图案110的侧壁的一部分和第二鳍型图案210的侧壁的一部分的场绝缘膜105。
与第一鳍型图案110交叉的第一虚设栅电极120p和第二虚设栅电极220p形成在第一鳍型图案110和第二鳍型图案210上。掩模图案2014可以形成在第一虚设栅电极120p和第二虚设栅电极220p上。可以形成在第一虚设栅电极120p和基板100之间的第一虚设栅极绝缘膜130p以及在第二虚设栅电极220p和基板100之间的第二虚设栅极绝缘膜230p。
参照图26，第一鳍型图案110的一部分和第二鳍型图案210的一部分可以被去除，并且第一凹陷115和第二凹陷215可以形成在其中。第一凹陷115和第二凹陷215可以形成在第一虚设栅电极120p和第二虚设栅电极220p之间。
参照图27，第一籽晶膜151可以形成在第一鳍型图案110上，第二籽晶膜152可以形成在第二鳍型图案210上。第一籽晶膜151可以形成在第一凹陷115中，第二籽晶膜152可以形成在第二凹陷215中。
初始共用半导体图案160p可以形成在其上已经分别形成第一籽晶膜151和第二籽晶膜152的第一鳍型图案110和第二鳍型图案210上。初始共用半导体图案160p包含例如硅锗。初始共用半导体图案160p可以包括第一初始侧壁161p、第二初始侧壁162p和上初始表面163p。
第一初始侧壁161p和第二初始侧壁162p可以每个包括具有被包括在{111}晶体平面族中的晶体平面(crystal plane)的晶面(facet)。第一初始侧壁161p从第一鳍型图案110延伸，第二初始侧壁162p可以从第二鳍型图案210延伸。第一初始侧壁161p可以包括第一下初始侧壁161pa和第一上初始侧壁161pb，它们以与上述第一下内晶面161a和第一上内晶面161b相同的方式延伸。第二初始侧壁162p可以包括第二下初始侧壁162pa和第二上初始侧壁162pb，它们以与上述第二下内晶面162a和第二上内晶面162b相同的方式延伸。然而，由于第一下初始侧壁161pa和第一上初始侧壁161pb在一点直接相遇，所以在第一初始侧壁161p中不存在曲面。类似地，由于第二下初始侧壁162pa和第二上初始侧壁161pb在一点直接相遇，所以在第二初始侧壁162p中不存在曲面。
上初始表面163p可以连接第一初始侧壁161p和第二初始侧壁162p。特别地，上初始表面163p可以包括在一点连接到第一上初始侧壁161pb的第一上初始表面晶面163pa和在一点连接到第二上初始侧壁162pb的第二上初始表面晶面163pb。第一上初始表面晶面163pa和第二上初始表面晶面163pb可以沿着第三方向Z1朝向基板100且沿着第二方向Y1朝向彼此延伸。上初始表面163p还可以包括连接初始部分163pc，其在第二方向Y1上延伸且连接第一上初始表面晶面163pa和第二上初始表面晶面163pb。
参照图28，初始共用半导体图案160p经受氢处理50以在第一鳍型图案110和第二鳍型图案210上形成共用半导体图案160。
在氢处理50期间，初始共用半导体图案160p中的硅锗可以沿着初始共用半导体图案160p的表面运动。也就是，能够发生表面迁移。通过硅锗的表面运动，第一共用半导体图案160可以形成在第一鳍型图案110和第二鳍型图案210上。
第一初始侧壁161p通过氢处理50变成第一共用半导体图案160的第一侧壁161，第二初始侧壁162p变成第一共用半导体图案160的第二侧壁162。此外，初始共用半导体图案160p的上表面的粗糙度可以通过氢处理50减小。因而，可以形成第一共用半导体图案160的上表面163。具体地，上表面163p中的晶面可以变得不能分辨(例如上表面163)，或者可以变得不明显(例如图20的上表面563)，取决于氢处理50的持续时间。在任一情况下，共用半导体图案的厚度可以在共用半导体图案的底表面的最高部分之上增加。
第一共用半导体图案160的第一侧壁161包括第一下内晶面161a、第一上内晶面161b以及用于连接第一下内晶面161a和第一上内晶面161b的第一连接内曲面161c。第一共用半导体图案160的第二侧壁162包括第二下内晶面162a、第二上内晶面162b以及连接第二下内晶面162a和第二上内晶面162b的第二连接内曲面162c。
参照图29，第一覆盖半导体图案165可以沿着第一共用半导体图案160的第一侧壁161、第一共用半导体图案160的上表面163和第一共用半导体图案160的第二侧壁162形成。
通过总结和回顾，实施方式可以提供一种半导体器件，该半导体器件能够通过经由外延图案的表面处理调整半导体图案的形状而减小半导体图案和接触之间的电阻。另一些实施方式可以提供一种制造半导体器件的方法，该方法能够通过经由外延图案的表面处理调整半导体图案的形状而减小半导体图案和接触之间的电阻。
这里已经公开了示例实施方式，并且尽管使用了特定的术语，但是它们以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在某些情况下，如至本申请提交时为止对于本领域普通技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用，或与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化，而没有脱离本发明的精神和范围，本发明的范围在权利要求书中阐述。
于2017年8月30日在韩国知识产权局提交且名称为“半导体器件及其制造方法”的韩国专利申请第10-2017-0110247号通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
第一鳍型图案，在基板上；
第二鳍型图案，在所述基板上，所述第二鳍型图案平行于所述第一鳍型图案；以及
外延图案，在所述第一鳍型图案和所述第二鳍型图案上，其中
所述外延图案包括在所述第一鳍型图案和所述第二鳍型图案上的共用半导体图案，所述共用半导体图案包括
第一侧壁，与所述第一鳍型图案相邻，和
第二侧壁，与所述第二鳍型图案相邻，其中
所述共用半导体图案的所述第一侧壁包括第一下晶面、在所述第一下晶面上的第一上晶面、以及连接所述第一下晶面和所述第一上晶面的第一连接曲面，并且
所述共用半导体图案的所述第二侧壁包括第二下晶面、在所述第二下晶面上的第二上晶面、以及连接所述第二下晶面和所述第二上晶面的第二连接曲面。
2.如权利要求1所述的半导体器件，还包括：
在所述外延图案上的覆盖半导体图案，所述覆盖半导体图案包括第一外壁和第二外壁，所述第一外壁对应于所述共用半导体图案的所述第一侧壁，所述第二外壁对应于所述共用半导体图案的所述第二侧壁，其中
所述覆盖半导体图案的所述第一外壁包括与所述第一下晶面平行的第三下晶面以及与所述第一上晶面平行的第三上晶面，并且
所述第三下晶面和所述第三上晶面彼此直接连接。
3.如权利要求1所述的半导体器件，还包括：
在所述外延图案上的覆盖半导体图案，所述覆盖半导体图案包括第一外壁和第二外壁，所述第一外壁对应于所述共用半导体图案的所述第一侧壁，所述第二外壁对应于所述共用半导体图案的所述第二侧壁，其中
所述覆盖半导体图案的所述第一外壁包括与所述第一下晶面平行的第三下晶面、与所述第一上晶面平行的第三上晶面、以及连接所述第三上晶面和所述第三下晶面的第三连接曲面，并且
所述第一侧壁的末端和所述第一外壁的末端之间在水平方向上的距离大于所述第一下晶面和所述第三下晶面之间在所述水平方向上的距离。
4.如权利要求1所述的半导体器件，还包括：
在所述外延图案上的覆盖半导体图案，其中
所述覆盖半导体图案包括下覆盖图案和在所述下覆盖图案上的上覆盖图案，并且
所述下覆盖图案包括化合物半导体材料，并且所述上覆盖图案包括元素半导体材料。
5.如权利要求1所述的半导体器件，还包括在所述外延图案上的覆盖半导体图案，其中所述共用半导体图案包括化合物半导体材料，并且所述覆盖半导体图案包括元素半导体材料。
6.如权利要求1所述的半导体器件，其中：
所述外延图案包括在所述第一鳍型图案上的第一下半导体图案和在所述第二鳍型图案上的第二下半导体图案，
所述第一下半导体图案和所述第二下半导体图案彼此间隔开，并且
所述共用半导体图案设置在所述第一下半导体图案和所述第二下半导体图案上。
7.如权利要求1所述的半导体器件，还包括：
第三鳍型图案，在所述基板上，在所述第一鳍型图案和所述第二鳍型图案之间，
其中所述共用半导体图案从所述第一鳍型图案延伸到所述第二鳍型图案。
8.如权利要求1所述的半导体器件，还包括：
在所述基板上的场绝缘膜，并且
所述第一鳍型图案的侧壁的一部分和所述第二鳍型图案的侧壁的一部分从所述场绝缘膜的上表面向上突出。
9.如权利要求8所述的半导体器件，还包括在所述场绝缘膜上沿着所述第一鳍型图案的侧壁的一部分的鳍间隔物。
10.如权利要求1所述的半导体器件，其中所述第一下晶面和所述第二下晶面以及所述第一上晶面和所述第二上晶面分别被包括在{111}晶体平面族中。
11.如权利要求1所述的半导体器件，其中所述共用半导体图案包括硅锗。
12.一种半导体器件，包括：
第一鳍型图案，在基板上；
第二鳍型图案，在所述基板上，所述第二鳍型图案与所述第一鳍型图案平行；以及
外延图案，沿着第一方向在所述第一鳍型图案和所述第二鳍型图案上，其中
所述外延图案包括在所述第一鳍型图案和所述第二鳍型图案上的共用半导体图案，其中所述共用半导体图案包括
第一侧壁，与所述第一鳍型图案的外侧壁相邻，
第二侧壁，与所述第二鳍型图案的外侧壁相邻，
上表面，连接所述第一侧壁和所述第二侧壁；以及
底表面，在所述第一鳍型图案的内侧壁和所述第二鳍型图案的内侧壁之间延伸，其中沿着所述第一方向从所述底表面的最低部分到所述底表面的最高部分的高度小于从所述底表面的所述最高部分到与所述底表面的所述最高部分重叠的所述上表面的高度。
13.如权利要求12所述的半导体器件，还包括沿着所述共用半导体图案的所述第一侧壁和所述第二侧壁延伸的覆盖半导体图案，其中：
所述共用半导体图案的所述第一侧壁包括第一下晶面和在所述第一下晶面上的第一上晶面，
所述共用半导体图案的所述第二侧壁包括第二下晶面和在所述第二下晶面上的第二上晶面，并且
随着距所述基板的距离的增大，所述覆盖半导体图案的宽度沿着所述第一下晶面和所述第二下晶面增大并沿着所述第一上晶面和所述第二上晶面减小。
14.如权利要求13所述的半导体器件，其中：
所述覆盖半导体图案的第一外壁包括与所述第一下晶面平行的第三下晶面以及与所述第一上晶面平行的第三上晶面，并且
从所述第一侧壁的末端到所述第一外壁的末端在水平方向上的距离大于所述第一下晶面和所述第三下晶面之间在所述水平方向上的距离。
15.如权利要求14所述的半导体器件，其中所述第三下晶面和所述第三上晶面彼此直接连接。
16.如权利要求13所述的半导体器件，其中所述共用半导体图案包括化合物半导体材料，并且所述覆盖半导体图案包括元素半导体材料。
17.如权利要求12所述的半导体器件，其中：
所述共用半导体图案的所述第一侧壁包括第一下晶面、在所述第一下晶面上的第一上晶面、以及连接所述第一下晶面和所述第一上晶面的第一连接曲面；并且
所述共用半导体图案的所述第二侧壁包括第二下晶面、在所述第二下晶面上的第二上晶面、以及连接所述第二下晶面和所述第二上晶面的第二连接曲面。
18.一种半导体器件，包括：
第一鳍型图案和第二鳍型图案，在基板上分隔开第一距离；
第三鳍型图案和第四鳍型图案，在所述基板上分隔开大于所述第一距离的第二距离；
第一外延图案，在所述第一鳍型图案和所述第二鳍型图案上；以及
第二外延图案，在所述第三鳍型图案和所述第四鳍型图案上，其中
所述第一外延图案包括在所述第一鳍型图案和所述第二鳍型图案上的第一共用半导体图案以及沿着所述第一共用半导体图案的第一侧壁和第二侧壁延伸的第一覆盖半导体图案，
所述第二外延图案包括在所述第三鳍型图案和所述第四鳍型图案上的第二共用半导体图案以及沿着所述第二共用半导体图案的第三侧壁和第四侧壁延伸的第二覆盖半导体图案，
所述第一共用半导体图案的所述第一侧壁包括第一下晶面、在所述第一下晶面上的第一上晶面、连接所述第一下晶面和所述第一上晶面的第一连接曲面，
所述第二共用半导体图案的所述第三侧壁包括第二下晶面、在所述第二下晶面上的第二上晶面、连接所述第二下晶面和所述第二上晶面的第二连接曲面，
所述第一共用半导体图案的上表面和所述第二共用半导体图案的上表面分别包括最上部分和最下部分，并且
关于所述第一共用半导体图案的所述上表面的所述最上部分和所述最下部分的高度差小于关于所述第二共用半导体图案的所述上表面的所述最上部分和所述最下部分的高度差。
19.如权利要求18所述的半导体器件，其中所述第一共用半导体图案的所述上表面不包括具有{111}晶体平面的晶面，所述第二共用半导体图案的所述上表面包括具有{111}晶体平面的晶面。
20.如权利要求18所述的半导体器件，其中所述第一下晶面和所述第二下晶面以及所述第一上晶面和所述第二上晶面被分别包括在{111}晶体平面族中。
CN201810993514.XA 2017-08-30 2018-08-29 半导体器件 Active CN109427778B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170110247A KR102432467B1 (ko) 2017-08-30 2017-08-30 반도체 장치 및 이의 제조 방법
KR10-2017-0110247 2017-08-30

Publications (2)

Publication Number Publication Date
CN109427778A true CN109427778A (zh) 2019-03-05
CN109427778B CN109427778B (zh) 2024-03-29

Family

ID=65434324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810993514.XA Active CN109427778B (zh) 2017-08-30 2018-08-29 半导体器件

Country Status (4)

Country Link
US (2) US10784379B2 (zh)
KR (1) KR102432467B1 (zh)
CN (1) CN109427778B (zh)
SG (1) SG10201804075VA (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764352A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102310076B1 (ko) 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US11854904B2 (en) 2020-08-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Different source/drain profiles for n-type FinFETs and p-type FinFETs
US11315834B2 (en) * 2020-08-13 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFETs with epitaxy regions having mixed wavy and non-wavy portions
US11876135B2 (en) * 2021-01-28 2024-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial source/drain structures for multigate devices and methods of fabricating thereof

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027918A1 (en) * 2014-07-22 2016-01-28 Nam Kyu Kim Semiconductor device
KR20160031399A (ko) * 2014-09-12 2016-03-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9312274B1 (en) * 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
US20160197182A1 (en) * 2015-01-06 2016-07-07 Semiconductor Manufacturing International (Shanghai) Corporation Finfet and method for forming the same
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy
US20160293697A1 (en) * 2015-03-30 2016-10-06 Samsung Electronics Co., Ltd. Semiconductor devices including active fins and methods of manufacturing the same
US20160293717A1 (en) * 2015-04-06 2016-10-06 Jin Bum Kim Semiconductor device having contact plugs
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
US20160372472A1 (en) * 2015-06-18 2016-12-22 Ju-youn Kim Semiconductor device and method of fabricating the same
CN106356372A (zh) * 2015-07-16 2017-01-25 三星电子株式会社 半导体器件及其制造方法
CN106486547A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 半导体装置结构及其制造方法
US9595518B1 (en) * 2015-12-15 2017-03-14 Globalfoundries Inc. Fin-type metal-semiconductor resistors and fabrication methods thereof
CN106920776A (zh) * 2015-12-25 2017-07-04 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
CN107093630A (zh) * 2016-02-18 2017-08-25 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2037492A1 (en) 2007-09-11 2009-03-18 S.O.I.Tec Silicon Insulator Technologies Multiple gate field effect transistor structure and method for fabricating same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
CN103165459B (zh) 2011-12-15 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制作方法
US9093556B2 (en) 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9257537B2 (en) 2013-12-27 2016-02-09 International Business Machines Corporation Finfet including improved epitaxial topology
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102158961B1 (ko) * 2014-05-13 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9287357B2 (en) * 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US9595524B2 (en) * 2014-07-15 2017-03-14 Globalfoundries Inc. FinFET source-drain merged by silicide-based material
US9406682B2 (en) * 2014-09-12 2016-08-02 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
US9362285B2 (en) * 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US9653605B2 (en) 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9287382B1 (en) * 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9391201B2 (en) 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9773906B2 (en) 2015-04-28 2017-09-26 Samsung Electronics Co., Ltd. Relaxed semiconductor layers with reduced defects and methods of forming the same
US9922978B2 (en) 2015-08-21 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with recessed source/drain structure and method for forming the same
US10103249B2 (en) * 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
US9831116B2 (en) 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
WO2017052905A1 (en) 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US9922975B2 (en) 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
US10026662B2 (en) * 2015-11-06 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9397006B1 (en) * 2015-12-04 2016-07-19 International Business Machines Corporation Co-integration of different fin pitches for logic and analog devices
KR102526580B1 (ko) 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10038095B2 (en) * 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10002923B2 (en) * 2016-06-06 2018-06-19 International Business Machines Corporation Techniques for forming finFET transistors with same fin pitch and different source/drain epitaxy configurations
US9805989B1 (en) * 2016-09-22 2017-10-31 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
US9953875B1 (en) * 2016-11-30 2018-04-24 Taiwan Semiconductor Manufacturing Company Contact resistance control in epitaxial structures of finFET
US10020307B1 (en) * 2017-02-10 2018-07-10 Globalfoundries Inc. Integrated circuit structure including laterally recessed source/drain epitaxial region and method of forming same
KR102276650B1 (ko) * 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10141231B1 (en) * 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
US10163635B1 (en) * 2017-10-30 2018-12-25 Globalfoundries Inc. Asymmetric spacer for preventing epitaxial merge between adjacent devices of a semiconductor and related method
KR102422241B1 (ko) * 2018-02-06 2022-07-18 삼성전자주식회사 소스/드레인 영역을 가지는 반도체 소자

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027918A1 (en) * 2014-07-22 2016-01-28 Nam Kyu Kim Semiconductor device
KR20160031399A (ko) * 2014-09-12 2016-03-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9312274B1 (en) * 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
US20160197182A1 (en) * 2015-01-06 2016-07-07 Semiconductor Manufacturing International (Shanghai) Corporation Finfet and method for forming the same
US20160293697A1 (en) * 2015-03-30 2016-10-06 Samsung Electronics Co., Ltd. Semiconductor devices including active fins and methods of manufacturing the same
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件
US20160293717A1 (en) * 2015-04-06 2016-10-06 Jin Bum Kim Semiconductor device having contact plugs
CN106206595A (zh) * 2015-05-27 2016-12-07 三星电子株式会社 半导体器件及其制造方法
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy
US20160372472A1 (en) * 2015-06-18 2016-12-22 Ju-youn Kim Semiconductor device and method of fabricating the same
CN106356372A (zh) * 2015-07-16 2017-01-25 三星电子株式会社 半导体器件及其制造方法
CN106486547A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 半导体装置结构及其制造方法
US9595518B1 (en) * 2015-12-15 2017-03-14 Globalfoundries Inc. Fin-type metal-semiconductor resistors and fabrication methods thereof
CN106920776A (zh) * 2015-12-25 2017-07-04 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
CN107093630A (zh) * 2016-02-18 2017-08-25 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764352A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11990377B2 (en) 2020-08-13 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric epitaxy regions for landing contact plug

Also Published As

Publication number Publication date
US10784379B2 (en) 2020-09-22
US11728434B2 (en) 2023-08-15
SG10201804075VA (en) 2019-03-28
CN109427778B (zh) 2024-03-29
KR102432467B1 (ko) 2022-08-12
US20190067484A1 (en) 2019-02-28
KR20190023882A (ko) 2019-03-08
US20200403100A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
CN109427778A (zh) 半导体器件
US10340363B2 (en) Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
US10243045B2 (en) Semiconductor device
US11139382B2 (en) Semiconductor device
CN109390406A (zh) 半导体器件
US20220068917A1 (en) Stacked Transistor Device
CN103811343B (zh) FinFET及其制造方法
JP2020515050A (ja) ディープソースコンタクトを備えたパワーｍｏｓｆｅｔ
CN108074984A (zh) 半导体器件
CN107546258A (zh) 半导体器件及制造其的方法
US10529859B2 (en) Multi-channel transistor including an asymmetrical source/drain contact
US20220254884A1 (en) Semiconductor device
AU2021234176B2 (en) Resistive random access memory integrated with stacked vertical transistors
US20240136430A1 (en) Semiconductor device
US20240120274A1 (en) Semiconductor device
CN112349716B (zh) 半导体装置
US20230138012A1 (en) Semiconductor device having dielectric hybrid fin
US20230207627A1 (en) Semiconductor devices and methods for manufacturing the same
US20230207654A1 (en) Semiconductor device and method for fabricating the same
US20240153991A1 (en) Semiconductor device including multi-bridge channel field effect transistor
US20240138137A1 (en) Semiconductor device
US20230207559A1 (en) Multi gate semiconductor device
US20240145541A1 (en) Semiconductor device
CN106910739A (zh) 半导体器件
CN117878136A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant