KR20190023882A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20190023882A
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Abstract

에피택셜 패턴의 표면 처리를 통해 반도체 패턴의 형상을 조절함으로써, 반도체 패턴과 컨택 사이의 저항을 감소시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 제1 핀형 패턴, 상기 기판 상에, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴, 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 에피택셜 패턴을 포함하고, 상기 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 공유 반도체 패턴과, 상기 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 캡핑 반도체 패턴을 포함하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고, 상기 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 에피택셜 패턴의 표면 처리를 통해 반도체 패턴의 형상을 조절함으로써, 반도체 패턴과 컨택 사이의 저항을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 에피택셜 패턴의 표면 처리를 통해 반도체 패턴의 형상을 조절함으로써, 반도체 패턴과 컨택 사이의 저항을 감소시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 제1 핀형 패턴; 상기 기판 상에, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴; 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 에피택셜 패턴을 포함하고, 상기 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 공유 반도체 패턴과, 상기 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 캡핑 반도체 패턴을 포함하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고, 상기 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 제1 핀형 패턴; 상기 기판 상에, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴; 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 에피택셜 패턴을 포함하고, 상기 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 공유 반도체 패턴과, 상기 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 캡핑 반도체 패턴을 포함하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 핀형 패턴에 인접하고, 상기 캡핑 반도체 패턴은 상기 공유 반도체 패턴의 제1 내측벽에 대응되는 제1 외측벽과, 상기 공유 반도체 패턴의 제2 내측벽에 대응되는 제2 외측벽을 포함하고, 상기 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯을 포함하고, 상기 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯을 포함하고, 상기 캡핑 반도체 패턴은 상기 기판으로부터 멀어짐에 따라 폭이 점진적으로 증가하다가 점진적으로 감소하는 부분을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 제1 거리만큼 이격된 제1 핀형 패턴 및 제2 핀형 패턴; 상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제3 핀형 패턴 및 제4 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 제1 에피택셜 패턴; 및 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상의 제2 에피택셜 패턴을 포함하고, 상기 제1 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 제1 공유 반도체 패턴과, 상기 제1 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 제1 캡핑 반도체 패턴을 포함하고, 상기 제2 에피택셜 패턴은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상의 제2 공유 반도체 패턴과, 상기 제2 공유 반도체 패턴의 제3 내측벽 및 제4 내측벽을 따라 연장되는 제2 캡핑 반도체 패턴을 포함하고, 상기 제1 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고, 상기 제2 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯(facet)과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함하고, 상기 제1 공유 반도체 패턴의 상면 및 상기 제2 공유 반도체 패턴의 상면은 각각 최상부와 최하부를 포함하고, 상기 제1 공유 반도체 패턴의 상면에서 최상부 및 최하부 사이의 높이 차이는, 상기 제2 공유 반도체 패턴의 상면에서 최상부 및 최하부 사이의 높이 차이보다 작다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 서로 나란한 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에, 상기 제1 핀형 패턴으로부터 연장되는 제1 프리 측벽과, 상기 제2 핀형 패턴으로부터 연장되는 제2 프리 측벽을 포함하는 프리 공유 반도체 패턴을 형성하고, 상기 프리 공유 반도체 패턴을 수소 처리하여, 제1 측벽 및 제2 측벽을 포함하는 공유 반도체 패턴을 형성하고, 상기 제1 측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고, 상기 제2 측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함하고, 상기 공유 반도체 패턴의 제1 측벽 및 제2 측벽과, 상기 제1 측벽 및 제2 측벽을 연결하는 상면을 따라 캡핑 반도체 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도들이다.
도 5는 도 4의 Q 부분을 확대하여 도시한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 내지 도 13은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 22는 도 21의 C - C 및 E - E를 따라 절단한 단면도이다.
도 23a 및 도 23b는 각각 도 22의 R 영역 및 S 영역을 확대하여 도시한 도면이다.
도 24 내지 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도들이다. 도 5는 도 4의 Q 부분을 확대하여 도시한 도면이다. 설명의 편의성을 위해, 도 1에서는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 게이트 전극(120), 제2 게이트 전극(220) 및 제1 에피택셜 패턴(150)만을 도시하였다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 게이트 전극(120), 제2 게이트 전극(220), 제1 에피택셜 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 서로 마주보는 제1 측벽(110a) 및 제2 측벽(110b)을 포함할 수 있다. 제2 핀형 패턴(210)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴(210)은 서로 마주보는 제1 측벽(210a) 및 제2 측벽(210b)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 인접하여 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 나란하게 형성될 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제2 방향(Y1)으로 배열되어 있을 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 각각 포함할 수 있다. 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변은 서로 마주볼 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
도 1 내지 도 5을 이용하여 설명하는 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 동일한 타입의 트랜지스터의 채널 영역을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 PMOS 트랜지스터의 채널 영역으로 사용될 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 덮을 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 제1 핀형 패턴(110)의 장변과 제2 핀형 패턴(210)의 장변 사이에 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105)과, 제2 핀형 패턴(210) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다.
제2 게이트 전극(220)은 제1 게이트 전극(120)과 나란하게 형성될 수 있다. 제1 게이트 전극(120)과 제2 게이트 전극(220)은 서로 이격되어, 제1 방향(X1)으로 배열되어 있을 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 트렌치(140t)를 정의할 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 트렌치(240t)를 정의할 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 스페이서(140, 240)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 게이트 절연막(130)은 제1 핀형 패턴(110) 및 제1 게이트 전극(120) 사이와, 제2 핀형 패턴(210) 및 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 형성될 수 있다.
제2 게이트 절연막(230)은 제1 핀형 패턴(110) 및 제2 게이트 전극(220) 사이와, 제2 핀형 패턴(210) 및 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 형성될 수 있다.
도 2에서 도시된 것과 달리, 제1 게이트 절연막(130) 및 제1 핀형 패턴(110) 사이와, 제2 게이트 절연막(230) 및 제1 핀형 패턴(110) 사이에 계면막(interfacial layer)이 각각 더 형성될 수 있다. 또한, 도 3에서 도시된 것과 달리, 제1 게이트 절연막(130) 및 제1 핀형 패턴(110) 사이와, 제1 게이트 절연막(130) 및 제2 핀형 패턴(210) 사이에 계면막이 각각 더 형성될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 포함하는 물질에 따라, 계면막은 달라질 수 있음은 물론이다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 리세스(115) 및 제2 리세스(215)는 각각 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 예를 들어, 각각의 제1 리세스(115) 및 제2 리세스(215)는 서로 마주보는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240) 사이에 형성될 수 있다. 제1 리세스(115)는 제1 핀형 패턴(110) 내에 형성되고, 제2 리세스(215)는 제2 핀형 패턴(210) 내에 형성될 수 있다.
도 4에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 필드 절연막(105)의 상면과 만나는 지점에서, 제1 리세스(115)의 바닥면 및 제2 리세스(215)의 바닥면은 필드 절연막(105)의 상면과 동일 높이에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 리세스(115)의 바닥면 및 제2 리세스(215)의 바닥면은 필드 절연막(105)의 상면보다 기판(100)에 더 가까울 수 있음은 물론이다.
제1 에피택셜 패턴(150)은 제1 게이트 전극(120) 및 제2 게이트 전극(220) 사이의 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 각각의 제1 리세스(115) 및 제2 리세스(215) 내에, 제1 에피택셜 패턴(150)의 일부가 형성될 수 있다. 제1 에피택셜 패턴(150)은 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 예를 들어, 제1 에피택셜 패턴(150)은 복수의 채널 영역을 포함하는 트랜지스터의 합병된(merged) 소오스/드레인에 포함될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 PMOS 트랜지스터의 채널 영역으로 사용될 수 있으므로, 제1 에피택셜 패턴(150)은 PMOS 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 에피택셜 패턴(150)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 에피택셜 패턴(150)은 도핑된 p형 도펀트(dopant)를 포함할 수 있다. 제1 에피택셜 패턴(150)은 예를 들어, B, In, Ga, 및 Al 중 적어도 하나를 포함할 수 있다. 또한, 경우에 따라, 제1 에피택셜 패턴(150)은 p형 불순물이 채널 영역으로 확산되는 것을 방지하기 위해 탄소(C)를 포함할 수 있다.
제1 에피택셜 패턴(150)은 제1 씨드막(151)과, 제2 씨드막(152)과, 제1 공유 반도체 패턴(160)과, 제1 캡핑 반도체 패턴(165)을 포함할 수 있다.
제1 씨드막(151)은 제1 핀형 패턴(110) 상에 형성되고, 제2 씨드막(152)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 예를 들어, 제1 씨드막(151)은 제1 리세스(115)를 따라 형성되고, 제2 씨드막(152)은 제2 리세스(215)를 따라 형성될 수 있다. 제1 씨드막(151) 및 제2 씨드막(152)은 서로 간에 이격되어 있을 수 있다.
제1 씨드막(151) 및 제2 씨드막(152)은 에피택셜 성장을 위한 씨드(seed) 역할을 할 수 있다. 제1 씨드막(151) 및 제2 씨드막(152)은 각각 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 일 예로, 제1 씨드막(151) 및 제2 씨드막(152)은 p형의 불순물을 포함할 수 있다.
제1 공유 반도체 패턴(160)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 공유 반도체 패턴(160)은 제1 씨드막(151) 및 제2 씨드막(152) 상에 형성될 수 있다.
제1 공유 반도체 패턴(160)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 걸쳐 형성될 수 있다. 제1 공유 반도체 패턴(160)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 연결시킬 수 있다. 제1 공유 반도체 패턴(160)의 일부는 제1 리세스(115) 내에 형성되고, 제1 공유 반도체 패턴(160)의 다른 일부는 제2 리세스(215) 내에 형성되고, 제1 공유 반도체 패턴(160)의 나머지는 필드 절연막(105)의 상면 상에 형성될 수 있다. 도 2에서, 제1 공유 반도체 패턴(160)의 상면과, 제1 핀형 패턴(110)의 상면은 서로 나란한 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 공유 반도체 패턴(160)은 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 예를 들어, 제1 공유 반도체 패턴(160)의 게르마늄의 분율은 제1 씨드막(151)의 게르마늄의 분율 및 제2 씨드막(152)의 게르마늄의 분율보다 클 수 있다. 제1 공유 반도체 패턴(160), 제1 씨드막(151) 및 제2 씨드막(152)이 p형 불순물을 포함할 경우, 제1 공유 반도체 패턴(160)에 포함된 p형 불순물의 농도는 제1 씨드막(151) 및 제2 씨드막(152)에 포함된 p형 불순물의 농도보다 높을 수 있다.
제1 공유 반도체 패턴(160)은 제1 측벽(161)과, 제2 측벽(162)과, 상면(163)과, 바닥면(164)을 포함할 수 있다.
제1 공유 반도체 패턴의 제1 측벽(161)은 제1 핀형 패턴(110)에 인접할 수 있다. 제1 공유 반도체 패턴의 제1 측벽(161)은 제1 핀형 패턴의 제1 측벽(110a)에 인접할 수 있다. 제1 공유 반도체 패턴의 제2 측벽(162)은 제2 핀형 패턴(210)에 인접할 수 있다. 제1 공유 반도체 패턴의 제2 측벽(162)은 제2 핀형 패턴의 제2 측벽(210b)에 인접할 수 있다. 제1 공유 반도체 패턴의 제1 측벽(161) 및 제1 공유 반도체 패턴의 제2 측벽(162)은 기판(100)의 상면으로부터 멀어지는 방향으로 연장될 수 있다.
제1 공유 반도체 패턴의 제1 측벽(161)은 제1 하부 내측 패싯(facet)(161a)과, 제1 하부 내측 패싯(161a) 상의 제1 상부 내측 패싯(161b)과, 제1 하부 내측 패싯(161a)과 제1 상부 내측 패싯(161b)을 연결하는 제1 연결 내측 곡면(161c)을 포함할 수 있다. 제1 공유 반도체 패턴의 제2 측벽(162)은 제2 하부 내측 패싯(162a)과, 제2 하부 내측 패싯(162a) 상의 제2 상부 내측 패싯(162b)과, 제2 하부 내측 패싯(162a)과 제2 상부 내측 패싯(162b)을 연결하는 제2 연결 내측 곡면(162c)을 포함할 수 있다.
예를 들어, 제1 하부 내측 패싯(161a), 제1 상부 내측 패싯(161b), 제2 하부 내측 패싯(162a) 및 제2 상부 내측 패싯(162b)은 각각 {111} 결정면(crystal plane) 그룹에 포함될 수 있다. 제1 하부 내측 패싯(161a), 제1 상부 내측 패싯(161b), 제2 하부 내측 패싯(162a) 및 제2 상부 내측 패싯(162b)은 각각 {111} 결정면 그룹에 포함된 결정면 중 하나일 수 있다.
제1 공유 반도체 패턴의 상면(163)은 제1 공유 반도체 패턴의 제1 측벽(161)과, 제1 공유 반도체 패턴의 제2 측벽(162)을 연결할 수 있다. 여기에서, "상면"은 제1 상부 내측 패싯(161b)이 끝나는 지점과, 제2 상부 내측 패싯(162b)이 끝나는 지점을 연결하는 면을 의미할 수 있다.
도 4에서, 제1 공유 반도체 패턴의 상면(163)은 위로 볼록한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 공유 반도체 패턴의 바닥면(164)은 제1 핀형 패턴의 제2 측벽(110b)과 제2 핀형 패턴의 제1 측벽(210a) 사이에 형성될 수 있다. 제1 공유 반도체 패턴의 바닥면(164)은 오목한 형상을 가질 수 있다. 제1 공유 반도체 패턴의 바닥면(164)과 필드 절연막(105)의 상면 사이에, 에어갭이 형성될 수 있지만, 이에 제한되는 것은 아니다. 만약 에어갭이 형성된다면, 에어갭은 공기를 포함할 수 있을 뿐만 아니라, 반도체 장치 제조 공정에서 사용되는 공정 가스 등을 포함할 수도 있다.
제1 캡핑 반도체 패턴(165)은 제1 공유 반도체 패턴(160) 상에 형성될 수 있다. 제1 캡핑 반도체 패턴(165)은 제1 공유 반도체 패턴의 제1 측벽(161), 제1 공유 반도체 패턴의 상면(163) 및 제1 공유 반도체 패턴의 제2 측벽(162)을 따라 연장될 수 있다. 제1 캡핑 반도체 패턴(165)은 원소 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘을 포함할 수 있다. 제1 캡핑 반도체 패턴(165)은 제1 측벽(166)과, 제2 측벽(167)과, 상면(168)을 포함할 수 있다.
제1 캡핑 반도체 패턴의 제1 측벽(166)은 제1 공유 반도체 패턴의 제1 측벽(161) 상에 위치할 수 있다. 제1 캡핑 반도체 패턴의 제1 측벽(166)은 제1 공유 반도체 패턴의 제1 측벽(161)에 대응될 수 있다. 제1 캡핑 반도체 패턴의 제2 측벽(167)은 제1 공유 반도체 패턴의 제2 측벽(162) 상에 위치할 수 있다. 제1 캡핑 반도체 패턴의 제2 측벽(167)은 제1 공유 반도체 패턴의 제2 측벽(162)에 대응될 수 있다.
제1 캡핑 반도체 패턴의 제1 측벽(166)은 제1 하부 외측 패싯(166a)과, 제1 하부 외측 패싯(166a) 상의 제1 상부 외측 패싯(166b)을 포함할 수 있다. 제1 하부 외측 패싯(166a)은 제1 하부 내측 패싯(161a)과 나란하고, 제1 상부 외측 패싯(166b)은 제1 상부 내측 패싯(161b)과 나란할 수 있다.
제1 캡핑 반도체 패턴의 제2 측벽(167)은 제2 하부 외측 패싯(167a)과, 제2 하부 외측 패싯(167a) 상의 제2 상부 외측 패싯(167b)을 포함할 수 있다. 제2 하부 외측 패싯(167a)은 제2 하부 내측 패싯(162a)과 나란하고, 제2 상부 외측 패싯(167b)은 제2 상부 내측 패싯(162b)과 나란할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 외측 패싯(166a)은 제1 상부 외측 패싯(166b)과 직접 연결되고, 제2 하부 외측 패싯(167a)은 제2 상부 외측 패싯(167b)과 직접 연결될 수 있다.
제1 하부 외측 패싯(166a), 제1 상부 외측 패싯(166b), 제2 하부 외측 패싯(167a) 및 제2 상부 외측 패싯(167b)은 각각 {111} 결정면(crystal plane) 그룹에 포함될 수 있다. 제1 하부 외측 패싯(166a), 제1 상부 외측 패싯(166b), 제2 하부 외측 패싯(167a) 및 제2 상부 외측 패싯(167b)은 각각 {111} 결정면 그룹에 포함된 결정면 중 하나일 수 있다.
제1 캡핑 반도체 패턴의 상면(168)은 제1 캡핑 반도체 패턴의 제1 측벽(166)과, 제1 캡핑 반도체 패턴의 제2 측벽(167)을 연결할 수 있다. 예를 들어, 제1 캡핑 반도체 패턴의 상면(168)은 기판(100)의 상면과 나란할 수 있다.
도 4 및 도 5에서, 제1 공유 반도체 패턴의 제1 측벽(161)은 제1 팁(tip)(T1)을 포함하고, 제1 캡핑 반도체 패턴의 제1 측벽(166)은 제2 팁(T2)을 포함할 수 있다. 여기에서, "팁"은 제1 공유 반도체 패턴의 제1 측벽(161) 및 제1 캡핑 반도체 패턴의 제1 측벽(166) 중 제1 핀형 패턴의 제1 측벽(110a)으로부터 제2 방향(도 1의 Y1)으로 가장 멀리 위치하는 지점을 의미할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 공유 반도체 패턴의 제1 측벽(161)의 제1 팁(T1)은 제1 연결 내측 곡면(161c) 상에 위치할 수 있다. 제1 캡핑 반도체 패턴의 제1 측벽(166)의 제2 팁(T2)은 제1 하부 외측 패싯(166a) 및 제1 상부 외측 패싯(166b)이 연결되는 지점일 수 있다.
예를 들어, 제1 공유 반도체 패턴의 제1 측벽(161)의 제1 팁(T1)과 제1 캡핑 반도체 패턴의 제1 측벽(166)의 제2 팁(T2) 사이의 거리(L1)는 제1 하부 내측 패싯(161a)과 제1 하부 외측 패싯(166a) 사이의 거리(L2)보다 크다. 제1 공유 반도체 패턴의 제1 측벽(161)의 제1 팁(T1)과 제1 캡핑 반도체 패턴의 제1 측벽(166)의 제2 팁(T2) 사이의 거리(L1)는 제1 상부 내측 패싯(161b)과 제1 상부 외측 패싯(166b) 사이의 거리(L3)보다 크다. 여기에서, "패싯 사이의 거리"는 기판(100)의 상면과 나란한 가상의 평면이 내측 패싯 및 외측 패싯과 만나는 점들 사이의 거리를 의미할 수 있다.
또한, 제1 공유 반도체 패턴의 제1 측벽(161) 상에 형성된 제1 캡핑 반도체 패턴(165)의 적어도 일부는 기판(100)으로부터 멀어짐에 따라, 폭이 점진적으로 증가하다가, 점진적으로 감소할 수 있다. 즉, 제1 캡핑 반도체 패턴(165)은 기판(100)으로부터 멀어짐에 따라 폭이 점진적으로 증가하다가 점진적으로 감소하는 부분을 포함할 수 있다. 여기에서, "폭"은 기판(100)의 상면과 나란한 가상의 평면과 제1 캡핑 반도체 패턴(165)이 만나는 부분의 폭을 의미할 수 있다. 다르게 설명하면, 제1 공유 반도체 패턴의 제1 측벽(161)의 적어도 일부와 제1 캡핑 반도체 패턴의 제1 측벽(166)의 적어도 일부 사이의 거리는, 기판(100)으로부터 멀어짐에 따라 점진적으로 증가하다가, 점진적으로 감소될 수 있다.
상술한 것과 마찬가지로, 제1 공유 반도체 패턴의 제2 측벽(162) 및 제1 캡핑 반도체 패턴의 제2 측벽(167) 사이의 형상 및 위치 관계도 설명될 수 있음은 물론이다.
제1 층간 절연막(190)은 제1 에피택셜 패턴(150) 상에 형성될 수 있다. 제1 층간 절연막(190)은 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)의 측벽을 감쌀 수 있다. 제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 캡핑 반도체 패턴(165)은 제1 연결 외측 곡면(166c)과, 제2 연결 외측 곡면(167c)을 포함할 수 있다.
제1 연결 외측 곡면(166c)은 제1 연결 내측 곡면(161c)에 대응되고, 제2 연결 외측 곡면(167c)은 제2 연결 내측 곡면(162c)에 대응될 수 있다. 제1 연결 외측 곡면(166c)은 제1 하부 외측 패싯(166a)과, 제1 상부 외측 패싯(166b)을 연결할 수 있다. 제2 연결 외측 곡면(167c)은 제2 하부 외측 패싯(167a)과, 제2 상부 외측 패싯(167b)을 연결할 수 있다.
제1 캡핑 반도체 패턴의 제1 측벽(166)에 포함된 제2 팁(도 5의 T2)은 제1 연결 외측 곡면(166c) 상에 위치할 수 있다.
제1 공유 반도체 패턴의 제1 측벽(161)의 적어도 일부와 제1 캡핑 반도체 패턴의 제1 측벽(166)의 적어도 일부 사이의 거리는, 기판(100)으로부터 멀어짐에 따라 점진적으로 증가하다가, 점진적으로 감소될 수 있다.
도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 캡핑 반도체 패턴(165)은 제1 공유 반도체 패턴(160) 상에 순차적으로 형성된 하부 캡핑 반도체 패턴(165L)과, 상부 캡핑 반도체 패턴(165U)을 포함할 수 있다.
하부 캡핑 반도체 패턴(165L)은 제1 공유 반도체 패턴의 제1 측벽(161), 제1 공유 반도체 패턴의 상면(163) 및 제1 공유 반도체 패턴의 제2 측벽(162)을 따라 연장될 수 있다. 상부 캡핑 반도체 패턴(165U)은 하부 캡핑 반도체 패턴(165L)을 따라 형성될 수 있다.
하부 캡핑 반도체 패턴(165L)은 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 일 예로, 하부 캡핑 반도체 패턴(165L)의 게르마늄의 분율은 제1 공유 반도체 패턴(160)의 게르마늄의 분율보다 클 수 있다. 다른 예로, 하부 캡핑 반도체 패턴(165L)의 게르마늄의 분율이 제1 공유 반도체 패턴(160)의 게르마늄의 분율과 같아도, 하부 캡핑 반도체 패턴(165L)에 포함된 p형 불순물의 농도는 제1 공유 반도체 패턴(160)에 포함된 p형 불순물의 농도와 다를 수 있다. 상부 캡핑 반도체 패턴(165U)은 원소 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘을 포함할 수 있다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 패턴(150)은 제1 하부 반도체 패턴(156)과 제2 하부 반도체 패턴(157)을 포함할 수 있다.
제1 하부 반도체 패턴(156)은 제1 씨드막(151) 상에 형성될 수 있다. 예를 들어, 제1 하부 반도체 패턴(156)은 제1 리세스(115)를 따라 형성될 수 있다. 제2 하부 반도체 패턴(157)은 제2 씨드막(152) 상에 형성될 수 있다. 예를 들어, 제2 하부 반도체 패턴(157)은 제2 리세스(215)를 따라 형성될 수 있다. 제1 하부 반도체 패턴(156)과 제2 하부 반도체 패턴(157)은 서로 간에 이격되어 있을 수 있다. 제1 공유 반도체 패턴(160)은 제1 하부 반도체 패턴(156)과 제2 하부 반도체 패턴(157) 상에 형성될 수 있다.
제1 하부 반도체 패턴(156) 및 제2 하부 반도체 패턴(157)은 각각 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 예를 들어, 제1 하부 반도체 패턴(156)의 게르마늄 분율은 제1 씨드막(151)의 게르마늄의 분율보다 크고, 제1 공유 반도체 패턴(160)의 게르마늄 분율보다 작을 수 있다. 예를 들어, 제1 공유 반도체 패턴(160), 제1 하부 반도체 패턴(156) 및 제1 씨드막(151)이 p형 불순물을 포함할 경우, 제1 하부 반도체 패턴(156)에 포함된 p형 불순물의 농도는 제1 씨드막(151)에 포함된 p형 불순물의 농도보다 높고, 제1 공유 반도체 패턴(160)에 포함된 p형 불순물의 농도보다 낮을 수 있다.
도 11 내지 도 13은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 공유 반도체 패턴의 상면(163)은 웨이브(wave) 형상을 포함할 수 있다. 제1 공유 반도체 패턴의 상면(163) 중 적어도 일부는 {111} 결정면 그룹에 포함된 결정면을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 캡핑 반도체 패턴의 상면(168)은 {111} 결정면 그룹에 포함된 결정면을 포함할 수 있다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴의 측벽(110a, 110b)의 일부 및 제2 핀형 패턴의 측벽(210a, 210b)의 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 필드 절연막(105)의 상면과 만나는 지점에서, 제1 리세스(115)의 바닥면 및 제2 리세스(215)의 바닥면은 필드 절연막(105)의 상면보다 높을 수 있다.
제1 씨드막(151)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110) 상에 형성되고, 제2 씨드막(152)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다.
도 12에서, 제1 씨드막(151)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴의 측벽(110a, 110b) 상에도 형성되고, 제2 씨드막(152)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴의 측벽(210a, 210b) 상에도 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴의 측벽(110a, 110b)의 일부를 따라 형성된 제1 핀 스페이서(135)와, 제2 핀형 패턴의 측벽(210a, 210b)의 일부를 따라 형성된 제2 핀 스페이서(235)를 더 포함할 수 있다.
제1 핀 스페이서(135) 및 제2 핀 스페이서(235)는 필드 절연막(105) 상에 형성될 수 있다. 제1 핀 스페이서(135)는 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴의 측벽(110a, 110b) 상에 형성될 수 있다. 제2 핀 스페이서(235)는 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴의 측벽(210a, 210b) 상에 형성될 수 있다. 제1 및 제2 핀 스페이서(135, 235)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 핀 스페이서(135) 및 제2 핀 스페이서(235)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다.
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 실리사이드막(175)과, 실리사이드막(175) 상에 제1 에피택셜 패턴(150)과 연결되는 컨택(170)을 더 포함할 수 있다.
제1 에피택셜 패턴(150) 상에 식각 정지막(177)이 형성될 수 있다. 식각 정지막(177)은 제1 캡핑 반도체 패턴의 제1 측벽(166), 제1 캡핑 반도체 패턴의 제2 측벽(167) 및 제1 캡핑 반도체 패턴의 상면(168)을 따라 형성될 수 있다. 식각 정지막(177)은 필드 절연막(105)의 상면을 따라 형성될 수 있다. 식각 정지막(177)은 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 제2 층간 절연막(191)은 제1 층간 절연막(190), 제1 게이트 전극(120) 및 제2 게이트 전극(220) 상에 형성된다. 도시된 것과 달리, 식각 정지막(177)이 제1 에피택셜 패턴(150) 상에 형성되지 않을 수도 있다.
컨택홀(170t)은 제1 층간 절연막(190) 및 제2 층간 절연막(191) 내에 형성될 수 있다. 컨택홀(170t)은 식각 정지막(177)도 관통하여 형성될 수 있다. 컨택홀(170t)은 제1 에피택셜 패턴(150)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제1 컨택홀(170t)은 제1 공유 반도체 패턴(160)을 노출시킬 수 있다.
실리사이드막(175)은 제1 에피택셜 패턴(150) 상에 형성될 수 있다. 예를 들어, 실리사이드막(175)은 제1 공유 반도체 패턴(160) 상에 형성될 수 있다. 실리사이드막(175)는 컨택홀(170t)의 바닥면에 형성될 수 있다. 예를 들어, 실리사이드막(175)은 전체적으로 제1 에피택셜 패턴(150)과 접촉할 수 있다.
컨택(170)은 컨택홀(170t) 내에 형성될 수 있다. 컨택(170)은 실리사이드막(175) 상에 형성될 수 있다. 컨택(170)은 컨택홀(170t)의 측벽 및 바닥면을 따라 연장되는 배리어 도전막(171)과, 배리어 도전막(171) 상에 컨택홀(170t)을 채우는 필링 도전막(172)을 포함할 수 있다.
도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 캡핑 패턴(145) 및 제2 캡핑 패턴(245)을 더 포함할 수 있다.
제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 제1 캡핑 패턴(145)은 제1 게이트 전극(120) 상에 형성될 수 있다. 제1 캡핑 패턴(145)은 제1 게이트 전극(120)이 형성되고 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다. 제2 게이트 전극(220)은 제2 게이트 트렌치(240t)의 일부를 채울 수 있다. 제2 캡핑 패턴(245)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제2 캡핑 패턴(245)은 제2 게이트 전극(220)이 형성되고 남은 제2 게이트 트렌치(240t)의 나머지를 채울 수 있다.
도 16에서, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(145) 사이에 형성되지 않고, 제2 게이트 절연막(230)은 제2 게이트 스페이서(240) 및 제2 캡핑 패턴(245) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 캡핑 패턴(145)의 상면과 제2 캡핑 패턴(245)의 상면은 각각 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다. 제1 캡핑 패턴(145) 및 제2 캡핑 패턴(245)은 예를 들어, 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(145) 및 제2 캡핑 패턴(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 17 및 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 핀형 패턴(310)을 더 포함할 수 있다.
제3 핀형 패턴(310)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310)은 서로 마주보는 제1 측벽(310a) 및 제2 측벽(310b)을 포함할 수 있다. 제3 핀형 패턴(310)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다.
제3 리세스(315)는 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제3 리세스(315)는 제3 핀형 패턴(310) 내에 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 내지 제3 핀형 패턴(110, 210, 310) 상에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제3 씨드막(153)을 더 포함할 수 있다. 제3 씨드막(153)은 제2 핀형 패턴(210) 상에 형성되고, 제3 리세스(315) 내에 형성될 수 있다.
제1 공유 반도체 패턴(160)은 제1 핀형 패턴(110)으로부터 제2 핀형 패턴(210)까지 연장되어 형성될 수 있다. 제1 공유 반도체 패턴(160)은 제3 씨드막(153)이 형성된 제3 핀형 패턴(310) 상에 형성될 수 있다.
제1 공유 반도체 패턴의 바닥면(164)은 제1 핀형 패턴의 제2 측벽(110b) 및 제3 핀형 패턴의 제1 측벽(310a) 사이와, 제2 핀형 패턴의 제1 측벽(210a) 및 제3 핀형 패턴의 제2 측벽(310b) 사이에 형성될 수 있다.
도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의성을 위해, 도 19에서는 제4 핀형 패턴(410), 제3 게이트 전극(320), 제4 게이트 전극(420) 및 제2 에피택셜 패턴(450)만을 도시하였다.
도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제4 핀형 패턴(410), 제3 게이트 전극(320), 제4 게이트 전극(420), 제2 에피택셜 패턴(450)을 포함할 수 있다.
제4 핀형 패턴(410)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(410)은 기판(100)으로부터 돌출되어 있을 수 있다. 제4 핀형 패턴(410)의 측벽 일부는 필드 절연막(105)에 의해 덮여 있을 수 있다. 제4 핀형 패턴(410)은 PMOS 트랜지스터의 채널 영역으로 사용될 수 있다. 제4 핀형 패턴(410)에 관한 설명은 제1 및 제2 핀형 패턴(110, 210)과 유사할 수 있다.
제3 게이트 전극(320) 및 제4 게이트 전극(420)은 각각 제2 방향(Y1)으로 연장되어, 제4 핀형 패턴(410)과 교차하도록 형성될 수 있다. 제3 게이트 전극(320) 및 제4 게이트 전극(420)에 관한 설명은 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 유사할 수 있다.
제4 리세스(415)는 제3 게이트 전극(320)과 제4 게이트 전극(420) 사이에 형성될 수 있다. 제4 리세스(415)는 제4 핀형 패턴(410) 내에 형성될 수 있다.
제2 에피택셜 패턴(450)은 제3 게이트 전극(320) 및 제4 게이트 전극(420) 사이의 제4 핀형 패턴(410) 상에 형성될 수 있다. 제2 에피택셜 패턴(450)은 에피택셜 성장 공정을 통해 형성될 수 있다. 제2 에피택셜 패턴(450)은 제4 씨드막(451)과, 제2 공유 반도체 패턴(460)과, 제2 캡핑 반도체 패턴(465)을 포함할 수 있다.
제4 씨드막(451)은 제4 핀형 패턴(410) 상에 형성될 수 있다. 제4 씨드막(451)은 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 제2 공유 반도체 패턴(460)은 제4 씨드막(451)이 형성된 제4 핀형 패턴(410) 상에 형성될 수 있다. 제2 공유 반도체 패턴(460)은 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 제2 공유 반도체 패턴(460)의 게르마늄의 분율은 제4 씨드막(451)의 게르마늄의 분율보다 클 수 있다.
제2 공유 반도체 패턴(460)은 제1 측벽(461)과, 제2 측벽(462)을 포함할 수 있다. 제2 공유 반도체 패턴의 제1 측벽(461)은 제3 하부 내측 패싯(461a)과, 제3 하부 내측 패싯(461a) 상의 제3 상부 내측 패싯(461b)과, 제3 하부 내측 패싯(461a)과 제3 상부 내측 패싯(461b)을 연결하는 제3 연결 내측 곡면(461c)을 포함할 수 있다. 제2 공유 반도체 패턴의 제2 측벽(462)은 제4 하부 내측 패싯(462a)과, 제4 하부 내측 패싯(462a) 상의 제4 상부 내측 패싯(462b)과, 제4 하부 내측 패싯(462a)과 제4 상부 내측 패싯(462b)을 연결하는 제4 연결 내측 곡면(461c)을 포함할 수 있다.
제2 캡핑 반도체 패턴(465)은 제2 공유 반도체 패턴(460) 상에 형성될 수 있다. 제2 캡핑 반도체 패턴(465)은 제2 공유 반도체 패턴의 제1 측벽(461) 및 제2 공유 반도체 패턴의 제2 측벽(462)을 따라 연장될 수 있다. 제2 캡핑 반도체 패턴(465)은 예를 들어, 실리콘을 포함할 수 있다. 경우에 따라, 제2 캡핑 반도체 패턴(465)은 도 7 및 도 8에서 설명한 것과 같이 상부막과 하부막을 포함할 수 있다.
제2 캡핑 반도체 패턴(465)은 제1 측벽(466)과 제2 측벽(467)을 포함할 수 있다. 제2 캡핑 반도체 패턴의 제1 측벽(466)은 제2 공유 반도체 패턴의 제1 측벽(461)에 대응될 수 있다. 제2 캡핑 반도체 패턴의 제2 측벽(467)은 제2 공유 반도체 패턴의 제2 측벽(462)에 대응될 수 있다.
제2 캡핑 반도체 패턴의 제1 측벽(466)은 제3 하부 외측 패싯(466a)과, 제3 하부 외측 패싯(466a)과 직접 연결되는 제3 상부 외측 패싯(466b)을 포함할 수 있다. 제3 하부 외측 패싯(466a)은 제3 하부 내측 패싯(461a)과 나란하고, 제3 상부 외측 패싯(466b)은 제3 상부 내측 패싯(461b)과 나란할 수 있다. 제2 캡핑 반도체 패턴의 제2 측벽(467)은 제4 하부 외측 패싯(467a)과, 제4 하부 외측 패싯(467a)과 직접 연결되는 제4 상부 외측 패싯(467b)을 포함할 수 있다. 제4 하부 외측 패싯(467a)은 제4 하부 내측 패싯(462a)과 나란하고, 제4 상부 외측 패싯(467b)은 제4 상부 내측 패싯(462b)과 나란할 수 있다.
제3 하부 내측 패싯(461a), 제3 상부 내측 패싯(461b), 제4 하부 내측 패싯(462a), 제4 상부 내측 패싯(462b), 제3 하부 외측 패싯(466a), 제3 상부 외측 패싯(466b), 제4 하부 외측 패싯(467a) 및 제4 상부 외측 패싯(467b)은 각각 {111} 결정면 그룹에 포함된 결정면 중 하나일 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 22는 도 21의 C - C 및 E - E를 따라 절단한 단면도이다. 도 23a 및 도 23b는 각각 도 22의 R 영역 및 S 영역을 확대하여 도시한 도면이다.
참고적으로, 도 21의 제1 영역(I)에 관한 설명은 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일하므로, 도 21의 제2 영역(II)에 도시된 내용을 중심으로 설명한다. 또한, 도 21의 C - C 및 E - E를 따라 절단한 각각의 단면도는 도 4, 도 6, 도 8, 도 10 내지 도 13, 도 15 중 어느 하나와 실질적으로 동일할 수 있다.
도 21 내지 도 23을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제5 핀형 패턴(510), 제6 핀형 패턴(610), 제1 게이트 전극(120), 제2 게이트 전극(220), 제5 게이트 전극(520), 제6 게이트 전극(620), 제1 에피택셜 패턴(150) 및 제3 에피택셜 패턴(550)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예를 들어, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 도전형의 트랜지스터가 형성되는 영역일 수 있고, PMOS 트랜지스터가 형성되는 영역일 수 있다.
제1 핀형 패턴(110), 제2 핀형 패턴(210), 제1 게이트 전극(120), 제2 게이트 전극(220), 제1 에피택셜 패턴(150)은 제1 영역(I)에 형성된다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 피치(P1)만큼 이격되어 있을 수 있다.
제5 핀형 패턴(510), 제6 핀형 패턴(610), 제5 게이트 전극(520), 제6 게이트 전극(620), 제3 에피택셜 패턴(550)은 제2 영역(II)에 형성된다.
제5 핀형 패턴(510) 및 제6 핀형 패턴(610)은 각각 제3 방향(X2)을 따라 길게 연장될 수 있다. 제5 핀형 패턴(510)은 서로 마주보는 제1 측벽(510a) 및 제2 측벽(510b)을 포함하고, 제6 핀형 패턴(610)은 서로 마주보는 제1 측벽(610a) 및 제2 측벽(610b)을 포함할 수 있다. 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)은 제1 피치(P1)보다 큰 제2 피치(P2)만큼 이격되어 있을 수 있다.
제5 게이트 전극(520) 및 제6 게이트 전극(620)은 각각 제4 방향(Y2)으로 연장될 수 있다. 제5 게이트 전극(520) 및 제6 게이트 전극(620)은 각각 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)과 교차하도록 형성될 수 있다.
제5 리세스(515) 및 제6 리세스(615)는 각각 제5 게이트 전극(520)과 제6 게이트 전극(620) 사이에 형성될 수 있다. 제5 리세스(515)는 제5 핀형 패턴(510) 내에 형성되고, 제6 리세스(615)는 제6 핀형 패턴(610) 내에 형성될 수 있다. 제3 에피택셜 패턴(550)은 제5 게이트 전극(520) 및 제6 게이트 전극(620) 사이의 제5 핀형 패턴(510) 및 제6 핀형 패턴(610) 상에 형성될 수 있다. 각각의 제5 리세스(515) 및 제6 리세스(615) 내에, 제3 에피택셜 패턴(550)의 일부가 형성될 수 있다.
제3 에피택셜 패턴(550)은 제5 씨드막(551)과, 제6 씨드막(552)과, 제3 공유 반도체 패턴(560)과, 제3 캡핑 반도체 패턴(565)을 포함할 수 있다. 제5 씨드막(551)은 제5 핀형 패턴(510) 상에 형성되고, 제6 씨드막(552)은 제6 핀형 패턴(610) 상에 형성될 수 있다. 제5 씨드막(551) 및 제6 씨드막(552)은 예를 들어, 실리콘 게르마늄을 포함할 수 있다.
제3 공유 반도체 패턴(560)은 제5 핀형 패턴(510) 및 제6 핀형 패턴(610) 상에 형성될 수 있다. 제3 공유 반도체 패턴(560)은 제5 씨드막(551) 및 제6 씨드막(552) 상에 형성될 수 있다. 제3 공유 반도체 패턴(560)은 제5 핀형 패턴(510) 및 제6 핀형 패턴(610)에 걸쳐 형성될 수 있다. 제3 공유 반도체 패턴(560)은 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 제3 공유 반도체 패턴(560)은 제1 측벽(561)과, 제2 측벽(562)과, 상면(563)과, 바닥면(564)을 포함할 수 있다.
제3 공유 반도체 패턴의 제1 측벽(561)은 제5 핀형 패턴의 제1 측벽(510a)에 인접하고, 제3 공유 반도체 패턴의 제2 측벽(562)은 제6 핀형 패턴의 제2 측벽(610b)에 인접할 수 있다. 제3 공유 반도체 패턴의 제1 측벽(561)은 제5 하부 내측 패싯(561a)과, 제5 하부 내측 패싯(561a) 상의 제5 상부 내측 패싯(561b)과, 제5 하부 내측 패싯(561a)과 제5 상부 내측 패싯(561b)을 연결하는 제5 연결 내측 곡면(561c)을 포함할 수 있다. 제3 공유 반도체 패턴의 제2 측벽(562)은 제6 하부 내측 패싯(562a)과, 제6 하부 내측 패싯(562a) 상의 제6 상부 내측 패싯(562b)과, 제6 하부 내측 패싯(562a)과 제6 상부 내측 패싯(562b)을 연결하는 제6 연결 내측 곡면(562c)을 포함할 수 있다.
제3 공유 반도체 패턴의 상면(563)은 제3 공유 반도체 패턴의 제1 측벽(561)과, 제3 공유 반도체 패턴의 제2 측벽(562)을 연결할 수 있다. 제3 공유 반도체 패턴의 바닥면(564)은 제5 핀형 패턴의 제2 측벽(510b)과 제6 핀형 패턴의 제1 측벽(610a) 사이에 형성될 수 있다.
제3 캡핑 반도체 패턴(565)은 제3 공유 반도체 패턴(560) 상에 형성될 수 있다. 제3 캡핑 반도체 패턴(565)은 제3 공유 반도체 패턴의 제1 측벽(561), 제3 공유 반도체 패턴의 상면(563) 및 제3 공유 반도체 패턴의 제2 측벽(562)을 따라 연장될 수 있다. 제3 캡핑 반도체 패턴(565)은 예를 들어, 실리콘을 포함할 수 있다. 제3 캡핑 반도체 패턴(565)은 제1 측벽(566)과, 제2 측벽(567)과, 상면(568)을 포함할 수 있다.
제3 캡핑 반도체 패턴의 제1 측벽(566)은 제3 공유 반도체 패턴의 제1 측벽(561)에 대응되고, 제3 캡핑 반도체 패턴의 제2 측벽(567)은 제3 공유 반도체 패턴의 제2 측벽(562)에 대응될 수 있다. 제3 캡핑 반도체 패턴의 제1 측벽(566)은 제5 하부 외측 패싯(566a)과, 제5 하부 외측 패싯(566a)과 직접 연결되는 제5 상부 외측 패싯(566b)을 포함할 수 있다. 제5 하부 외측 패싯(566a)은 제5 하부 내측 패싯(561a)과 나란하고, 제5 상부 외측 패싯(566b)은 제5 상부 내측 패싯(561b)과 나란할 수 있다. 제3 캡핑 반도체 패턴의 제2 측벽(567)은 제6 하부 외측 패싯(567a)과, 제6 하부 외측 패싯(567a)과 직접 연결되는 제6 상부 외측 패싯(567b)을 포함할 수 있다. 제6 하부 외측 패싯(567a)은 제6 하부 내측 패싯(562a)과 나란하고, 제6 상부 외측 패싯(567b)은 제6 상부 내측 패싯(562b)과 나란할 수 있다.
제5 하부 내측 패싯(561a), 제5 상부 내측 패싯(561b), 제6 하부 내측 패싯(562a), 제6 상부 내측 패싯(662b), 제5 하부 외측 패싯(566a), 제5 상부 외측 패싯(566b), 제6 하부 외측 패싯(567a) 및 제6 상부 외측 패싯(567b)은 각각 {111} 결정면 그룹에 포함된 결정면 중 하나일 수 있다.
도 23a 및 도 23b에서, 제1 공유 반도체 패턴의 상면(163) 및 제3 공유 반도체 패턴의 상면(563)은 각각 최상부와 최하부를 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 공유 반도체 패턴의 상면(163)에서 최상부 및 최하부 사이의 높이 차이(h1)는 제3 공유 반도체 패턴의 상면(563)에서 최상부 및 최하부 사이의 높이 차이(h2)보다 작다.
제1 공유 반도체 패턴의 상면(163)은 {111} 결정면을 갖는 패싯을 포함하지 않을 수 있다. 하지만, 제3 공유 반도체 패턴의 상면(563)은 {111} 결정면을 갖는 패싯을 포함하는 제1 부분(563_1)과, 제1 부분(563_1)을 연결하는 제2 부분(563_2)을 포함할 수 있다.
도 24 내지 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 25는 도 24의 F - F를 따라서 절단한 단면도이다. 또한, 도 26 내지 도 29를 이용하여 설명하는 제조 방법은 도 25로부터 진행되는 제조 방법이다.
도 24 및 도 25를 참고하면, 기판(100) 상에 서로 나란한 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 형성된다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X1)을 따라 길게 연장될 수 있다. 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 덮는 필드 절연막(105)이 형성될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)이 형성된다. 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p) 상에는 마스크 패턴(2104)가 형성될 수 있다. 또한, 제1 더미 게이트 전극(120p)과 기판(100) 사이에 제1 더미 게이트 절연막(130p)가 형성되고, 제2 더미 게이트 전극(220p)과 기판(100) 사이에 제2 더미 게이트 절연막(230p)가 형성될 수 있 다.
도 26을 참고하면, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 제거하여, 제1 리세스(115) 및 제2 리세스(215)가 형성될 수 있다. 제1 리세스(115) 및 제2 리세스(215)는 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p) 사이에 형성될 수 있다.
도 27을 참고하면, 제1 핀형 패턴(110) 상에 제1 씨드막(151)이 형성되고, 제2 핀형 패턴(210) 상에 제2 씨드막(152)이 형성될 수 있다. 제1 씨드막(151)은 제1 리세스(115) 내에 형성되고, 제2 씨드막(152)은 제2 리세스(215) 내에 형성될 수 있다.
제1 씨드막(151) 및 제2 씨드막(152)이 형성된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에, 프리(pre) 공유 반도체 패턴(160p)이 형성될 수 있다. 프리 공유 반도체 패턴(160p)은 제1 프리 측벽(161p)과 제2 프리 측벽(162p)을 포함할 수 있다. 제1 프리 측벽(161p) 및 제2 프리 측벽(162p)은 각각 {111} 결정면 그룹에 포함된 결정면을 포함할 수 있다. 제1 프리 측벽(161p)은 제1 핀형 패턴(110)으로부터 연장되고, 제2 프리 측벽(162p)은 제2 핀형 패턴(210)으로부터 연장될 수 있다. 프리 공유 반도체 패턴(160p)은 예를 들어, 실리콘 게르마늄을 포함한다.
도 28을 참고하면, 프리 공유 반도체 패턴(160p)을 수소 처리(hydrogen treatment)(50)하여, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 제1 공유 반도체 패턴(160)이 형성될 수 있다.
수소 처리(50)가 진행되는 동안, 프리 공유 반도체 패턴(160p)에 포함된 실리콘 게르마늄은 프리 공유 반도체 패턴(160p)의 표면을 따라 이동할 수 있다. 즉, 표면 이동(surface migration)이 발생될 수 있다. 실리콘 게르마늄의 표면 이동을 통해, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 제1 공유 반도체 패턴(160)이 형성될 수 있다.
수소 처리(50)를 통해, 제1 프리 측벽(161p)은 제1 공유 반도체 패턴의 제1 측벽(161)으로 변하고, 제2 프리 측벽(162p)은 제1 공유 반도체 패턴의 제2 측벽(162)으로 변할 수 있다. 또한, 수소 처리(50)를 통해, 프리 공유 반도체 패턴(160p)의 상면이 거칠기가 감소될 수 있다. 이를 통해, 제1 공유 반도체 패턴의 상면(163)이 형성될 수 있다.
제1 공유 반도체 패턴의 제1 측벽(161)은 제1 하부 내측 패싯(161a)과, 제1 상부 내측 패싯(161b)과, 제1 하부 내측 패싯(161a) 및 제1 상부 내측 패싯(161b)을 연결하는 제1 연결 내측 곡면(161c)을 포함한다. 제1 공유 반도체 패턴의 제2 측벽(162)은 제2 하부 내측 패싯(162a)과, 제2 상부 내측 패싯(162b)과, 제2 하부 내측 패싯(162a) 및 제2 상부 내측 패싯(162b)을 연결하는 제2 연결 내측 곡면(161c)을 포함한다.
도 29를 참고하면, 제1 공유 반도체 패턴의 제1 측벽(161)과, 제1 공유 반도체 패턴의 상면(163)과, 제1 공유 반도체 패턴의 제2 측벽(162)을 따라 제1 캡핑 반도체 패턴(165)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 150, 450, 550: 에피택셜 패턴
110, 210, 310, 410, 510, 610: 핀형 패턴
120, 220, 320, 420, 520, 620: 게이트 전극

Claims (20)

  1. 기판 상의 제1 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴; 및
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 에피택셜 패턴을 포함하고,
    상기 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 공유 반도체 패턴과, 상기 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 캡핑 반도체 패턴을 포함하고,
    상기 공유 반도체 패턴의 제1 내측벽은 제1 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 핀형 패턴에 인접하고,
    상기 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고,
    상기 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 캡핑 반도체 패턴은 상기 공유 반도체 패턴의 제1 내측벽에 대응되는 제1 외측벽과, 상기 공유 반도체 패턴의 제2 내측벽에 대응되는 제2 외측벽을 포함하고,
    상기 캡핑 반도체 패턴의 제1 외측벽은 상기 제1 하부 패싯과 나란한 제3 하부 패싯과, 상기 제1 상부 패싯과 나란한 제3 상부 패싯을 포함하고,
    상기 제3 하부 패싯과 상기 제3 상부 패싯은 직접 연결되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 캡핑 반도체 패턴은 상기 공유 반도체 패턴의 제1 내측벽에 대응되는 제1 외측벽과, 상기 공유 반도체 패턴의 제2 내측벽에 대응되는 제2 외측벽을 포함하고,
    상기 캡핑 반도체 패턴의 제1 외측벽은 상기 제1 하부 패싯과 나란한 제3 하부 패싯과, 상기 제1 상부 패싯과 나란한 제3 상부 패싯과, 상기 제3 상부 패싯과 상기 제3 하부 패싯을 연결하는 제3 연결 곡면을 포함하고,
    상기 제1 내측벽의 팁(tip)과 상기 제1 외측벽의 팁 사이의 거리는 상기 제1 하부 패싯 및 상기 제3 하부 패싯 사이의 거리보다 큰 반도체 장치.
  4. 제1 항에 있어서,
    상기 캡핑 반도체 패턴은 하부 캡핑 패턴과, 상기 하부 캡핑 패턴 상의 상부 캡핑 패턴을 포함하고,
    상기 하부 캡핑 패턴은 화합물 반도체 물질을 포함하고, 상기 상부 캡핑 패턴은 원소 반도체 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 공유 반도체 패턴은 화합물 반도체 물질을 포함하고, 상기 캡핑 반도체 패턴은 원소 반도체 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 에피택셜 패턴은 상기 제1 핀형 패턴 상의 제1 하부 반도체 패턴과, 상기 제2 핀형 패턴 상의 제2 하부 반도체 패턴을 포함하고,
    상기 제1 하부 반도체 패턴 및 상기 제2 하부 반도체 패턴은 서로 이격되고,
    상기 공유 반도체 패턴은 상기 제1 하부 반도체 패턴 및 상기 제2 하부 반도체 패턴 상에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 제3 핀형 패턴을 더 포함하고,
    상기 공유 반도체 패턴은 상기 제1 핀형 패턴으로부터 상기 제2 핀형 패턴까지 연장되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 기판 상의 필드 절연막을 더 포함하고,
    상기 제1 핀형 패턴의 측벽의 일부 및 상기 제2 핀형 패턴의 측벽의 일부는 상기 필드 절연막의 상면보다 위로 돌출된 반도체 장치.
  9. 제8 항에 있어서,
    상기 필드 절연막 상에, 상기 제1 핀형 패턴의 측벽의 일부를 따라 형성된 핀 스페이서를 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 및 제2 하부 패싯과, 상기 제1 및 제2 상부 패싯은 각각 {111} 결정면(crystal plane) 그룹에 포함되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 공유 반도체 패턴은 실리콘 게르마늄을 포함하는 반도체 장치.
  12. 기판 상의 제1 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴; 및
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 에피택셜 패턴을 포함하고,
    상기 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 공유 반도체 패턴과, 상기 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 캡핑 반도체 패턴을 포함하고,
    상기 공유 반도체 패턴의 제1 내측벽은 제1 핀형 패턴에 인접하고, 상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 핀형 패턴에 인접하고,
    상기 캡핑 반도체 패턴은 상기 공유 반도체 패턴의 제1 내측벽에 대응되는 제1 외측벽과, 상기 공유 반도체 패턴의 제2 내측벽에 대응되는 제2 외측벽을 포함하고,
    상기 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯을 포함하고,
    상기 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯과, 상기 제2 하부 패싯 상의 제2 상부 패싯을 포함하고,
    상기 캡핑 반도체 패턴은 상기 기판으로부터 멀어짐에 따라 폭이 점진적으로 증가하다가 점진적으로 감소하는 부분을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 캡핑 반도체 패턴의 제1 외측벽은 상기 제1 하부 패싯과 나란한 제3 하부 패싯과, 상기 제1 상부 패싯과 나란한 제3 상부 패싯을 포함하고,
    상기 제1 내측벽의 팁(tip)으로부터 상기 제1 외측벽의 팁까지의 거리는 상기 제1 하부 패싯 및 상기 제3 하부 패싯 사이의 거리보다 큰 반도체 장치.
  14. 제12 항에 있어서,
    상기 공유 반도체 패턴의 제1 내측벽은 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고,
    상기 공유 반도체 패턴의 제2 내측벽은 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함하는 반도체 장치.
  15. 제12 항에 있어서,
    상기 캡핑 반도체 패턴의 제1 외측벽은 상기 제1 하부 패싯과 나란한 제3 하부 패싯과, 상기 제1 상부 패싯과 나란한 제3 상부 패싯을 포함하고,
    상기 제3 하부 패싯과 상기 제3 상부 패싯은 직접 연결되는 반도체 장치.
  16. 제12 항에 있어서,
    상기 캡핑 반도체 패턴은 하부 캡핑 패턴과, 상기 하부 캡핑 패턴 상의 상부 캡핑 패턴을 포함하고,
    상기 하부 캡핑 패턴은 화합물 반도체 물질을 포함하고, 상기 상부 캡핑 패턴은 원소 반도체 물질을 포함하는 반도체 장치.
  17. 제12 항에 있어서,
    상기 공유 반도체 패턴은 화합물 반도체 물질을 포함하고, 상기 캡핑 반도체 패턴은 원소 반도체 물질을 포함하는 반도체 장치.
  18. 기판 상에 제1 거리만큼 이격된 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 기판 상에, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제3 핀형 패턴 및 제4 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 제1 에피택셜 패턴; 및
    상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상의 제2 에피택셜 패턴을 포함하고,
    상기 제1 에피택셜 패턴은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상의 제1 공유 반도체 패턴과, 상기 제1 공유 반도체 패턴의 제1 내측벽 및 제2 내측벽을 따라 연장되는 제1 캡핑 반도체 패턴을 포함하고,
    상기 제2 에피택셜 패턴은 상기 제3 핀형 패턴 및 상기 제4 핀형 패턴 상의 제2 공유 반도체 패턴과, 상기 제2 공유 반도체 패턴의 제3 내측벽 및 제4 내측벽을 따라 연장되는 제2 캡핑 반도체 패턴을 포함하고,
    상기 제1 공유 반도체 패턴의 제1 내측벽은 제1 하부 패싯(facet)과, 상기 제1 하부 패싯 상의 제1 상부 패싯과, 상기 제1 하부 패싯과 상기 제1 상부 패싯을 연결하는 제1 연결 곡면을 포함하고,
    상기 제2 공유 반도체 패턴의 제2 내측벽은 제2 하부 패싯(facet)과, 상기 제2 하부 패싯 상의 제2 상부 패싯과, 상기 제2 하부 패싯과 상기 제2 상부 패싯을 연결하는 제2 연결 곡면을 포함하고,
    상기 제1 공유 반도체 패턴의 상면 및 상기 제2 공유 반도체 패턴의 상면은 각각 최상부와 최하부를 포함하고,
    상기 제1 공유 반도체 패턴의 상면에서 최상부 및 최하부 사이의 높이 차이는, 상기 제2 공유 반도체 패턴의 상면에서 최상부 및 최하부 사이의 높이 차이보다 작은 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 공유 반도체 패턴의 상면은 {111} 결정면을 갖는 패싯을 비포함하고, 상기 제2 공유 반도체 패턴의 상면은 {111} 결정면을 갖는 패싯을 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제1 및 제2 하부 패싯과, 상기 제1 및 제2 상부 패싯은 각각 {111} 결정면(crystal plane) 그룹에 포함되는 반도체 장치.
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