CN106486547A - 半导体装置结构及其制造方法 - Google Patents

半导体装置结构及其制造方法 Download PDF

Info

Publication number
CN106486547A
CN106486547A CN201510860860.7A CN201510860860A CN106486547A CN 106486547 A CN106486547 A CN 106486547A CN 201510860860 A CN201510860860 A CN 201510860860A CN 106486547 A CN106486547 A CN 106486547A
Authority
CN
China
Prior art keywords
layer
fin structure
semiconductor device
certain embodiments
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510860860.7A
Other languages
English (en)
Other versions
CN106486547B (zh
Inventor
彭成毅
叶致锴
江宏礼
陈宏铭
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106486547A publication Critical patent/CN106486547A/zh
Application granted granted Critical
Publication of CN106486547B publication Critical patent/CN106486547B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开实施例提供一种半导体装置结构，包括：鳍结构，设于半导体基板上，其中鳍结构包括第一表面以及第二表面，其中第一表面相对于第二表面倾斜；及钝化层，覆盖鳍结构的第一表面及第二表面，其中覆盖第一表面的钝化层的第一部分的厚度大抵与覆盖第二表面的钝化层的第二部分的厚度相同。本公开实施例亦提供此半导体装置结构的制造方法。

Description

半导体装置结构及其制造方法
技术领域
本公开涉及半导体技术，且特别涉及半导体装置结构及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)工业已经历快速成长。集成电路材料与设计上的技术演进已开创集成电路的不同世代，其中每一世代相较于前一世代，具有更小且更复杂的电路。
在集成电路的演变过程中，通常功能性密度(即，每晶片面积所具有的内连元件数)已随着特征尺寸(即，使用工艺所能制作的最小元件尺寸)的缩减而增加。对于这些演进，集成电路的处理与制造亦相应发展。降低元件尺寸已直接增进集成电路元件的效能并降低相关成本。
然而，这些演进已增加处理与制造集成电路的复杂度。由于特征尺寸持续缩减，工艺亦持续变得更难以进行。因此，形成具有越来越小的尺寸的半导体元件具有挑战性。
发明内容
本公开实施例提供一种半导体装置结构，包括：鳍结构，设于半导体基板上，其中鳍结构包括第一表面以及第二表面，其中第一表面相对于第二表面倾斜；及钝化层，覆盖鳍结构的第一表面及第二表面，其中覆盖第一表面的钝化层的第一部分的厚度大抵与覆盖第二表面的钝化层的第二部分的厚度相同。
本公开实施例更提供一种半导体装置结构，包括：鳍结构，设于半导体基板上，其中鳍结构包括下部及上部；隔离元件，围绕鳍结构的下部；及钝化层，覆盖鳍结构的上部，其中钝化层以半导体材料制得，且具有大抵均匀的厚度。
本公开实施例又提供一种半导体装置结构的制造方法，包括：形成鳍结构于半导体基板上；形成界面层(interfacial layer)于鳍结构上，其中界面层包括氧化物，氧化物含有氧以及半导体材料；形成氧清除层(oxygenscavenging layer)于界面层上，其中氧清除层用以将氧自界面层中取出(drawout)；及进行热处理，使一部分的界面层转变(transform)为钝化层，钝化层设于氧清除层及鳍结构之间，其中钝化层包括半导体材料。
为让本公开的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1A显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图1B显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图1C显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图1D显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图1E显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图1F显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图2本公开一些实施例的半导体装置结构的剖面图。
图3A显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
图3B显示根据本公开一些实施例所述的半导体装置结构的制造方法其中一步骤的半导体装置结构的剖面图。
其中，附图标记说明如下：
100 半导体基板；
100A 区域；
100B 区域；
110 凹口；
120 鳍结构；
120A 表面；
120B 表面；
120C 表面；
120A’ 表面；
120B’ 表面；
120C’ 表面；
130 隔离元件；
140 界面层；
150 表面处理；
160 氧清除层；
170 阻挡层；
175 热处理步骤；
180 钝化层；
190 图案化掩模层；
T1 厚度；
T2 厚度；
T3 厚度；
T1’ 厚度；
T2’ 厚度；
T3’ 厚度；
T4 厚度；
T5 厚度；
T6 厚度；
T7 厚度；
W1 总宽度；
W2 宽度。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本案的不同特征。而本公开书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书以下的内容叙述了将一第一特征形成于一第二特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，亦包含了尚可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。另外，本公开书中不同范例可能使用重复的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(复数)元件或(复数)特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“较下部”、“上方”、“较上部”及类似的用语等。除了附图所绘示的方位之外，空间相关用语用以涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其它方位)，并对应地解读所使用的空间相关用语的描述。
以下叙述了本公开书的一些实施例。图1A-图1F显示根据一些实施例的于半导体元件的形成工艺的多个阶段中的剖面图。附加的操作可于图1A-图1F所述的阶段之前、之间、及/或之后提供。以下将叙述的一些工艺阶段可于不同的实施例中被置换或排除。以下将叙述的一些构件可于不同的实施例中被置换或排除。
如图1A所示，提供一半导体基板100。在一些实施例中，半导体基板100为块材半导体基板(bulk semiconductor substrate)，例如半导体晶片。举例来说，半导体基板100为一硅晶片。半导体基板100可包括硅或其它元素半导体材料，例如锗。在一些其它实施例中，半导体基板100包括化合物半导体。化合物半导体可包括硅锗、砷化镓、碳化硅、砷化铟、磷化铟、其它适合的化合物半导体、或前述的组合。
在一些实施例中，半导体基板100为绝缘层上覆半导体(semiconductor-on-insulator，SOI)基板。绝缘层上覆半导体基板可借着使用氧注入分离(separation by implantation of oxygen，SIMOX)工艺、晶片接合工艺、其它可应用方法、或前述的组合而制作。
如图1A所示，在一些实施例中，多个凹口(或凹槽)110形成于半导体基板100中。如此，多个鳍结构120形成于多个凹口110之间。如图1A所示，该图绘示其中一个鳍结构120。在一些实施例中，一或多个光刻及蚀刻步骤用以形成多个凹口。
在一些实施例中，鳍结构120的上部比鳍结构120的下部窄。在其它一些实施例中，鳍结构120的上部的宽度与鳍结构120的下部的宽度大抵相同。
在一些实施例中，鳍结构120以半导体材料制得，此半导体材料为包括硅的化合物半导体，但此半导体材料不是硅。在一些实施例中，半导体基板100包括化合物半导体，例如硅锗(silicon germanium)或碳化硅。因此，鳍结构120包括含有硅的化合物半导体。
如图1A所示，隔离元件(isolation feature)130形成于凹口110中。在一些实施例中，此隔离元件130围绕鳍结构120的下部。此隔离元件130用以定义且电性隔离多个形成于半导体基板100之上及/或之中的元件构件(device elements)。在一些实施例中，隔离元件130包括浅沟槽隔离(shallowtrench isolation，STI)结构或局部硅氧化(local oxidation of silicon，LOCOS)结构、或其它任何适合的隔离元件、或上述的组合。
在一些实施例中，每一个隔离元件130具有多层结构(multi-layerstructure)。在一些实施例中，隔离元件130以介电材料制得。此介电材料可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(fluoride-doped silicate glass，FSG)、低介电常数材料、或其它任何适合的材料、或上述的组合。在一些实施例中，可形成一浅沟槽隔离衬层(未绘示)以减少半导体基板100与隔离元件130之间的界面的晶体缺陷(crystalline defect)。相似地，此浅沟槽隔离衬层亦可用以减少鳍结构120与隔离元件130之间的界面的晶体缺陷。
在一些实施例中，一介电材料层沉积于半导体基板100上。此介电材料层覆盖鳍结构120且填入鳍结构120之间的凹口110。在一些实施例中，此介电材料层以化学气相沉积、旋转涂布、或其它任何适合的方法、或上述的组合沉积。在一些实施例中，可通过一平坦化步骤以薄化该介电材料层直到露出鳍结构120的上表面。此平坦化步骤可包括化学机械研磨、研磨步骤、蚀刻步骤、或其它任何适合的步骤、或上述的组合。之后，在一些实施例中，此介电材料层可被回蚀刻以形成隔离元件130。此鳍结构120自此隔离元件130凸出。且具有露出的上部，如图1A所示。
在一些实施例中，此鳍结构120露出的上部的顶部比此鳍结构120露出的上部的底部窄。在其它一些实施例中，鳍结构120露出的上部的顶部的宽度与鳍结构120露出的上部的底部的宽度大抵相同。
在一些实施例中，鳍结构120露出的上部包括三个不同的表面120A、120B及120C，如图1A所示。在一些实施例中，表面120B相对于表面120A(例如顶表面)倾斜，且表面120B邻接表面120A。在一些实施例中，表面120B相对于表面120C(例如侧表面)倾斜，且表面120B邻接表面120C。在一些实施例中，表面120A大抵垂直于表面120C。在其它一些实施例中，表面120A相对于表面120C倾斜。在一些实施例中，鳍结构120露出的上部自表面120A沿着表面120B朝表面120C逐渐变宽。
在一些实施例中，鳍结构120露出的上部的表面包括三个不同的晶体位向(crystal orientation)。例如，表面120A、120B及120C分别具有{001}、{111}及{110}的晶体位向。在其它一些实施例中，鳍结构120露出的上部的表面包括两个不同的晶体位向。例如，上表面120A与侧表面120B分别具有{001}及{110}的晶体位向。
如图1B所示，在一些实施例中，沉积界面层140于半导体基板100上。此界面层140覆盖隔离元件130以及鳍结构120的上部。在一些实施例中，界面层140设于鳍结构120以及后续形成的栅极介电层之间。此界面层140用以形成高品质且缺陷密度低的界面，并作为一阻挡层以防止介电材料与半导体材料之间的界面上的反应及/或扩散。
在一些实施例中，界面层140顺应性延伸至鳍结构120以及隔离元件130上。界面层140覆盖表面120A、表面120B、表面120C及隔离元件130的各个部分分别具有厚度T1、厚度T2、厚度T3及厚度T4。在一些实施例中，厚度T1、厚度T2、厚度T3及厚度T4大抵相同。在其它一些实施例中，部分或全部的厚度T1、厚度T2、厚度T3及厚度T4彼此不同。
在一些实施例中，此界面层140以氧化物制得。此氧化物包括硅以及其它适合的界面材料。在一些实施例中，包括硅的氧化物包括氧化硅或其它适合的包括硅的氧化物。在一些实施例中，此界面层140以化学气相沉积、原子层沉积、或其它任何适合的步骤、或上述的组合沉积。
在一些实施例中，于沉积界面层140时，可进行鳍结构120的表面处理。在一些实施例中，含氢的前躯物(hydrogen-containing precursor)作为用以沉积界面层140的其中一个前躯物(氧化源，oxidant source)。在一些实施例中，此含氢的前躯物包括液态H2O2溶液(H2O2(aq)solution)。此液态H2O2溶液可于室温下产生含有H2O2(g)的气体。此鳍结构120的上部暴露于气态H2O2(H2O2(g))中。如此，多个羟基(-OH bond)吸附(adsorb)于或形成于面对界面层140的表面120A、120B及120C上。在一些实施例中，表面120A、120B及120C被称为经H2O2处理的表面120A、120B及120C。然而，本公开的实施例并不限于此。表面120A、120B及120C可通过其它适合的方式或于其它工艺阶段处理并使羟基附着于其上。
如图1C所示，在一些实施例中，于半导体基板100上进行表面处理150。此表面处理150于表面120A、120B及120C上提供氢键结(-H bond)。如此，多个氢键结(-H bond)吸附(adsorb)于表面120A、120B及120C上。此表面处理150可于形成界面层140之前进行。
在一些实施例中，表面处理步骤150对经H2O2处理的表面120A、120B及120C进行。如此，表面120A、120B及120C进行吸附多个羟基(-OH bond)以及氢键结(-H bond)。此氢键结(-H bond)可通过多种方式提供。在一些实施例中，此方法包括进行一电浆步骤，提供一氢气流(hydrogen gasflow)、进行一注入步骤、或上述的组合。各种变化及/或调整可应用于本公开实施例。在一些实施例中，此表面处理150可于形成界面层140之前进行。在一些实施例中，在表面120A、120B及120C吸附羟基(-OH bond)之前，氢键结(-H bond)吸附或形成于表面120A、120B及120C上。
如图1D所示，在一些实施例中，沉积氧清除层160(oxygen scavenginglayer)于界面层140上，此氧清除层160用以将氧自界面层140中取出(drawout)。在一些实施例中，此氧清除层160顺应性延伸于界面层140上。在一些实施例中，此氧清除层160比界面层140厚。在一些实施例中，此氧清除层160比界面层140薄。在其它一些实施例中，此氧清除层160的厚度与界面层140的厚度T1大抵相同。
在一些实施例中，此氧清除层160以氧不足材料(oxygen-deficientmaterial)制得。此氧不足材料可包括SiOx(1<x<2)、HfOx(1<x<2)、Al2Ox(2<x<3)、TiOx(1<x<2)、Ti、或其它任何适合的氧不足材料、或上述的组合。在一些实施例中，此氧清除层160以化学气相沉积、原子层沉积、旋转涂布、或其它任何适合的方法、或上述的组合沉积。
如图1D所示，在一些实施例中，沉积阻挡层170于氧清除层160上。阻挡层170用以于后续步骤中大抵隔绝(block)氧清除层160与外界的氧。此阻挡层170防止氧清除层160获取(scavenge)并非来自界面层140的氧或与并非来自界面层140的氧反应。
在一些实施例中，阻挡层170顺应性延伸至氧清除层160上。在一些实施例中，阻挡层170的厚度大于氧清除层160的厚度。在其它一些实施例中，阻挡层170的厚度与氧清除层160的厚度大抵相同。在一些实施例中，阻挡层170的厚度大于界面层140的厚度T1。在其它一些实施例中，阻挡层170的厚度与界面层140的厚度T1大抵相同。在一些实施例中，阻挡层170的厚度为约6nm至约10nm。
在一些实施例中，阻挡层170包括多层结构，例如第一阻挡层以及设于此第一阻挡层上的第二阻挡层。此第一阻挡层设于氧清除层160与第二阻挡层之间。在一些实施例中，此第一阻挡层的厚度与第二阻挡层的厚度大抵相同。在其它一些实施例中，此第一阻挡层的厚度与第二阻挡层的厚度不同。此第一阻挡层可比第二阻挡层厚。
在一些实施例中，此第一阻挡层与第二阻挡层可由硅、氮化硅、或其它任何适合的阻挡材料、或上述的组合制得。在一些实施例中，此第一阻挡层由硅制得，而第二阻挡层由氮化硅制得。一或多个额外的子膜层(sub-layer)可加至阻挡层170中。在一些实施例中，阻挡层170以化学气相沉积、或其它任何适合的步骤、或上述的组合沉积。
如图1E所示，在一些实施例中，进行热处理步骤175以于鳍结构120上形成钝化层180。此热处理步骤175包括热退火步骤。在一些实施例中，进行热处理步骤175的操作温度为约250℃至约900℃。在一些实施例中，进行热处理步骤175的操作时间为约150秒至约240秒。
此钝化层180可用以钝化鳍结构120，使半导体装置的装置特性可被提升。在一些实施例中，此装置特性包括界面能态密度(interface state density)、次临界摆幅(subthreshold swing)、漏极偏压导致通道能障降低效应(drain-induced barrier lowering value)、或其它装置特性。
如图1E所示，在一些实施例中，此钝化层180覆盖鳍结构120露出的上部，且与鳍结构120露出的上部直接接触。在一些实施例中，此钝化层180围绕鳍结构120的上部，但未围绕鳍结构120的下部。在一些实施例中，钝化层180及鳍结构120的上部的总宽度W1大于鳍结构120的下部的宽度W2。
在一些实施例中，钝化层180顺应性延伸至鳍结构120露出的上部上。在一些实施例中，钝化层180延伸至隔离元件130上。在一些实施例中，钝化层180的表面轮廓大抵与鳍结构120的上部相同。在一些实施例中，钝化层180设于鳍结构120与氧清除层160之间。在一些实施例中，钝化层180设于鳍结构120与界面层140之间。
在一些实施例中，钝化层180的厚度为约至约在一些实施例中，钝化层180具有大抵均匀的厚度。此钝化层180的厚度均匀度为约至约在一些实施例中，此钝化层180的等效电容厚度的差异(ΔCET)为约至约在一些实施例中，钝化层180包括单晶硅。在其它一些实施例中，钝化层180包括多晶硅。
在一些实施例中，于热处理步骤175中，界面层140中会发生还原反应。在一些实施例中，界面层140中的氧化硅的一或多个部分被还原，使硅原子跟氧原子彼此分离。此界面层140中的氧化硅的氧于热处理步骤175中被吸收(absorb)至氧清除层160中。此界面层140中的氧化硅的硅原子聚集于鳍结构120上。如此，便形成以硅制得的钝化层180。
在一些实施例中，界面层140的一或多个部分被还原，且接着被转变(transform)为钝化层180。在一些实施例中，界面层140位于鳍结构120上的下部被转变以形成设于鳍结构120与界面层140之间的钝化层180，使界面层140的下部内凹(recess)或内缩(retract)。
在一些实施例中，界面层140中的氧化硅因还原反应以及氧吸收(oxygenabsorption)而被部分消耗，因此位于鳍结构120上的界面层140变薄，如图1E所示。因此，此钝化层180被夹设于鳍结构120与被薄化的界面层140之间，且钝化层180与被薄化的界面层140直接接触。在其它一些实施例中，位于鳍结构120上的界面层140被消耗且消失，使钝化层180被夹设于鳍结构120与氧清除层160之间。
如图1E所示，在一些实施例中，界面层140的厚度T1、厚度T2及厚度T3被减少成厚度T1’、厚度T2’及厚度T3’。在一些实施例中，经减少后的厚度T1’、厚度T2’及厚度T3’大抵相同。在一些实施例中，经减少后的厚度T1’、厚度T2’及厚度T3’小于界面层140的厚度T4。
如上所述，在一些实施例中，氢键结(-H bond)被附着(attach)至鳍结构120的表面120A、120B及120C上。由于此氢键结的存在，前述还原反应于界面层140邻近表面120A、120B及120C的一或多个部分进行。因此，此氢键结可帮助确保钝化层180与鳍结构120的上部的表面直接接触。在一些实施例中，此还原反应于约400℃至约600℃的温度下反应。
于进行热处理步骤175前包括氧不足材料(oxygen-deficient material)的氧清除层160于热处理步骤175中将氧化硅的氧自界面层140中取出(drawout)。在一些实施例中，且于进行热处理步骤175后，一部分的氧清除层160与来自界面层140的氧反应，且该部分变成含氧量高于氧清除层160的其它部分的材料。在其它一些实施例中，氧清除层160变成含氧量高于氧不足材料的材料。在一些实施例中，氧吸收步骤于约700℃至约900℃的温度下进行。在一些实施例中，还原反应于氧吸收步骤后进行。
在一些实施例中，阻挡层170防止氧清除层160与并非来自界面层140的氧反应。因此，于热处理步骤175中被氧清除层160吸入的氧大抵来自界面层140。在一些实施例中，氧清除层160不清除(scavenge)界面层140之外的氧。因此，阻挡层170可确保钝化层180的形成。
在一些实施例中，包括含有硅的化合物半导体的鳍结构120的硅原子集中于表面120A、120B及120C。因此，鳍结构120的一部分被转变为钝化层180的一部分。因此，钝化层180变厚，且鳍结构120的上部变窄且变短，如图1E所示。在其它一些实施例中，鳍结构120的上部并未变细。在此实施例中，此鳍结构120可不包括硅。
在一些实施例中，厚的钝化层180直接接触鳍结构120内缩的表面120A’、120B’及120C’。在一些实施例中，钝化层180覆盖表面120A’、120B’及120C’的各个部分具有大抵相同的厚度T5、厚度T6及厚度T7。在其它一些实施例中，厚度T5、厚度T6及厚度T7可稍微不同。厚度T5、厚度T6及厚度T7的厚度差可为约至约在一些实施例中，钝化层180的表面轮廓大抵与内缩的表面120A’、120B’及120C’的总轮廓相同。
如上所述，在一些实施例中，多个羟基(-OH bond)及/或多个氢键结(-Hbond)附着至鳍结构120的表面120A、120B及120C。于热处理步骤175中，此多个羟基(-OH bond)及/或多个氢键结(-H bond)将鳍结构120中的硅原子拉至表面120A、120B及120C。在一些实施例中，氢键结(-H bond)于约250℃至约900℃的温度下拉硅原子。在一些实施例中，羟基(-OH bond)于约250℃至约900℃的温度下拉硅原子。在一些实施例中，通过羟基及/或氢键结吸附硅原子的步骤于氧吸附步骤之后进行。在一些实施例中，通过羟基及/或氢键结吸附硅原子的步骤与上述还原反应同时进行。
在一些实施例中，由硅制成的钝化层通过极高真空化学气相沉积(ultra-high vacuum CVD，UHVCVD)、分子束外延成长(molecular beamepitaxy，MBE)、或其它任何适合的步骤、或上述的组合沉积于鳍结构上。此外，沉积此钝化层的操作时间为约4小时至约5小时。
在一些实施例中，钝化层180于热处理步骤175中自发地形成于鳍结构120上。在一些实施例中，形成钝化层180的操作时间为约150秒至约240秒。因此，形成钝化层180的工艺成本以及制造时间大幅降低。
在一些实施例中，由极高真空化学气相沉积(ultra-high vacuum CVD，UHVCVD)或分子束外延成长(molecular beam epitaxy，MBE)沉积的钝化层包括多晶硅或单晶硅。包括多晶硅的钝化层可能会成长至其它元件(例如隔离元件)上。易言之，多晶硅的成长选择性低。相较之下，单晶硅的成长选择性高。然而，单晶硅于{111}的晶体位向的成长速率低于单晶硅于{001}及{110}的晶体位向的成长速率。因此，于鳍结构的一个表面上可能仅沉积薄的钝化层，或甚至没有钝化层沉积。
在一些实施例中，钝化层180于热处理步骤175中自发地形成于鳍结构120上，且并非通过外延成长步骤形成。因此，此钝化层180的形成具有高选择性与高均匀度。详细而言，此钝化层180于鳍结构120上的覆盖率大幅提升。钝化层180的厚度T5、厚度T6及厚度T7大抵相同。此外，此钝化层180可提供改善的品质(例如界面能态密度、次临界摆幅、漏极偏压导致通道能障降低效应等)。因此，半导体装置结构的效能与可靠度皆显著提升。
如图1F所示，在一些实施例中，阻挡层170于热处理步骤175后被移除。氧清除层160因未被阻挡层170覆盖而露出。可通过蚀刻步骤移除阻挡层170。在一些实施例中，氧清除层160及界面层140于后续步骤中被移除。
之后，在一些实施例中，形成栅极堆叠于鳍结构120上。在一些实施例中，每一个栅极堆叠包括栅极介电层以及栅极电极。在一些实施例中，栅极介电层由氧化硅、氮化硅、氮氧化硅、高介电常数介电材料、或其它任何适合的介电材料、或上述的组合。在一些实施例中，此栅极介电层为虚置栅极介电层，此虚置栅极介电层将于后续栅极置换步骤中被移除。此虚置栅极介电层例如可为氧化硅层。
在一些实施例中，栅极电极包括多晶硅、金属材料、或其它任何适合的导电材料、或上述的组合。在一些实施例中，栅极电极为虚置栅极电极，且会被置换为另一导电材料，此导电材料例如为金属材料。在一些实施例中，此虚置栅极电极层由多晶硅制成。
在一些实施例中，每一个栅极堆叠还包括设于栅极电极上的一硬掩模。此硬掩模可作为形成栅极电极时的蚀刻掩模。此硬掩模亦可于后续步骤中保护栅极电极。在一些实施例中，此硬掩模由氮化硅、氮氧化硅、碳化硅、氧化硅、氮碳化硅(silicon carbon nitride)、或其它任何适合的材料、或上述的组合制得。
在一些实施例中，氧清除层160作为栅极介电层。此氧清除层160可置换成另一栅极介电层。之后，栅极电极层以及硬掩模层依序沉积于此氧清除层160(或其它栅极介电层)上。此栅极介电层、栅极电极层以及硬掩模层可通过化学气相沉积、原子层沉积、物理气相沉积、或其它任何适合的步骤、或上述的组合沉积。可通过进行光刻步骤及蚀刻步骤以图案化硬掩模层以形成硬掩模。界面层140、氧清除层160(或其它栅极介电层)以及栅极电极层可经由开口被蚀刻，此开口通过硬掩模定义。因此，可形成多个栅极堆叠。
接着，可形成多个元件于鳍结构120中或半导体基板100上。上述多个元件中的部分元件可电性连接置栅极堆叠。上述多个元件可包括源极/漏极元件、内连线元件、或其它任何适合的元件。因此，可形成一或多个鳍式场效晶体管。此鳍式场效晶体管可包括N型鳍式场效晶体管及P型鳍式场效晶体管。
各种变化及/或调整可应用于本公开实施例。例如，鳍结构的材料可改变。图2为本公开一些实施例的半导体装置结构的剖面图。在一些实施例中，图1A-图1F所示的形成半导体装置结构的步骤亦可应用于图2所示的实施例。如图2所示，在一些实施例中，提供一类似图1F所示的半导体装置结构。此半导体装置结构的材料及/或形成方法已于前述实施例中描述，故不再重复描述。
在一些实施例中，鳍结构120包括元素半导体材料，例如锗。在一些其它实施例中，鳍结构120包括不为硅的化合物半导体。化合物半导体可包括砷化镓、砷化铟、磷化铟、其它适合的化合物半导体、或前述的组合。于热处理步骤175中，鳍结构120不提供硅来形成钝化层180。因此，如图2所示，鳍结构120的上部并未内缩(retract)。
在一些实施例中，钝化层180直接接触表面120A、120B及120C。在一些实施例中，钝化层180的表面轮廓大抵与表面120A、120B及120C的总轮廓相同。在一些实施例中，覆盖表面120A、120B及120C的钝化层180具有大抵均匀的厚度。
各种变化及/或调整可应用于本公开实施例。例如，半导体装置结构并不限于要包括多个由相同材料制得的鳍结构。在其它一些实施例中，半导体装置结构包括多个由不同材料制得的鳍结构。图3A-图3B显示根据一些实施例的于半导体元件的形成工艺的多个阶段中的剖面图。
如图3A所示，在一些实施例中，提供一类似图1D所示的半导体装置结构。此半导体基板100、鳍结构120、隔离元件130、界面层140、氧清除层160及阻挡层170的材料及/或形成方法已于前述实施例中描述，故不再重复描述。
此半导体基板100被分为多个区域100A与100B。在一些实施例中，N型鳍式场效晶体管或P型鳍式场效晶体管形成于此多个区域100A与100B中。在一些实施例中，N型鳍式场效晶体管形成于区域100A中，而P型鳍式场效晶体管形成于区域100B中。在一些实施例中，P型鳍式场效晶体管形成于区域100A中，而N型鳍式场效晶体管形成于区域100B中。
在一些实施例中，设于区域100A中的鳍结构120由硅制得。在一些实施例中，设于区域100B中的鳍结构120由含有硅的化合物半导体制得。在其它一些实施例中，设于区域100B中的鳍结构120由不为硅的元素半导体材料或不含有硅的化合物半导体制得。
如图3A所示，在一些实施例中，一图案化掩模层190形成于阻挡层170上。在一些实施例中，图案化掩模层190覆盖区域100B中的阻挡层170，而并未覆盖区域100A中的阻挡层170，使区域100A中的阻挡层170被露出。
在一些实施例中，图案化掩模层190包括光致抗蚀剂材料，且通过光光刻蚀刻步骤形成。此光光刻蚀刻步骤可包括光致抗蚀剂涂布(例如旋转涂布步骤)、软烤、光罩对准、曝光图案、后曝烤、光致抗蚀剂显影、冲洗步骤、及干燥(例如硬烤步骤)、或其它任何适合的步骤、或上述的组合。
如图3B所示，在一些实施例中，阻挡层170被露出的部分可经由开口被蚀刻，此开口通过图案化掩模层190定义。在一些实施例中，可通过蚀刻步骤移除阻挡层170被露出的部分。在一些实施例中，此蚀刻步骤可包括干蚀刻、湿蚀刻、或其它任何适合的蚀刻步骤。
之后，在一些实施例中，移除图案化掩模层190，并于半导体基板100上进行热处理步骤175。因此，钝化层180形成于区域100B中的鳍结构120上。此热处理步骤175及钝化层180的材料及/或形成方法已于前述实施例中描述，故不再重复描述。
如图3B所示，于热处理步骤175中，于区域100A中的氧清除层160自阻挡层170露出。在一些实施例中，此氧清除层160吸收(absorb)并非来自界面层140的氧。因此，区域100A中并未形成钝化层。
在一些实施例中，鳍结构120的大小于热处理步骤175之前及之后皆相同。在一些实施例中，位于区域100A中的界面层140的大小于热处理步骤175之前及之后皆相同。在其它一些实施例中，位于区域100A中的鳍结构120的上部于热处理步骤175中被氧化。因此，位于区域100A中的鳍结构120的上部会内缩。
本公开实施例不仅可实施于具有鳍式场效晶体管的半导体装置结构上，亦可实施于具有平面场效晶体管的半导体装置结构上。在一些实施例中，此具有平面场效晶体管的半导体装置结构的材料及/或形成方法与前述具有鳍式场效晶体管的半导体装置结构的材料及/或形成方法相似。
本公开实施例于半导体基板上形成具有钝化层的半导体装置结构。此由硅形成的钝化层于热处理步骤中形成，而非通过外延成长步骤形成。此钝化层具有更佳的均匀度(或较低的等效电容厚度的差异(ΔCET))。因此，此钝化层于半导体基板(例如鳍结构)上的覆盖率大幅提升。即使此鳍结构的表面包括{111}的晶体位向，亦可确保此钝化层充分地覆盖此{111}表面。此外，此钝化层的厚度减少(或具有较低的等效电容厚度的差异(ΔCET))。因此，此半导体装置结构的驱动电流增加，并藉此缓和短通道效应。因此，半导体装置结构的效能与可靠度皆显著提升。
在一些实施例中，一种半导体装置结构被提供。此半导体装置结构包括设于半导体基板上的鳍结构。此鳍结构包括第一表面以及第二表面，此第一表面相对于第二表面倾斜。此半导体装置结构亦包括覆盖鳍结构的第一表面及第二表面的钝化层，且覆盖第一表面的钝化层的第一部分的厚度大抵与覆盖第二表面的钝化层的第二部分的厚度相同。
在一些实施例中，一种半导体装置结构被提供。此半导体装置结构包括设于半导体基板上的鳍结构，此鳍结构包括下部及上部。此半导体装置结构亦包括隔离元件，此隔离元件围绕鳍结构的下部。此半导体装置结构还包括钝化层，此钝化层覆盖鳍结构的上部，且此钝化层以半导体材料制得，且具有大抵均匀的厚度。
在一些实施例中，一种半导体装置结构的制造方法被提供。此半导体装置结构的制造方法包括形成鳍结构于半导体基板上。此半导体装置结构的制造方法亦包括形成界面层(interfacial layer)于鳍结构上，此界面层包括氧化物，此氧化物含有氧以及半导体材料。此半导体装置结构的制造方法还包括形成氧清除层(oxygen scavenging layer)于界面层上，此氧清除层用以将氧自界面层中取出(draw out)。此半导体装置结构的制造方法还包括进行热处理，使一部分的界面层转变(transform)为钝化层，此钝化层设于氧清除层及鳍结构之间，此钝化层包括半导体材料。
值得注意的是，以上所述的元件尺寸、元件参数、以及元件形状皆非为本公开的限制条件。本领域技术人员可以根据不同需要调整这些设定值。另外，本公开实施例的半导体装置结构及其制造方法并不仅限于图1A-图3B所图示的状态。本公开实施例可以仅包括图1A-图3B的任何一或复数个实施例的任何一或复数项特征。换言之，并非所有图示的特征均须同时实施于本公开的半导体装置结构及其制造方法中。
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作更动、替代与润饰。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本公开揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开使用。因此，本公开的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本公开的保护范围也包括各个权利要求及实施例的组合。

Claims (10)

1.一种半导体装置结构，包括：
一鳍结构，设于一半导体基板上，其中该鳍结构包括一第一表面以及一第二表面，其中该第一表面相对于该第二表面倾斜；及
一钝化层，覆盖该鳍结构的该第一表面及该第二表面，其中覆盖该第一表面的该钝化层的一第一部分的厚度大抵与覆盖该第二表面的该钝化层的一第二部分的厚度相同。
2.如权利要求1所述的半导体装置结构，其中该钝化层包括硅，且其中该鳍结构包括不为硅的半导体材料。
3.如权利要求1所述的半导体装置结构，其中该鳍结构还包括一第三表面，该第三表面相对于该第二部分倾斜，其中覆盖该第三表面的该钝化层的一第三部分的厚度大抵与该钝化层的该第二部分的厚度相同。
4.如权利要求1所述的半导体装置结构，其中该钝化层围绕该鳍结构的一上部，但未围绕该鳍结构的一下部，其中该上部比该下部窄，其中该钝化层及该鳍结构的该上部的总宽度大于该鳍结构的该下部的宽度，其中该钝化层的表面轮廓大抵与该鳍结构的该上部相同，且该半导体装置结构还包括：
一隔离元件，其中该隔离元件围绕该鳍结构的该下部，且该钝化层延伸于该隔离元件之上。
5.一种半导体装置结构的制造方法，包括：
形成一鳍结构于一半导体基板上；
形成一界面层于该鳍结构上，其中该界面层包括一氧化物，该氧化物含有氧以及一半导体材料；
形成一氧清除层于该界面层上，其中该氧清除层用以将氧自该界面层中取出；及
进行一热处理，使一部分的该界面层转变为一钝化层，该钝化层设于该氧清除层及该鳍结构之间，其中该钝化层包括该半导体材料。
6.如权利要求5所述的半导体装置结构的制造方法，其中于进行该热处理步骤前，该氧清除层包括一氧不足材料，且于进行该热处理步骤后，一部分的该氧清除层与来自该界面层的氧反应，且该部分变成含氧量高于氧清除层的其它部分的材料。
7.如权利要求5所述的半导体装置结构的制造方法，还包括：
于进行该热处理步骤前，于该鳍结构的一表面上形成羟基。
8.如权利要求5所述的半导体装置结构的制造方法，还包括：
于形成该界面层时，于该鳍结构面对该界面层的一表面上形成羟基。
9.如权利要求5所述的半导体装置结构的制造方法，还包括：
于进行该热处理步骤前，于该鳍结构上进行一表面处理以形成氢键结于该鳍结构的一表面上。
10.如权利要求5所述的半导体装置结构的制造方法，还包括：
于进行该热处理步骤前，形成一阻挡层于该氧清除层上，以大抵隔绝该氧清除层与并非来自该界面层的氧；
于形成该界面层前，形成一第二鳍结构于该半导体基板上，其中该界面层、该氧清除层与该阻挡层延伸至该第二鳍结构上；及
部分移除设于该第二鳍结构上的该阻挡层，使该阻挡层于该热处理步骤中覆盖该鳍结构且露出该第二鳍结构。
CN201510860860.7A 2015-08-31 2015-11-30 半导体装置结构及其制造方法 Active CN106486547B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/840,904 2015-08-31
US14/840,904 US9660025B2 (en) 2015-08-31 2015-08-31 Structure and formation method of semiconductor device structure

Publications (2)

Publication Number Publication Date
CN106486547A true CN106486547A (zh) 2017-03-08
CN106486547B CN106486547B (zh) 2019-12-31

Family

ID=58095743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510860860.7A Active CN106486547B (zh) 2015-08-31 2015-11-30 半导体装置结构及其制造方法

Country Status (3)

Country Link
US (2) US9660025B2 (zh)
CN (1) CN106486547B (zh)
TW (1) TWI581320B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427778A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786563B2 (en) * 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US9837487B2 (en) 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
CN107706111B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR20200145974A (ko) 2019-06-21 2020-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050263795A1 (en) * 2004-05-25 2005-12-01 Jeong-Dong Choi Semiconductor device having a channel layer and method of manufacturing the same
US20110115027A1 (en) * 2009-11-17 2011-05-19 International Business Machines Corporation Structure and method to obtain eot scaled dielectric stacks
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20140213037A1 (en) * 2013-01-31 2014-07-31 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
CN104576733A (zh) * 2013-10-10 2015-04-29 台湾积体电路制造股份有限公司 鳍式场效应晶体管的钝化和晶面形成
CN104681613A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 半导体器件的fin结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221926A1 (en) * 2006-01-04 2007-09-27 The Regents Of The University Of California Passivating layer for flexible electronic devices
JP5571887B2 (ja) 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8766379B2 (en) * 2011-09-22 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer scavenging metal gate stack for ultra-thin interfacial dielectric layer
DE112011105751B4 (de) 2011-10-18 2024-05-08 Intel Corporation Antifuse-Element unter Verwendung von nicht-planarer Topologie
JP2013239622A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8772116B2 (en) * 2012-11-20 2014-07-08 International Business Machines Corporation Dielectric equivalent thickness and capacitance scaling for semiconductor devices
US8999821B2 (en) 2013-08-19 2015-04-07 Applied Materials, Inc. Fin formation by epitaxial deposition
KR102105363B1 (ko) * 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9620621B2 (en) 2014-02-14 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Gate structure of field effect transistor with footing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050263795A1 (en) * 2004-05-25 2005-12-01 Jeong-Dong Choi Semiconductor device having a channel layer and method of manufacturing the same
US20110115027A1 (en) * 2009-11-17 2011-05-19 International Business Machines Corporation Structure and method to obtain eot scaled dielectric stacks
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管
US20140213037A1 (en) * 2013-01-31 2014-07-31 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
CN104576733A (zh) * 2013-10-10 2015-04-29 台湾积体电路制造股份有限公司 鳍式场效应晶体管的钝化和晶面形成
CN104681613A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 半导体器件的fin结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427778A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件
US11728434B2 (en) 2017-08-30 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device
CN109427778B (zh) * 2017-08-30 2024-03-29 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
US20170207339A1 (en) 2017-07-20
US9876117B2 (en) 2018-01-23
CN106486547B (zh) 2019-12-31
US9660025B2 (en) 2017-05-23
US20170062561A1 (en) 2017-03-02
TW201709292A (zh) 2017-03-01
TWI581320B (zh) 2017-05-01

Similar Documents

Publication Publication Date Title
US10269628B2 (en) FinFET low resistivity contact formation method
US10658270B2 (en) Semiconductor structure and method making the same
CN106486547A (zh) 半导体装置结构及其制造方法
US9553189B2 (en) Self-aligned silicide formation on source/drain through contact via
US11854796B2 (en) Semiconductor device structure with gate spacer
TW202013602A (zh) 積體電路結構的製作方法
CN106469684B (zh) 半导体装置及其形成方法
US11393912B2 (en) Semiconductor structure with metal cap layer
CN112599482A (zh) 半导体结构
CN112309869A (zh) 具有环状半导体鳍片的半导体元件结构的制备方法
US11201060B2 (en) Structure and formation method of semiconductor device with metal gate stack
TWI789761B (zh) 半導體元件與其製造方法
CN113594093A (zh) 半导体装置的形成方法
US9871035B2 (en) Semiconductor device with metal silicide blocking region and method of manufacturing the same
CN108447823A (zh) 一种半导体器件及其制造方法和电子装置
CN112750778A (zh) 半导体装置的形成方法
US11201091B2 (en) Semiconductor structure implementing series-connected transistor and resistor and method for forming the same
US11469109B2 (en) Semiconductor structure having metal contact features and method for forming the same
US20220059526A1 (en) Method for preparing semiconductor device structure with series-connected transistor and resistor
TW202334960A (zh) 具有位元線保護襯墊之半導體元件的製備方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant