CN104576733A - 鳍式场效应晶体管的钝化和晶面形成 - Google Patents

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Abstract

本发明提供了一种鳍式场效应晶体管（FinFET）及其形成方法。FinFET具有鳍部，鳍部具有在衬底上外延生长的一个或多个半导体层。在鳍部上方形成第一钝化层，并且在鳍部之间形成隔离区。对鳍部的上部进行重塑，并且在重塑后的部分上方形成第二钝化层。此后，可以在鳍部上方形成栅结构，并且可以形成源极/漏极区。

Description

鳍式场效应晶体管的钝化和晶面形成
技术领域
本发明总体涉及半导体，更具体地，涉及鳍式场效应晶体管。
背景技术
随着半导体工业已经发展到纳米技术工艺节点，在追求更高的器件密度、更高的性能和更低的成本的同时，来自制造和设计问题两方的挑战已促成三维设计的开发，诸如，鳍式场效应晶体管（FinFET）。例如，利用通过蚀刻掉衬底中的部分硅层形成从衬底延伸的垂直薄“鳍”（或鳍结构），来制造标准的FinFET。在该垂直鳍部中形成FinFET的沟道。在鳍部上方（例如，环绕）提供栅极。位于沟道两侧的栅极能够从两侧对沟道进行栅极控制。另外，在FinFET的源极/漏极（S/D）部分中的利用选择性生长的硅锗（SiGe）的应变材料可用于增强载流子迁移率。
然而，在制造互补金属氧化物半导体（CMOS）中存在实施这些特征和工艺的挑战。例如，鳍部和浅沟槽隔离（STI）氧化物之间的界面陷阱导致FinFET的高泄漏电流，由此劣化了器件性能。
发明内容
根据本发明的一个方面，提供了一种鳍式场效应晶体管（FinFET），包括：衬底；鳍结构，从衬底凸出，鳍结构包括一个或多个半导体层，每个半导体层的晶格常数都不同于邻接的下层相应的晶格常数；隔离区，与鳍结构的相对侧壁邻近，鳍结构具有在隔离区之上延伸的上部，上部具有倾斜侧壁；第一钝化层，介于鳍结构和隔离区之间；第二钝化层，位于鳍结构的上部的上方；以及栅极结构，覆盖鳍结构的上部。
优选地，该鳍结构包括：位于衬底上方的第一硅锗层。
优选地，该鳍结构包括：位于第一硅锗层上方的锗层。
优选地，隔离区延伸至第一硅锗层和锗层之间的界面。
优选地，该鳍结构包括：位于第一硅锗层上方的第二硅锗层，第一硅锗层的晶格常数与第二硅锗层的晶格常数不同。
优选地，隔离区延伸至第一硅锗层和第二硅锗层之间的界面。
优选地，第一钝化层包括氮氧化物。
优选地，第二钝化层包括氮氧化物。
优选地，一个或多个半导体层包括第一半导体层，并且第二钝化层在第一半导体层的侧壁和上表面上方延伸。
优选地，第一半导体层是硅锗层，而第二钝化层是硅锗氮氧化物层。
根据本发明的另一方面，提供了一种形成鳍式场效应晶体管（FinFET）的方法，该方法包括：提供衬底；形成从衬底延伸的一个或多个鳍部，一个或多个鳍部中的每一个鳍部都具有覆盖衬底的一个或多个半导体层，一个或多个半导体层中的每一层的晶格常数都不同于下方的层的晶格常数；在一个或多个鳍部上方形成第一钝化层；沿着一个或多个鳍部的相对侧壁形成隔离区，一个或多个鳍部在隔离区的最顶面之上延伸；重塑一个或多个鳍部的暴露部分；以及在一个或多个鳍部的经过重塑的暴露部分上方形成第二钝化层。
优选地，形成一个或多个鳍部包括：在衬底上形成一个或多个半导体材料层，一个或多个半导体材料层中的每一层都具有与邻接层不同的晶格常数；以及蚀刻一个或多个半导体材料层，由此形成一个或多个鳍部。
优选地，蚀刻包括：蚀刻部分衬底。
优选地，一个或多个半导体层包括第一半导体层和第二半导体层，隔离区延伸至第一半导体层和第二半导体层之间的界面。
优选地，一个或多个半导体层包括单个半导体层，第二钝化层在单个半导体层的侧壁和顶面上方延伸。
优选地，第一钝化层包括氮氧化物。
优选地，第二钝化层包括氮氧化物。
优选地，一个或多个半导体层包括：位于衬底上的硅锗层和位于硅锗层上的锗层，并且第一钝化层包括硅锗氮氧化物，而第二钝化层包括氮氧化锗。
优选地，一个或多个半导体层包括：位于衬底上的Six1Gey1层和位于Six1Gey1上的Six2Gey2层，x1与x2不同，并且y1与y2不同。
优选地，一个或多个半导体层包括：位于衬底上的硅锗层，第二钝化层沿着硅锗层的侧壁和最顶面延伸。
附图说明
当结合附图进行阅读时，从以下的详细说明可以更好地理解本发明公开的内容。应该强调的是，根据工业中的标准实践，各种部件不必按比例绘制，并且这些部件仅被用于说明的目的。事实上，为了清楚论述起见，可以任意增大或缩小各种部件的尺寸。
图1是示出了根据本发明的各个方面的制造FinFET的方法的流程图；
图2示出了根据本发明的各个方面的包括钝化结构的FinFET的顶视图；
图3至图10是根据本发明的各个实施例的FinFET在各个制造阶段的截面图；
图11至图18是根据本发明的各个其他实施例的FinFET在各个制造阶段的截面图；以及
图19至图26是根据本发明的各个其他实施例的FinFET在各个制造阶段的截面图。
具体实施方式
应当理解，以下公开提供用于实施本发明的不同特征的多个不同的实施例或实例。以下描述了部件和布置的具体实例，以简化本发明。当然，这些仅是实例，并且不用于限制。例如，以下说明书中，在第二特征上方或之上形成第一部件可以包括第一和第二部件通过直接接触形成的实施例，并且还可以包括在第一和第二部件之间可以形成附加部件，使得第一和第二部件可以不直接接触的实施例。另外，在各个实例中，本发明可以重复参考标号和/或字符。这种重复是用于简化和清楚的目的，并且其本身不表示所论述的多个实施例和/或结构之间的关系。
参考图1，示出了根据本发明的各个方面的制造鳍式场效应晶体管（FinFET）的方法100的流程图。方法100开始于步骤102，其中，提供衬底，诸如硅衬底。方法100继续进行步骤104，其中，在衬底上方形成一个或多个半导体层。在一个实施例中，诸如参考以下图3至图10所公开的，一个或多个半导体层包括在衬底上方外延生长的硅锗层和在硅锗层上方外延生长的锗层。在另一个实施例中，诸如参考以下图11至图18所公开的，在衬底上方形成硅锗层（渐变或均匀的）。在又一个实施例中，诸如参考以下图19至图26所公开的，一个或多个半导体层包括具有不同锗浓度的多个硅锗层。
在步骤106中，形成穿过一个或多个半导体层并且到达衬底内的多个沟槽，其中，在相邻的沟槽之间生成鳍部。在步骤108中，在鳍部上方形成诸如氮氧化物层的第一钝化层，之后在步骤110中，通过在沟槽中沉积介电材料来形成隔离区。在步骤112中，重塑鳍部的暴露部分，并且在重塑的鳍部上方形成诸如氮氧化物层的第二钝化层。此后，在步骤114中，形成栅极结构。以下论述中阐述了可以根据图1的方法100制造的FinFET的实施例。
图2示出了根据本发明的各个方面的包括在鳍结构220上方形成的钝化结构230的鳍式场效应晶体管（FinFET）200的顶视图。图3至图26是根据本发明的多个实施例的沿着图2的线a-a截取的FinFET200在各个制造阶段的截面图。如在本发明中采用的，FinFET200是指任何基于鳍部的多栅极晶体管。其他晶体管结构和相似结构都在本发明的预期范围内。FinFET200可以包括在微处理器、存储单元和/或其他集成电路（IC）中。
应当注意，图1的方法不能生成完整的FinFET200。可以使用互补金属氧化物半导体（CMOS）技术工艺制造完整的FinFET200。从而，应当理解，可以在图1的方法100之前、期间和之后，提供附加工艺，并且可在本发明中可对其他工艺仅作简要地描述。而且，简化了图1至图26以更好地理解本发明的概念。例如，虽然图中示出了FinFET200，但是应当理解，IC可以包括多个其他器件，包括电阻器、电容器、电感器和熔丝等。
图2示出了使用图1中的步骤制造的FinFET200。如图中所示，FinFET200包括鳍结构220（虚线）、围绕鳍结构220的钝化结构230和横跨鳍结构220的沟道部分的栅极结构240。如图中所示，FinFET200包括两个鳍部。在一些实施例中，FinFET200可以包括少于或多于两个鳍部，例如，一个鳍部或三个鳍部。
图3至图10示出了根据一个实施例的FinFET器件在制造的中间步骤的各个截面图。首先参考图3和图1中的步骤102，提供衬底202，其中，衬底202包括具有第一晶格常数的第一半导体材料，并且因此在本发明中衬底202还被称为第一半导体材料202。在一个实施例中，衬底202包括晶体硅衬底（例如，晶圆）。在可选实施例中，衬底202包括绝缘体上硅（SOI）结构。根据设计需求，衬底202可以包括多个掺杂区（例如，p型衬底或n型衬底）。在一些实施例中，掺杂区可以掺有p型或n型掺杂剂。例如，掺杂区可以掺有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或它们的组合。掺杂区可以被配置成n型FinFET，或者可选地被配置成p型FinFET。
继续参考图3，在硅衬底202上方外延生长（图1中的步骤104）第二半导体材料204（诸如，硅锗层204），其中，第二半导体材料204具有大于第一晶格常数的第二晶格常数。例如，在一个实施例中，衬底202可以是硅晶圆，而第二半导体材料204是硅锗层。在该实例中，硅锗层具有约25%至约75%的锗，并且可以具有应变的或完全松弛的表面。另外，第二半导体材料204可以是具有例如均匀锗浓度的均匀层或者是锗浓度变化的渐变层。
在一个实施例中，通过诸如低压CVD（LPCVD）的化学汽相沉积（CVD）工艺，选择性地生长第二半导体材料204（诸如，硅锗层）。在一个实施例中，例如，使用SiH4、Si2H6等作为硅前体并且GeH4、Ge2H6等作为锗前体，在约350℃至约800℃的温度下并且在约1毫托至约760托的压力下，实施LPCVD工艺。在一些实施例中，硅锗层204的厚度介于约10nm至约50nm的范围之间。
继续参考图3，在第二半导体材料204上方外延生长（图1中的步骤104）第三半导体材料206（诸如，锗层），其中，第三半导体材料206具有大于第二晶格常数的第三晶格常数。这样，第二晶格常数介于第一晶格常数和第三晶格常数之间。在一个实施例中，第三半导体材料206包括通过LPCVD工艺选择性生长的锗层。在一个实施例中，使用GeH4或Ge2H6作为前体，在约200℃至约700℃的温度下并且在约1毫托至约760托的压力下，实施LPCVD工艺。在一些实施例中，第三半导体材料206的厚度介于约10nm至约50nm的范围之间。在一个实施例中，第三半导体材料206的表面完全松弛。
为了方便起见，第二半导体材料204在本发明中还被称为硅锗层204，并且第三半导体材料206在本发明中还被称为锗层206。然而，应当注意的是，在其他实施例中可以利用其他材料，诸如，其他Ⅲ-Ⅴ族材料、SiC等。
图4至图5示出了根据一个实施例在衬底202、硅锗层204和锗层206内形成多个沟槽（诸如，图5中的沟槽210），这类似于参考以上图1中的步骤106所述。首先参考图4，示出了限定开口208a的图案化的掩模208。在一个实施例中，图案化的掩模208是已经被沉积、曝光和显影的光刻胶层。还可以使用其他掩蔽层，诸如，氧化物和/或氮化物硬掩模层。
然后，蚀刻暴露的锗层206，以形成多个沟槽210。在一些实施例中，多个沟槽210延伸穿过锗层206、硅锗层204，并且进入硅衬底202内。在一些实施例中，沟槽210可以是相互平行的带部（从FinFET200的顶部观察），并且相互之间间距较小。在一些实施例中，沟槽210可以是连续的，并且围绕剩余的锗层206和剩余的硅锗层204。在一些实施例中，使用CF4、HBr、CH3F、SF6、它们的混合物等作为蚀刻气体、诸如He等的载气和诸如O2等的钝化气体来实施蚀刻工艺。在一个实施例中，工艺气体可以是蚀刻气体、载气和钝化气体的组合，并且可以用于蚀刻Ge、SiGe和Si材料，尽管蚀刻速率不同。在一个实施例中，沟槽210可以具有约20nm至约120nm的深度D1。
在描述的实施例中，位于沟槽210之间的剩余锗层206、剩余硅锗层204以及剩余硅衬底202形成鳍结构220（在图5中示出）。而且，剩余锗层206在下文中被称为上鳍部220u。剩余硅锗层204在下文中被称为中间鳍部220m。位于沟槽210之间的衬底202的凸出部分在下文中被称为下鳍部220l。
同样地，鳍结构220包括：下鳍部220l，包括具有第一晶格常数的第一半导体材料202；中间鳍部220m，包括具有大于第一晶格常数的第二晶格常数的第二半导体材料204；以及上鳍部220u，包括具有大于第一晶格常数和第二晶格常数的第三晶格常数的第三半导体材料206，其中，中间鳍部220m位于下鳍部220l和上鳍部220u之间。在描述的实施例中，存在从衬底202延伸的三个鳍部。
去除图案化的掩模208并且实施清洁工艺。在一个实施例中，可以使用包括H2SO4和H2O2的稀释混合液的SPM清洁。另外，例如，可以使用稀氟氢酸（DHF）实施清洁工艺，去除硅衬底202的自然氧化物。
至此，工艺步骤已经提供了具有围绕鳍结构220的沟槽210的衬底202。通常，通过在沟槽210中引入诸如浅沟槽隔离（STI）氧化物的介电材料，使鳍结构220的每一个鳍部都与相邻的鳍部隔离。然而，形成介电材料的步骤可能会在鳍部和介电材料之间产生界面陷阱。所生成的界面陷阱可能会在鳍部和介电材料之间提供载流子传输路径，并且将导致FinFET的高泄漏电流，由此会降低器件性能。
因此，以下论述的工艺在鳍结构220的暴露表面上形成钝化结构，以防止在鳍部和STI氧化物之间生成界面陷阱。可以减少和/或避免与高界面陷阱引起的高泄漏电流相关的问题。从而，在本发明中公开的实施例可以实现期望的器件性能特征，诸如，低泄漏。
如图6中所示并且参考以上图1中的步骤108所述，在鳍结构220的暴露表面上形成钝化结构，以增强器件性能。在一个实施例中，钝化结构230是通过氧化和氮化工艺形成的氮氧化物。如以上进行的论述，鳍结构220可以由不同材料（诸如，硅衬底202、硅锗层204和锗层206）形成。氧化和氮化工艺可以与这些材料不同地反应，例如，在硅衬底202上形成氮氧化硅（SiON）层，在硅锗层204上形成硅锗氮氧化物（SiGeON）以及在锗层206上形成氮氧化锗（GeON）。第一钝化层可以具有约0.5nm至约5nm的厚度。
因此，图6示出了包括位于硅衬底202上方的下钝化部230l、位于硅锗层204上方的中间钝化部230m和位于锗层206上方的上钝化部230u的第一钝化层230。由于材料不同，因此，位于硅衬底202上方的下钝化部230l是SiON层，位于硅锗层204上方的中间钝化部230m是SiGeON层，而位于锗层206上方的上钝化部230u是GeON层。
这样，位于鳍结构220上方的第一钝化层230包括：下钝化部230l，位于下鳍部220l上方，包括第一半导体材料202的氮氧化物；上钝化部分230u，位于上鳍部220u上方，包括第三半导体材料206的氮氧化物；以及中间钝化部230m，位于下钝化部230l和上钝化部230u之间，其中，位于中间鳍部220m上方的中间钝化部230m包括第二半导体材料204的氮氧化物。
第一钝化层230用作鳍部220和随后形成的绝缘层（诸如，图7中的STI氧化物212）之间的缓冲层，以防止生成界面陷阱。可以减少和/或避免与由于高界面陷阱引起的高泄漏电流相关的问题，由此实现更好的性能特征，诸如，低泄漏。
在所描述的实施例中，通过氧化工艺，之后通过氮化工艺来实施在鳍结构220上方形成第一钝化层230的步骤。在一些实施例中，氧化工艺包括快速热氧化（RTO）工艺、高压氧化（HPO）、化学氧化工艺、原位水汽生成（ISSG）工艺或增强的原位水汽生成（EISSG）工艺。在一些实施例中，将O2和O3用作反应气体，在约400℃至约700℃的温度下，执行RTO工艺，持续时间为约1秒至约30秒。在其他实施例中，使用O2、O2+N2、N2等的工艺气体，在约1atm至约25atm的压力和约300℃至约700℃的温度下，实施HP，持续时间为约1分钟至约180分钟。化学氧化工艺的实例包括湿SPM清洁、湿O3/H2O等。O3可以具有约1ppm至约50ppm的浓度。
在一些实施例中，氮化工艺包括快速热氮化（RTN）工艺、高压氮化（HPN）或去耦等离子体氮化（DPN）工艺。在一些实施例中，将NH3用作反应气体，在约400℃至约800℃的温度下，实施RTN工艺，持续时间为约1秒至约180秒。在一些实施例中，使用NH3的工艺气体，在约1atm至约25atm的压力和约300℃至约700℃的温度下，实施HPN，持续时间约1分钟至约180分钟。在一些实施例中，将N2、NH3、N2+Ar、N2+He、NH3+Ar等工艺气体用作工艺气体，在约300瓦特至约2250瓦特的功率下，实施DPN工艺。
在一些实施例中，在DPN工艺之后，实施氮化后退火（PNA）工艺。在一些实施例中，将N2用作退火气体，在约400℃至约700℃的温度下，实施PNA，持续时间约1秒至约180秒。PNA工艺使得GeO与N反应，以达到稳定状态，以及将N驱至更深处，以产生更均匀的层。
可以通过调节工艺条件（诸如，调节等离子体功率或温度）来控制氮氧化物层（例如，SiOxNy、SiGeOxNy和GeOxNy）中y:x（N:O）的比率，以用于特定应用。在一些实施例中，y:x的比率介于约0.25至约0.90之间。
在一些实施例中，在氮化工艺期间，第二半导体材料204中的一些元素（诸如，硅锗层204中的锗）可以扩散至第一半导体材料202（诸如，硅衬底202）内。这样，中间钝化部230m可以沿着位于下鳍部220l上方的一部分延伸。在一些实施例中，如图6中所示，中间钝化部230m的第一高度H1等于或大于中间鳍部220m的第二高度H2。在一些实施例中，第一高度H1与第二高度H2的比率介于约1至约1.2之间。
图7示出了在沟槽210中形成介电材料212之后所形成的结构，诸如参考以上图1的步骤110所述。介电材料212可以包括氧化硅，因此在本发明中，其还被称为STI氧化物212。在一些实施例中，还可以使用其他介电材料，诸如，氮化硅、氮氧化硅、掺氟硅酸盐玻璃（FSG）或低K介电材料。在一些实施例中，可以使用旋涂介电质（诸如，氢硅酸盐类（HSQ）或甲基倍半硅氧烷（MSQ））（SOD）工艺形成STI氧化物212。在其他实施例中，可以使用高密度等离子体（HDP）CVD工艺，将硅烷（SiH4）和氧（O2）作为反应前体形成STI氧化物212。在其他实施例中，可以使用次大气压CVD（SACVD）工艺或高纵横比工艺（HARP）形成STI氧化物212，其中，工艺气体可以包括正硅酸乙酯（TEOS）和臭氧（O3）。
在一个实施例中，STI氧化物212被形成为厚度大于鳍部220的高度，随后使用平坦化工艺和蚀刻工艺形成凹槽。诸如CMP的平坦化工艺将STI氧化物212削减至第一钝化层230的上表面。随后的蚀刻工艺降低STI氧化物212的高度以露出鳍部220的部分侧壁，从而形成凹槽214。
在一些实施例中，可以使用湿蚀刻工艺（例如，通过将衬底202浸渍在稀释的氢氟酸（HF）中）实施蚀刻步骤。在一些实施例中，可以使用蒸汽蚀刻工艺实施蚀刻步骤，例如，可以将HF用作蚀刻气体来实施蒸汽蚀刻工艺。
在一个实施例中，使STI氧化物212凹进，使得STI氧化物212的上表面位于上鳍部220u和中间鳍部220m之间的界面处或界面下方。在一个实施例中，暴露的鳍部的高度H3为约10nm至约50nm，并且宽度W3为约6nm至约20nm。
现在参考图8，根据一个实施例并且如参考以上图1的步骤112所述，实施鳍部重塑工艺。重塑工艺使得沿着鳍部220的表面暴露出多个晶面。例如，在一个实施例中，鳍部220的上表面可以具有（001）的晶向，而鳍部220的侧壁可以具有（110）的晶向。在这些晶向之间，鳍结构还可以呈现（113）和（111）的晶向。与未塑形的鳍部相比，通过重塑鳍部，可以获得更高的迁移率。在上鳍部220u包括锗的实施例中，可以使用热氨水的湿蚀刻，在20℃至约100℃的温度下，实施重塑。这种蚀刻工艺去除了上钝化部230u，并且重塑上鳍部220u。由于重塑工艺，鳍部220的暴露部分呈现出倾斜侧壁。
图9示出了根据一个实施例并且如参考以上图1的步骤112所述的第二钝化工艺。在描述的实施例中，第二钝化工艺生成在重塑的鳍部、上鳍部220u的暴露表面上形成的第二钝化层910。第二钝化工艺可以使用与参考以上图6论述的第一钝化工艺相似的工艺。第二钝化层910可以具有约0.5nm至约5nm的厚度。
在一些实施例中，第二钝化层910包括GeOxNy，其中，y:x（N:O）的比率为约0.25至约0.9。已经发现诸如这样的比率允许约1E10/cm2的Dit（界面陷阱密度，即每cm2中自由键浓度的测量值），然而在没有第二钝化层的情况下，Dit可能少于1E12，诸如，约1E11。
此外，沿着上鳍部220u的顶面的第二钝化层的y:x比率可以被调节为与沿着上鳍部220u的侧壁的第二钝化层的y:x比率不同。第二钝化层中氮氧化物的y:x比率可以通过调节工艺条件（诸如，等离子体功率或温度）来控制。在一些实施例中，沿着上鳍部220u的上表面的第二钝化层910的第一y:x比率等于或大于沿着上鳍部220u的侧壁的第二钝化层910的第二y:x比率。在一些实施例中，第一比率与第二比率的比值为约1至约1.3。在一些实施例中，较高的y:x比率可能导致较低的蚀刻速率或较低的热效应。
此后，可以实施附加工艺。例如，图10示出了在部分的鳍部220上方形成栅极结构912。部分的上鳍部220u包括沿着栅电极912b的任意一侧的源极/漏极（S/D）区，并且沟道区在栅电极912下方的S/D区之间延伸。在一些实施例中，栅极结构912包括如图10中所示的栅极介电质912a和栅电极912b。
如图10所示，第一钝化层和/或第二钝化层位于鳍结构220上方，以防止在鳍部220与STI氧化物212或者与另一个覆盖介电质（例如，层间介电质）之间生成界面陷阱，可以减少和/或避免与由于高界面陷阱导致的高泄漏电流相关的问题，从而获得增强的器件性能特征，诸如，低泄漏。
应当理解，FinFET200可以进行进一步的工艺。例如，可以实施CMOS工艺，以形成各种部件，诸如，接触件/通孔、互连金属层、介电层和钝化层等。
图11至图18示出了另一个实施例的各个中间工艺步骤。如上所述，图3至图10示出了鳍部220的实施例，其中鳍部220包括下鳍部220l、中间鳍部220m以及上鳍部220u，每个鳍部都具有不同的组成。如下所述，图11至图18示出了由两种不同材料形成，而不是由图3至图10所示的三种不同材料形成的鳍部的实施例。在合适的情况下，参考以上论述的结构和工艺，其中，除非另有标注，否则相似的参考标号代表相似的元件。
首先参考图11，示出了其上形成有第二半导体材料204（还被称为硅锗层204）的衬底202。如上所述，衬底202可以由硅形成，而第二半导体材料204可以由硅锗形成，其中，可以使用与以上参考图3所述的工艺相似的工艺。
在这一实施例中，硅锗层204可以外延生长至约20nm至约50nm的厚度。硅锗层204可呈现应变表面，并且可具有约25%至约75%的锗浓度。
图12和图13示出衬底202和硅锗层204的图案化，由此形成介于鳍部220之间的沟槽210。在如图13中所示的本实施例中，鳍部220包括下鳍部220l和上鳍部220u。在一个实施例中，下鳍部220l由硅衬底形成，并且可以以与以上参考图4和图5所述的下鳍部220l相似的方式图案化，而上鳍部220u由硅锗材料形成，并且可以以与以上参考图4和图5所述的中间鳍部220m（也由硅锗形成）相似的方式图案化。注意，为了方便起见，图13至图18提及上鳍部220u，但是该上鳍部220u的材料可以与图5至图10中提及的上鳍部220u的材料不同。应当注意，可以使用其他材料。在一个实施例中，沟槽的深度D1为约20nm至约120nm。
图14示出了根据一个实施例的形成第一钝化层230的第一钝化工艺。可以使用与以上参考图6所述的那些工艺相似的工艺。在一个实施例中，第一钝化层230包括氮氧化物。例如，在下鳍部220l包括硅衬底的实施例中，可以由氮氧化硅形成下钝化部230l，并且在上鳍部220u包括硅锗的实施例中，可以由硅锗氮氧化物形成上钝化部230u。
图15示出了根据一个实施例的在沟槽210（参见图14）中形成STI氧化物212，然后形成凹槽214。可以使用与以上参考图7所述的那些工艺相似的工艺。在一个实施例中，鳍部220在STI氧化物212的上表面之上的高度H3为约10nm至约50nm，而宽度W3为约6nm至约20nm。
图16示出了鳍部重塑工艺，并且图17示出了根据一个实施例的形成第二钝化层910的第二钝化工艺。可以使用与以上参考图8和图9所述的那些工艺相似的工艺。
此后，可以实施附加工艺。例如，图18示出了形成在鳍部220的各部分上方的栅极结构912。可以使用与以上参考图10所述相似的工艺和结构。
图19至图26示出了另一个实施例的各个中间工艺步骤。如上所述，图3至图10示出了鳍部220包括下鳍部220l、中间鳍部220m和上鳍部220u的实施例，其中，每个鳍部都具有不同的组成，而图11至图18示出了鳍部220包括下鳍部220l和上鳍部220u的实施例。如下所述，图19至图26示出了鳍部由两种不同材料形成的实施例，其中，一种元素的元素浓度变化，而不是由如图3至图10中所示的三种不同材料和由如图11至图18中所示的两种不同材料形成。在合适的情况下，对上述的结构和工艺做出参考，其中，除非另有标注，否则相似的参考标号代表相似的元件。
首先参考图19，示出了其上形成有第二半导体材料204（也被称为硅锗层204）的衬底202。如上所述，衬底202可以由硅形成，而第二硅锗材料204可以由硅锗形成，其中，可以使用与以上参考图3所述相似的工艺。
在这一实施例中，硅锗层204包括第一硅锗层（Six1Gey1）204a和第二硅锗层（Six2Gey2）204b，其中，相对锗浓度在第一硅锗层204a和第二硅锗层204b之间不同。第一硅锗层204a可以用作第二硅锗层204b的缓冲层，以降低缺陷，并且控制第二硅锗层204b的表面中的应变。在一个实施例中，y1小于y2，由此在第二硅锗层204b的表面中产生压缩应变。在一个实施例中，y2小于y1，由此在第二硅锗层204b的表面中产生拉伸应变。
在一个实施例中，第一硅锗层204a可以外延生长至约20nm至约50nm的厚度，并且第二硅锗层204b可以外延生长至约20nm至约50nm的厚度。
图20和图21示出了衬底202、第一硅锗层204a和第二硅锗层204b的图案化，由此形成介于鳍部220之间的沟槽210。在示出的实施例中，鳍部220包括分别由衬底202、第一硅锗层204a和第二硅锗层204b形成的下鳍部220l、中间鳍部220m以及上鳍部220u。应当注意，为了方便起见，图21至图26提及了中间鳍部220m和上鳍部220u，但是图21至图26的中间鳍部220m和上鳍部220u的材料可以与图5至图10中提到的中间鳍部220m和上鳍部220u的材料不同。在衬底202是硅衬底的实施例中，可如参考以上图4和图5所述来蚀刻衬底202。在第一硅锗层204a和第二硅锗层204b是由硅锗形成的实施例中，可以用与以上参考图4和图5所述的硅锗层相似的方式蚀刻第一硅锗层204a和第二硅锗层204b。在一个实施例中，沟槽的深度D1为约20nm至约120nm。
图22示出了根据一个实施例的形成第一钝化层230的第一钝化工艺。可以使用与以上参考图6所述的那些工艺相似的工艺。在本实施例中，第一钝化工艺形成下钝化部230l、中间钝化部230m和上钝化部220u，但是这一实施例的中间钝化部230m和上钝化部230u可以对应于与图6的中间钝化部230m和上钝化部230u的材料不同的材料。在本实施例中，SiGeON层中的Ge浓度可以根据第一硅锗层204a和第二硅锗层204b中的Ge浓度而变化。例如，位于第一硅锗层204a上方的上钝化部220u可以表示为Six2Gey2ON，而位于衬底202上方的中间钝化部220m可以表示为Six1Gey1ON。
图23示出了根据一个实施例的在沟槽210（参见图22）中形成STI氧化物212，然后生成凹槽214。可以使用与以上参考图7所述的那些工艺相似的工艺。在一个实施例中，鳍部220在STI氧化物的上表面之上的高度H3为约20nm至约50nm。
图24示出了了鳍部重塑工艺，而图25示出了根据一个实施例的形成第二钝化层910的第二钝化工艺。可以使用与以上参考图8和图9论述的那些工艺相似的工艺。
此后，可以实施附加工艺。例如，图26示出了在鳍部220的各部分上方形成的栅极结构912。可以使用与以上参考图10所述相似的工艺和结构。
可以选择上述实施例以用于具体应用。例如，使用Ge鳍的实施例可能更好地适用于N-FET，反之SiGe可能更好地适用于P-FET。可以选择特定实施例来实现期望的应变和缺陷控制。而且，可以调节SiGe中Ge的百分比以获得期望应变。
在一个实施例中，提供了一种FinFET。FinFET包括衬底和从衬底凸出的鳍结构，该鳍结构包括一个或多个半导体层，每个半导体层都具有与紧邻的下层对应的不同的晶格常数。隔离区邻近鳍结构的相对侧壁，鳍结构具有在隔离区之上延伸的上部，并且上部具有倾斜侧壁。第一钝化层介于鳍结构和隔离区之间，而第二钝化层位于鳍结构的上部。栅极结构覆盖鳍结构的上部。例如，鳍结构可以包括位于硅衬底上的硅锗层和位于硅锗层上的锗层。在其他实施例中，鳍结构可以包括位于硅衬底上的硅锗层。在又一个实施例中，鳍结构可以包括位于硅衬底上并且具有不同锗浓度的多个硅锗层。
在又一个实施例中，提供了一种形成FinFET的方法。该方法包括：提供衬底，并且形成从衬底延伸的一个或多个鳍部，一个或多个鳍部中的每一个鳍部都具有覆盖衬底的一个或多个半导体层，而一个或多个半导体层中的每一层都具有与下层的晶格常数不同的晶格常数。在一个或多个鳍部上方形成第一钝化层，并且沿着一个或多个鳍部的相对侧壁形成隔离区，使得一个或多个鳍部在隔离区的最顶面之上延伸。对一个或多个鳍部的暴露部分实施重塑工艺，并且在一个或多个鳍部的重塑后的暴露部分的上方形成第二钝化层。
虽然已经通过实例并且根据优选实施例描述了本发明，但是将理解，本发明不限制于所公开的实施例。相反，本发明预期覆盖多种修改和相似布置（它们对本领域普通技术人员而言是显而易见的）。从而，所附权利要求的范围应该与最广泛解释相一致，以包括所有这种修改和相似布置。

Claims (10)

1.一种鳍式场效应晶体管（FinFET），包括：
衬底；
鳍结构，从所述衬底凸出，所述鳍结构包括一个或多个半导体层，每个所述半导体层的晶格常数都不同于邻接的下层相应的晶格常数；
隔离区，与所述鳍结构的相对侧壁邻近，所述鳍结构具有在所述隔离区之上延伸的上部，所述上部具有倾斜侧壁；
第一钝化层，介于所述鳍结构和所述隔离区之间；
第二钝化层，位于所述鳍结构的所述上部的上方；以及
栅极结构，覆盖所述鳍结构的所述上部。
2.根据权利要求1所述的FinFET，其中，所述鳍结构包括：位于所述衬底上方的第一硅锗层。
3.根据权利要求1所述的FinFET，其中，所述第一钝化层包括氮氧化物。
4.根据权利要求1所述的FinFET，其中，所述第二钝化层包括氮氧化物。
5.根据权利要求1所述的FinFET，其中，所述一个或多个半导体层包括第一半导体层，并且所述第二钝化层在所述第一半导体层的侧壁和上表面上方延伸。
6.一种形成鳍式场效应晶体管（FinFET）的方法，所述方法包括：
提供衬底；
形成从所述衬底延伸的一个或多个鳍部，所述一个或多个鳍部中的每一个鳍部都具有覆盖所述衬底的一个或多个半导体层，所述一个或多个半导体层中的每一层的晶格常数都不同于下方的层的晶格常数；
在所述一个或多个鳍部上方形成第一钝化层；
沿着所述一个或多个鳍部的相对侧壁形成隔离区，所述一个或多个鳍部在所述隔离区的最顶面之上延伸；
重塑所述一个或多个鳍部的暴露部分；以及
在所述一个或多个鳍部的经过重塑的所述暴露部分上方形成第二钝化层。
7.根据权利要求6所述的方法，其中，形成所述一个或多个鳍部包括：
在所述衬底上形成一个或多个半导体材料层，所述一个或多个半导体材料层中的每一层都具有与邻接层不同的晶格常数；以及
蚀刻所述一个或多个半导体材料层，由此形成所述一个或多个鳍部。
8.根据权利要求7所述的方法，其中，所述蚀刻包括：蚀刻部分所述衬底。
9.根据权利要求6所述的方法，其中，所述一个或多个半导体层包括第一半导体层和第二半导体层，所述隔离区延伸至所述第一半导体层和所述第二半导体层之间的界面。
10.根据权利要求6所述的方法，其中，所述一个或多个半导体层包括单个半导体层，所述第二钝化层在所述单个半导体层的侧壁和顶面上方延伸。
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