CN111630664A - 用于形成鳍式场效晶体管的单等离子体室中的原子层沉积及蚀刻 - Google Patents

用于形成鳍式场效晶体管的单等离子体室中的原子层沉积及蚀刻 Download PDF

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周翔
加内什·乌帕德亚雅
木村吉江
朱伟业
韩赵洪
李石焕
诺埃尔·苏恩
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Abstract

本发明描述了一种钝化鳍式场效晶体管(FinFET)半导体装置并使用集成式原子层沉积法(ALD)及蚀刻处理的方式实施栅极蚀刻的方法及设备。方法包括执行部分栅极蚀刻、通过ALD在半导体鳍片与栅极层的暴露表面上沉积钝化层、并执行最后栅极蚀刻以形成FinFET半导体装置的一或多个栅极结构。该蚀刻、沉积以及蚀刻处理均在同一等离子体室中执行。该钝化层沉积在该栅极层的侧壁上，以于蚀刻期间维持该一或多个栅极结构的栅极轮廓。

Description

用于形成鳍式场效晶体管的单等离子体室中的原子层沉积及 蚀刻
相关申请的交叉引用
本申请要求于2017年11月21日提交的并且名称为“ATOMIC LAYER DEPOSITIONAND ETCH IN A SINGLE PLASMA CHAMBER FOR FIN FIELD EFFECT TRANSISTORFORMATION”的美国专利申请No.15/820,263的优先权利益，在此通过引用将其整体并入本文并且用于所有目的。
技术领域
本公开内容总体上涉及在半导体装置制造中的集成式沉积和蚀刻处理，更具体而言，涉及在形成鳍式场效晶体管(FinFET)期间的集成式原子层沉积(ALD)及蚀刻处理。
背景技术
随着半导体业中装置和特征部尺寸的不断缩小，在例如FinFET之类的三维设计中已经出现了挑战。FinFET的制造是利用从衬底延伸的薄的竖直“鳍片”或鳍片结构。在竖直鳍片结构中形成沟道，并在竖直鳍片结构上方提供栅极。FinFET可以减少短沟道效应并导致更高的电流。
发明内容
本公开内容涉及一种在FinFET半导体装置形成过程中执行原位ALD和蚀刻的方法。该方法包括：在等离子体室中，将FinFET半导体装置的栅极层蚀刻至所述FinFET半导体装置的一或多个对应的半导体鳍片的一或多个顶表面处。所述方法还包括：在所述等离子体室中，通过原子层沉积(ALD)在所述栅极层和所述一或多个半导体鳍片的暴露表面上沉积第一钝化层。所述方法还包括：在所述等离子体室中，将所述栅极层蚀刻至所述FinFET半导体装置的绝缘材料层的顶表面，以限定所述FinFET半导体装置中的一或多个栅极结构，其中所述一或多个半导体鳍片垂直于所述一或多个栅极结构延伸。
在一些实施方案中，所述栅极层包含多晶硅。在一些实施方案中，将所述栅极层蚀刻至所述绝缘材料层的所述顶表面包括：在所述等离子体室中，将所述栅极层的第一部份蚀刻至第一深度；在所述等离子体室中，通过ALD在所述栅极层和所述一或多个半导体鳍片的所述暴露表面上沉积第二钝化层；以及在所述等离子体室中，将所述栅极层的第二部分蚀刻至所述绝缘材料层的所述顶表面。在一些实施方案中，所述方法还包括：在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，限定来自半导体衬底的所述一或多个半导体鳍片；以及在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，在所述一或多个对应的半导体鳍片的上部上方或周围沉积所述栅极层。在一些实施方案中，所述方法还包括：在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，在所述栅极层上方形成栅极掩模，所述栅极掩模限定用于形成所述一或多个栅极结构的区域。所述第一钝化层保形地沉积于所述栅极掩模下方的所述栅极层的侧壁上。在一些实施方案中，所述第一钝化层的厚度介于约0.5nm至约3nm之间，而所述栅极结构中的每一个的宽度介于约5nm至约50nm之间。在一些实施方案中，在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处以及将所述栅极层蚀刻至所述绝缘材料层的所述顶表面中的每一者中，蚀刻剂实质上没有含氧气体。所述蚀刻剂可以包括含溴试剂、含氯试剂或其组合。在一些实施方案中，将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处以及将所述栅极层蚀刻至所述绝缘材料层的所述顶表面以最小化横向关键尺寸(CD)损耗而发生。在一些实施方案中，将所述栅极层蚀刻至所述绝缘材料层的所述顶表面是将所述栅极层从每一拐角移除，所述拐角在所述一或多个栅极结构、所述一或多个半导体鳍片以及所述绝缘材料层相交处。在一些实施方案中，所述第一钝化层包含硅氧化物(SiOx)。在一些实施方案中，通过ALD沉积所述第一钝化层的所述步骤包括：导入前体至所述等离子体室，以吸附在所述栅极层上以及所述一或多个对应的半导体鳍片的所述一或多个顶表面上；利用等离子体来转化所述前体，以形成吸附受限量的所述第一钝化层；以及重复导入所述前体以及转化所述前体的操作，直到在所述栅极层以及所述一或多个半导体鳍片的所述暴露表面上沉积所需厚度的所述第一钝化层。
以下参照附图以进一步说明这些及其他方面。
附图说明
图1为根据一些实现方式而用于执行蚀刻及ALD操作的示例性处理设备的示意图。
图2为透视图，其显示了示例性FinFET半导体装置的三维示意图。
图3A显示了栅极剖视图、鳍片剖视图以及俯视图，说明在传统栅极蚀刻前的部分制造的FinFET半导体装置示例的示意图。
图3B显示了栅极剖视图、鳍片剖视图以及俯视图，说明图3A的部分制造的FinFET半导体装置示例在传统栅极蚀刻及副产物再沉积之后的示意图。
图4A显示了使用传统蚀刻及ALD处理进行衬底传送的处理流程示例。
图4B显示了使用集成式蚀刻及ALD处理进行衬底传送的处理流程示例。
图5为流程图，其说明根据一些实施方案而使用蚀刻及ALD处理来钝化并形成FinFET半导体装置的示例性方法。
图6A显示了栅极剖视图、鳍片剖视图以及俯视图，其说明在根据一些实施方案的栅极蚀刻前的部分制造的FinFET半导体装置示例的示意图。
图6B显示了栅极剖视图、鳍片剖视图以及俯视图，其说明图6A的部分制造的FinFET半导体装置示例在根据一些实施方案的第一次栅极蚀刻之后的示意图。
图6C显示了栅极剖视图、鳍片剖视图以及俯视图，其说明图6B的部分制造的FinFET半导体装置示例在根据一些实施方案的ALD钝化之后的示意图。
图6D显示了栅极剖视图、鳍片剖视图以及俯视图，其说明图6C的部分制造的FinFET半导体装置示例在根据一些实施方案的第二次栅极蚀刻之后的示意图。
具体实施方式
前言
在以下的叙述中，说明了大量的特定细节，以提供对本发明的彻底理解。在没有这些特定细节中的一些或全部的情况下即可实行本发明。在其他示例中，为了不使本发明难以理解，常规的处理操作不会详细描述。虽然本发明与特定实施方案一同叙述，但应理解，其并非试图限制本发明。
在本公开内容中，用语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”、及“部分加工的集成电路”是可互换地使用的。本领域普通技术人员将会理解：用语“部分加工的集成电路”可指上面进行集成电路加工的许多阶段中的任一阶段期间的硅晶片。用于半导体装置产业中的晶片或衬底通常具有200mm、或300mm、或450mm的直径。以下的详细说明假设在晶片上施行本公开内容。然而，本公开内容并非如此受限。工件可为各种外形、尺寸、及材料。除了半导体晶片之外，可利用本公开内容的其他工件包含各种对象，例如印刷电路板等。
集成式蚀刻/ALD处理设备
随着特征尺寸缩小、间距变得更小、且互补式金属氧化物半导体(CMOS)技术进展至更小的节点，薄保形沉积技术将继续变得重要。原子层沉积(ALD)为非常适合沉积薄保形膜的成膜技术，因为ALD沉积单一薄层的材料，厚度受到一或更多前体反应物的量所限制，该一或更多前体反应物可在本身的成膜化学反应之前吸附于衬底表面上(亦即，形成吸附受限层)。通过ALD而形成的每一层是薄且保形的，且所形成的膜是实质上与下伏的装置结构及特征的形状一致。
常规上，在单独的工具或平台上执行ALD及蚀刻处理。例如，ALD室不进行蚀刻处理，而蚀刻室不进行ALD处理。进行沉积处理的等离子体蚀刻室利用等离子体诱发的沉积处理以形成膜，这些膜是不保形的且是取决于深宽比。
根据一些实施方案，图1为用于执行蚀刻及ALD操作的示例处理设备的示意图。处理设备100可为感应耦合式等离子体处理设备。处理设备100包含诸如等离子体蚀刻室之类的等离子体室132。在一些实施方案中，由Lam研究公司(Fremont,CA)所生产的KiyoTM反应器为合适反应器的示例，该反应器可用作等离子体蚀刻室。
有关用于执行蚀刻及ALD操作的处理设备100的细节在以下美国专利申请中叙述：由Zhou等人于2017年08月04日提交的名称为“INTEGRATED ATOMIC LAYER PASSIVATION INTCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD”的美国专利申请No.15/669,871，其通过引入整体并入本文并用于所有目的。
等离子体室132可包含可由室壁114及窗106所限定的整体室结构。窗106可由石英或其他介电材料所制成。在一些实施方案中，等离子体室132包含设置于等离子体室132内部的衬底支撑件116。在一些实施方案中，衬底支撑件116为用于支撑衬底112的静电卡盘，在该衬底112上执行沉积/蚀刻处理。静电卡盘可包含静电电极，用于夹持及解除夹持衬底112。可为此目的而提供滤波器及DC夹持电源(未图示)。也可提供用于将衬底112抬升离开衬底支撑件116的其他控制系统。衬底支撑件116被配置以接收及保持衬底112。
在一些实施方案中，衬底支撑件116可包含加热器(未图示)以加热衬底112。衬底支撑件116可于提高的温度下操作，例如介于约20℃至约150℃之间。温度将取决于处理操作及特定配方。在一些实施方案中，等离子体室132亦可于特定压强下操作，例如在介于约1mTorr至约1Torr之间的压强下操作。
在一些实施方案中，处理设备100可包含射频(RF)电源120，其可用于为衬底支撑件116提供偏置/供电。RF电源120可由一或更多RF产生器所限定。若设置多个RF产生器，则可使用不同的频率以达到各种调谐特性。偏置匹配电路118耦合于RF电源120与衬底支撑件116之间。以此方式，RF电源120连接至衬底支撑件116。
线圈134定位于窗106上方。线圈134可由导电材料所制成，且包含至少一个完整的匝。图1中所示的线圈134包含至少三匝。RF电源121被配置以将RF功率供应至线圈134。匹配电路102耦合于RF电源121与线圈134之间。以此方式，RF电源121连接至线圈134。在一些实施方案中，选用性的法拉第屏蔽件(未图示)定位于线圈134与窗106之间。可使法拉第屏蔽件相对于线圈134而维持在间隔关系。可将法拉第屏蔽件设置于窗106正上方。法拉第屏蔽件可防止金属或其他物质沉积于等离子体室132的窗106上。
将RF功率从RF电源121供应至线圈134，以使RF电流流过线圈134。流过线圈134的RF电流可在线圈134周围产生电磁场。电磁场在等离子体室132内产生感应电流，该感应电流作用于存在于等离子体室132中的气体以产生等离子体。来自等离子体的各种离子及/或自由基可与衬底112相互作用，以执行沉积或蚀刻操作。
在一些实施方案中，处理设备100任选地包含等离子体格栅(未图示)，其可用于将等离子体室132分为上部及下部。等离子体格栅可用于限制进入等离子体室132的下部的热电子量。在一些实施方案中，处理设备100被设计以操作使得存在于等离子体室132的下部中的等离子体为离子-离子等离子体，而存在于等离子体室132的上部中的等离子体为电子-离子等离子体。
处理气体可穿过第一气体注射器104而从等离子体室132的顶部、及/或穿过第二气体注射器110而从等离子体室132的侧面导入至等离子体室132中。处理气体可包含经汽化的液体前体或经汽化的固体前体，其可在处理设备100上游的固体源蒸发器(未图示)中汽化。可穿过第一气体注射器104及/或第二气体注射器110而供应一种或更多反应物气体。在一些实施方案中，可以喷头取代气体注射器104、110。应理解，可提供额外的或其他的气体供应源，以将不同的气体供应至等离子体室132以进行各种类型的操作。
将气体注入等离子体室132中的各种方式显示：可从各种位置将处理气体、经汽化的液体前体、及/或经汽化的固体前体提供至等离子体室132中。在一些实施方案中，仅使用第一气体注射器104。在一些其他的实施方案中，仅使用第二气体注射器110。在一些其他的实施方案中，使用第一气体注射器104与第二气体注射器110两者。在一些实施方案中，歧管122控制将哪些气体供应至不同气体管线中的每一者。歧管122使任何类型的气体(反应物、载体、前体等)能够从不同气体管线中的任一者提供。在一些实施方案中，载体气体可包含诸如氧(O2)、氮(N2)、及氦(He)之类的气体。这些气体可在未混合的情况下导入至等离子体室132中、或可在导入至等离子体室132中之前与其他气体混合。
歧管122可用于选择、切换、及/或混合来自输送系统128中的相应的输送系统的输出。在一些实施方案中，输送系统128可包含蚀刻气体输送系统127及液体输送系统129。可配置蚀刻气体输送系统127以输出蚀刻剂气体。蚀刻剂气体的示例包含(但不限于)氯(Cl2)、溴化氢(HBr)、及六氟化硫(SF6)。可配置液体输送系统129以提供液体前体，在ALD处理中液体前体被汽化并以蒸气形式输送。经汽化的液体前体可被导入至等离子体室132中，并可吸附于衬底112的表面上。可使用等离子体使经吸附的前体转化以形成吸附受限量的膜。示例液体前体可具有以下化学式的化学组成：CxHyNzOaSib。
真空泵130连接至等离子体室132，且可用于从等离子体室132中抽出处理气体并维持等离子体室132内的特定压强。可将阀126设置于排放部124与真空泵130之间，以控制施用于等离子体室132的真空抽吸的量。在一些实施方案中，真空泵130可为一或二级机械干式泵及/或涡轮分子泵。在一些实施方案中，可在每次完成ALD处理之后启动真空泵130以清扫等离子体室132。
当在无尘室或制造设施中安装处理设备100时，可将其耦合至设施(未显示)。设施包含提供处理气体、真空、温度控制、以及环境粒子控制的管路。当这些设施被装设于目标制造设施中时，其可耦合至处理设备100。此外，可将处理设备100耦合至传送室，该传送室容许机械手利用自动化系统将衬底传送进出等离子体室132。
在一些实施方案中，系统控制器108(其可包括一或更多物理或逻辑控制器)控制处理设备100的一些或所有操作。系统控制器108可包括一或更多存储器装置与一或更多处理器。处理器可包含中央处理单元(CPU)或计算机、模拟及/或数字输入/输出连接件、步进马达控制板、与其他类似组件。在处理器上执行用于执行适当的控制操作的指令。这些指令可在与系统控制器108相关的存储器装置上储存，或可通过网络提供这些指令。在某些实施方案中，系统控制器108执行系统控制软件。
系统控制软件可包含控制以下室操作条件的任一或多者的应用及/或幅值的时序的指令：气体的混合及/或组成、室压强、室温度、晶片/晶片支撑件温度、施加至衬底的偏置(其在许多实施方案中可为零)、施加至线圈或其他等离子体产生组件的频率及功率、衬底位置、衬底移动速度、以及由工具所执行的特定处理的其他参数。系统控制软件可以任何适当方式配置。例如，可写入各种处理工具组件的子程序或控制对象，以控制处理工具组件的操作，这些处理工具组件是执行各种处理工具的处理所必须的。系统控制软件可以以任何合适的计算机可读取程序语言编码。
在一些实施方案中，系统控制软件包含输入/输出控制(IOC)序列指令，以用于控制上述的各种参数。例如，半导体制造处理的每一阶段可包含以系统控制器108执行的一或更多指令。例如，用于设定一阶段的处理条件的指令可包含在相对应的配方阶段中。在一些实施方案中，可依序配置配方阶段，以使掺杂处理中的步骤以该处理阶段的特定顺序加以执行。例如，配方可被配置以执行蚀刻操作、且包含在蚀刻操作中的每一者之间执行的ALD处理的一或更多循环。
在一些实施方案中，系统控制器108配置有用于执行以下操作的一或多者的指令：在等离子体室132中蚀刻衬底112的第一层以形成特征掩模图案，该特征掩模图案所具有的宽度小于待由该特征掩模图案所形成的多个结构的期望宽度；在等离子体室132中通过ALD以在该特征掩模图案上沉积第一钝化层，该第一钝化层被沉积以具有使该特征掩模图案的宽度增加至该期望宽度的厚度；以及在等离子体室132中蚀刻衬底112的第二层以形成具有该期望宽度的该多个结构。在等离子体室132中，在不导致真空破坏的情况下执行蚀刻及沉积操作。在一些实施方案中，系统控制器108被进一步配置以执行以下操作：在等离子体室132中重复通过ALD进行沉积和蚀刻的操作。
在一些实施方案中，可采用其他计算机软件及/或程序。用于此用途的程序或程序的部分的示例包含衬底定位程序、处理气体组成控制程序、压强控制程序、加热器控制程序、以及RF电源控制程序。
在一些情况下，系统控制器108控制气体浓度、衬底移动、及/或供应至线圈134及/或衬底支撑件116的功率。系统控制器108可通过以下方式而控制气体浓度：例如开启及关闭相关的阀以产生一或更多进气流，该一或更多进气流提供适当浓度的必要反应物。可通过以下方式而控制衬底移动：例如指示衬底定位系统依需求而移动。供应至线圈134及/或衬底支撑件116的功率可加以控制以提供特定的RF功率电平。如果使用格栅，则可通过系统控制器108以调整RF功率，以在等离子体室132的上部中产生电子-离子等离子体，而在等离子体室132的下部中产生离子-离子等离子体。此外，可配置系统控制器108，以在电子-离子等离子体不形成于等离子体室132的下部中的情况下将功率供应至衬底支撑件116。
系统控制器108可基于传感器输出(例如当功率、电位、压强等达到某阈值时)、操作时序(例如在处理中的某些时刻开启阀)、或基于从用户所接收的指令而控制这些或其他方面。
在一些实现方式中，系统控制器108是系统的一部分，该系统可以是上述示例的一部分。这样的系统可以包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理组件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”，其可以控制一个或多个系统的各种组件或子组件。根据处理要求和/或系统类型，系统控制器108可以被编程以控制本文公开的任何处理，包括处理气体的输送、温度设置(例如加热和/或冷却)、压力设置、真空设置、功率设置、RF产生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、衬底转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的加载锁。
概括地说，系统控制器108可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用端点测量等的各种集成电路、逻辑、内存和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式发送到系统控制器108的指令，单独设置(或程序文件)定义用于在半导体晶片或系统上或针对半导体衬底或系统执行特定处理的操作参数。在一些实施方案中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实现方式中，系统控制器108可以是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到该计算机。例如，系统控制器108可以在“云”中或是晶片厂(fab)主机系统的全部或一部分，其可以允许对衬底处理的远程访问。计算机可以实现对系统的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、检查多个制造操作的趋势或性能标准，改变当前处理的参数、设置处理步骤以跟随当前的处理、或者开始新的处理。在一些示例中，远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向系统提供处理配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户界面，然后将该参数和/或设置从远程计算机发送到系统。在一些示例中，系统控制器108接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数可以特定于要执行的处理的类型和工具的类型，系统控制器108被配置为与该工具接口或控制该工具。因此，如上所述，系统控制器108可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的处理和控制)工作的一个或多个分立的控制器而呈分布式。用于这种目的的分布式系统控制器108的示例是在与远程(例如在平台级或作为远程计算机的一部分)的一个或多个集成电路通信的室上的一个或多个集成电路，其组合以控制在室上的处理。
示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体衬底的制造和/或制备的任何其它半导体处理系统。
如上所述，根据将由工具执行的一个或多个处理步骤，系统控制器108可以与一个或多个其他工具电路或模块、其它工具组件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一系统控制器108、或在将衬底的容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
FinFET半导体装置
随着半导体装置中装置特征的缩小以及间距变得较小，半导体行业正在从平面互补式金属氧化物半导体(CMOS)晶体管转变为三维(3D)FinFET装置架构。FinFET提供改良的沟道控制并减少短沟道效应。不同于传统平面晶体管中的栅极位于沟道上方，FinFET则是在沟道周围具有栅极，以在两侧提供静电控制。3D装置架构导入了寄生电容及关键尺寸，其对于以缩小装置特征及更小间距来控制则出现了挑战。这会导致栅极长度及间距的缩小，从而对于当前图案化方法提出了挑战。
图2为透视图，其显示了FinFET半导体装置示例的三维示意图。FinFET半导体装置200包括衬底202，其中衬底202可以是半导体衬底。在一些实施方案中，衬底202包括半导体材料，例如硅、锗、硅锗、锑化铟、铅碲化物、砷化铟、磷化铟、砷化镓和锑化镓等。在一些实施方案中，衬底202可包括块状硅材料或绝缘体上硅(SOI)结构。
FinFET半导体装置200还包括从衬底202延伸的一或多个半导体鳍片204(例如硅鳍片)。一或多个半导体鳍片204可包含任何合适的半导体材料。在一些实施方案中，可使用适当的图案化处理(例如光刻和蚀刻处理)从衬底202形成一或多个半导体鳍片204。在一些实施方案中，一或多个半导体鳍片204可通过植入处理来加以掺杂，以将p型或n型杂质导入一或多个半导体鳍片204中。
FinFET半导体装置200还包括位于衬底202上的绝缘材料层230，其围绕至少该一或多个半导体鳍片204的下部。该一或多个半导体鳍片204的上部可以从绝缘材料层230突出。绝缘材料层230可以被平坦化，以使该一或多个半导体鳍片204的上部延伸于绝缘材料层230的顶表面上方。绝缘材料层230可包括任何合适的绝缘材料，例如硅氧化物(SiOx)或硅氮化物(SixNy)。在一些实施方案中，绝缘材料层230为隔离结构，例如浅沟槽隔离(STI)结构。隔离结构用于限制电干扰或串音干扰。
FinFET半导体装置200还包括在一或多个半导体鳍片204的部分上方的栅极结构210。在一些实施方案中，栅极结构210可以包括栅极介电层(未显示)、一或多个栅极间隔件(未显示)以及栅电极215。栅电极215可以包括导电材料，例如多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物或金属。在一些实施方案中，栅电极215包含多晶硅。在一些实施方案中，栅极结构210形成于一或多个半导体鳍片204中的每一者的中心部分上方。在一些实施方案中，多个栅极结构210形成于多个半导体鳍片204上方。应当理解，尽管图2仅显示两个半导体鳍片204和一个栅极结构210，但各种实施方案可以包括更多或更少的半导体鳍片204和/或更多个栅极结构210。
一或多个半导体鳍片204可以延伸穿过栅极结构210的相对侧。一或多个半导体鳍片204可以垂直于栅极结构210。栅极结构210可以与一或多个半导体鳍片204的侧壁相交。在一些实施方案中，一或多个半导体鳍片204可实质上彼此平行。
表面204a是一或多个半导体鳍片204的顶表面。从栅极结构210的一侧延伸的一或多个半导体鳍片204的表面204a对应于源极区域，而一或多个半导体鳍片204的表面204b从栅极结构210的另一侧延伸而对应于漏极区域。栅极结构210可以设置在FinFET半导体装置200的沟道区域(未显示)上方，其中沟道区域位于源极和漏极区域之间。
在一些实施方案中，FinFET半导体装置200可选地包含衬垫212，其可将衬底202的半导体材料与绝缘材料层230分离。在一些实施方案中，FinFET半导体装置200可选地包括一或多个栅极介电层(未显示)，其形成在绝缘材料层230上方而可以将绝缘材料层230与栅极结构210分开。在一些实施方案中，半导体装置200可选地包括栅极结构210上方的栅极掩模250。栅极掩模250可以包括用于在各种图案化处理期间保护栅极结构210的任何合适的软掩模或硬掩模材料。在一些实施方案中，栅极掩模250包括硬掩模材料，例如硅氧化物、硅氮化物、硅氮氧化物或其他适用的材料。在蚀刻处理之后，栅极掩模250可以保持完整，以形成栅极结构210并暴露该一或多个半导体鳍片204。
可以施加蚀刻操作以形成最终栅极结构210的轮廓。在一些实施方案中，等离子体蚀刻处理蚀刻穿过栅极材料以形成最终栅极结构210。该处理可以被称为“栅极蚀刻”。在诸多实施方案中，该栅极蚀刻处理可涉及蚀刻具有覆盖栅极掩模250的多晶硅，其中剩余的多晶硅即为最终栅极结构210的形状/位置。当栅极蚀刻行进通过栅极材料时，栅极蚀刻遇到垂直于栅极结构210的一或多个半导体鳍片204。栅极蚀刻对于蚀刻栅极材料具有选择性而不蚀刻一或多个半导体鳍片204。栅极蚀刻可以蚀刻通过剩余的栅极材料而到绝缘材料层230的顶表面。然而，当从一或多个半导体鳍片204的顶表面蚀刻穿过栅极材料而到达绝缘材料层230的顶表面时，可能希望保持竖直蚀刻轮廓。否则，栅极结构210可能会具有伴随着坍塌风险的内凹(reentrant)轮廓、或伴随着性能损失的锥形轮廓。锥形轮廓可导致在栅极结构210、半导体鳍片204中的至少一个以及绝缘材料层230的顶表面相交处的三维(3D)拐角260处的残余材料。在图3A-3B中更详细地讨论了在3D拐角260处是如何形成剩余材料。随着技术节点的缩小和更小的间距，在栅极蚀刻中维持竖直蚀刻轮廓以避免内凹轮廓或锥形轮廓并同时保持FinFET半导体装置200的关键尺寸可能存在挑战。在FinFET半导体装置200的3D拐角260处的挑战可能更加明显。
3D拐角残余
图3A显示了栅极剖视图、鳍片剖视图和俯视图，说明了在传统栅极蚀刻之前的部分制造的FinFET半导体装置示例的示意图。图3B显示了栅极剖视图、鳍片剖视图和俯视图，说明在传统栅极蚀刻以及副产物再沉积之后的部分制造的FinFET半导体装置示例的示意图。如这里所使用的，栅极剖视图平行于栅极方向的视图。换句话说，栅极结构在栅极剖视图中延伸到页面内外。如本文所用，鳍片剖视图系平行于鳍片方向的视图。换句话说，半导体鳍片在鳍片剖视图中延伸到页面内外。
在执行栅极蚀刻之前，部分制造的FinFET半导体装置300可以如下方式形成：限定来自半导体衬底的成组的半导体鳍片308、在半导体鳍片308的下部周围形成绝缘材料层306、在半导体鳍片308的上部上方及周围形成栅极层304、以及在栅极层304的多个部分上方形成栅极掩模302。栅极掩模302可以用作掩模，以图案化在栅极蚀刻后将形成的栅极结构310的轮廓，其中这些半导体鳍片308中的每一个可各自垂直于栅极掩模302。在一些实施方案中，钝化材料(未显示)的薄层可设置于半导体鳍片308上，以在栅极蚀刻期间保护半导体鳍片。
在栅极蚀刻之前，栅极层304可能围绕并覆盖半导体鳍片308。栅极蚀刻会将栅极层304蚀刻至绝缘材料层的顶表面306，移除栅极层304而不蚀刻半导体鳍片308、也不蚀刻栅极掩模302下面的栅极层304的轮廓。栅极蚀刻移除了栅极层304并形成FinFET半导体装置320的栅极结构310，如图3B所示。为了形成具有实质上竖直的轮廓的栅极结构310，根据一些实施方案的栅极蚀刻将是各向异性竖直蚀刻。期望具有实质上保持竖直栅极轮廓的栅极蚀刻，其使孤立和密集结构之间的负载最小化，并且最小化中心到边缘的不均匀性。此外，根据一些实施方案的栅极蚀刻将对鳍片材料上的栅极材料或设置在半导体鳍片308上的任何钝化材料具有选择性。例如，栅极材料(例如多晶硅)的蚀刻速率可能比设置在半导体鳍片308上的钝化材料(例如氧化物)的蚀刻速率至少大100倍、至少大300倍、至少大500倍或至少大1000倍。因此，还希望有一种栅极蚀刻，该栅极蚀刻相对于其他暴露材料，对栅极材料具高度选择性。
在一些实施方案中，传统栅极蚀刻处理可以是使用例如含溴试剂、含氯试剂、含氟试剂或其组合之类的蚀刻剂的等离子体蚀刻处理。例如，蚀刻剂可包括氯(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、六氟化硫(SF6)、三氟甲烷(CHF3)或其组合。在栅极层304的多晶硅的传统栅极蚀刻处理期间，蚀刻剂可以与多晶硅反应以形成挥发性副产物和非挥发性的副产物。例如，可能在传统栅极蚀刻处理期间产生的挥发性副产物可能包括四氯化硅(SiCl4)、四溴化硅(SiBr4)或其组合。在传统栅极蚀刻处理期间可能形成的非挥发性副产物可以包括三氯化硅(SiCl3)、二氯化硅(SiCl2)、三溴化硅(SiBr3)、二溴化硅(SiBr2)或其组合。在一些实施方案中，挥发性副产物可与高能量电子或其他物质反应并离解而形成非挥发性副产物。这种非挥发性副产物也可称为“全局副产物”。通常在栅极掩模302上观察到全局副产物。
多晶硅和蚀刻剂之间反应的挥发性副产物可以被泵出或以其他方式从处理室移除。多晶硅和蚀刻剂之间反应的非挥发性副产物会在栅极蚀刻处理期间吸附、粘附、或者形成在栅极掩模302、栅极结构310、以及半导体鳍片308的侧壁及表面上。非挥发性副产物可以沉积在栅极掩模302与栅极结构310的侧壁和表面上，从而形成如图3B所示的第一钝化副产物层312。此外，非挥发性副产物也可以沉积在半导体鳍片308的侧壁和表面上，以形成如图3B所示的第二钝化副产物层314。这种非挥发性副产物会由于蚀刻前缘周围的Cl/Br不足以形成挥发性SiCl4或SiBr4而形成，并且这些非挥发性副产物可称为“局部副产物”。如前所述，薄的钝化层(未显示)可以在传统栅极蚀刻处理之前设置在至少该半导体鳍片308的顶表面上，且第二钝化副产物层314可加入到钝化薄层以获得更多保护。
在传统栅极蚀刻处理期间，非挥发性副产物可以作为钝化材料以保护栅极结构310以及半导体鳍片308。因此，传统栅极蚀刻处理提供了一种用于蚀刻副产物再沉积的基于等离子体的钝化技术，其可用于保持侧壁轮廓并避免横向蚀刻进入栅极结构310和半导体鳍片308。在一些实施方案中，传统的栅极蚀刻处理可以包括“快速”钝化处理(flashpassivation process)。“快速”钝化处理可以指激励诸如氧气(O2)、二氧化碳(CO2)和/或氮气(N2)之类的气体，以形成离解自由基的等离子体而与表面反应，并在表面上形成钝化材料层(例如氧化物或氮化物)。例如，等离子体源可将RF功率施加至气体持续介于约0.5秒至约5秒的范围内的短时间。其中传统的栅极蚀刻处理包括氧气“快速”钝化处理，形成于栅极掩模302、栅极结构310、以及半导体鳍片308的侧壁和表面上的非挥发性副产物可以包括例如氯氧化硅(SiOCl3)和溴氧化硅(SiOBr3)之类的氧化物。第一钝化副产物层312和第二钝化副产物层314可以包括从”快速”钝化处理形成的氧化物，其中该氧化物在传统栅极蚀刻处理期间为栅极结构310以及半导体鳍片308提供额外的保护。
传统栅极蚀刻处理可以取决于被蚀刻的特征的深宽比，其导致更多的非挥发性副产物被沉积在栅极结构310的顶部及半导体鳍片308的顶部附近。更高深宽比和更小的关键尺寸(CD)空间可能会导致更多来自等离子体的蚀刻剂及钝化物在栅极结构310的顶部及半导体鳍片308的顶部附近进行反应。在图3B中，第一钝化副产物层312可形成为在栅极掩模302与栅极结构310的顶部处的隆起或突出，第二钝化副产物层314还可以形成为在半导体鳍片308的顶部处的隆起或突出。第一钝化副产物层312作为屏蔽掩模以保存栅极结构310的竖直栅极轮廓，第二钝化副产物层314作为屏蔽掩模，以保护半导体鳍片308。然而，第一钝化副产物层312和第二钝化副产物层314的每个隆起可以阻挡传统栅极蚀刻的定向离子蚀刻栅极层304的下伏部分。具体而言，第一钝化副产物层312和第二钝化副产物层314的每个隆起会在定向离子不会到达的区域上方形成“阴影”。如在图3B的俯视图中所示，第一钝化副产物层312及第二钝化副产物层314会在半导体鳍片308与栅极结构310相交的拐角316处会合。拐角316可以对应于图2的FinFET半导体装置200的3D拐角260。第一钝化副产物层312的屏蔽和第二钝化副产物层314的屏蔽使得在移除3D拐角316处的栅极层304方面有困难。如此导致在FinFET半导体装置350的3D拐角316处残留栅极材料，这会导致性能下降。
为了减轻在3D拐角316处的残余栅极材料的尝试包括在栅极蚀刻处理中施加各向同性蚀刻成分。虽然各向同性蚀刻成分可以在3D拐角316处去除至少一些残余的栅极材料，但是该各向同性蚀刻成分可能导致不可控制的内凹轮廓及横向CD损耗。
集成式蚀刻/ALD钝化
本发明的实施方案涉及钝化部分制造的FinFET半导体装置以及使用原位ALD和蚀刻进行栅极蚀刻的方法。用于钝化和蚀刻FinFET半导体装置的原位ALD和蚀刻技术最小化或避免了上述的蚀刻副产物再沉积。本公开的钝化技术使得在栅极掩模、一或多个栅极结构和一或多个半导体鳍片的表面和侧壁上形成保形钝化薄层。在将栅极层部分蚀刻到一或多个对应的半导体鳍片的一或多个顶表面之后，可以通过ALD沉积该保形钝化薄层。在沉积保形钝化薄层之后，接着将栅极层蚀刻达到绝缘材料层的顶表面。该栅极蚀刻和ALD操作可以在等离子体室中执行。因此，ALD和蚀刻步骤的循环在相同的室或工具中进行。在一些实施方案中，ALD和蚀刻步骤的循环是在图1所述的等离子体处理装置中执行。
沉积和蚀刻使用不同的室会增加处理时间、处理步骤及成本，从而对产量会有负面影响。此外，使用不同的室需要将衬底从一个室传送到另一个室，如此便导致真空破坏而增加了不想要的材料或颗粒与衬底接触的可能性。这可能造成衬底上的材料的功能性和/或完整性的损耗。此外，在蚀刻和沉积处理之间通常需要清洁处理，其中清洁处理会影响衬底上的材料特性和结构。例如稀释的氟化氢(HF)酸清洁处理对掩模结构有影响并且可能对性能产生不利影响。
图4A显示了使用传统的蚀刻和ALD处理的衬底运输的处理流程示例。应理解，图4A中的这种处理流程并不限于上述的栅极蚀刻方案，而是可以应用于使用传统蚀刻和ALD处理的其他方案。在图4A中，在框401时在蚀刻室中提供衬底并进行蚀刻步骤、在框403时将衬底传送至清洁室进行清洁步骤、在框405时将衬底传送到ALD室进行ALD步骤、在框407时将衬底传送回相同或不同的清洁室进行清洁步骤、在框409时将衬底传送回相同或不同的蚀刻室409。在执行蚀刻-沉积-蚀刻顺序中，衬底可以经历4次衬底传送而通过3-5个不同的室。在一些实施方案中，在框401中的蚀刻步骤可限定蚀刻部分栅极层，在框405的ALD步骤可钝化FinFET半导体装置的结构，且在框409中可完全蚀刻栅极层，以限定FinFET半导体装置的最终栅极结构。
为了钝化FinFET半导体装置的结构，同时避免与在不同的工具中执行蚀刻步骤和沉积步骤相关联的问题，可以利用适于执行沉积的等离子体蚀刻室。用于等离子体蚀刻室中的传统沉积处理可以包括化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)处理。然而这种沉积处理典型地是沉积非保形膜。更具体地说，沉积处理取决于深宽比，并且会在更开放的空间或更宽的间距中沉积更多的材料，如此而导致跨越不同深宽比的特征或结构的不均匀沉积。具体而言，在孤立特征处的沉积会比在密集特征处的多，而在孤立特征的CD偏差会比在密集特征的大。
本公开的实施方案涉及在等离子体室中的集成式ALD步骤和蚀刻步骤。通过使用原位ALD而不是在不同的室中执行ALD、也不是在同一室中使用CVD/PECVD，便可以消除或者减少独立式的ALD工具以及额外的清洁工具。且通过消除额外的衬底传送和清洁时间，减少了处理时间和成本。此外，使用原位ALD避免了衬底在传送之间(例如在非原位沉积和清洁之间)的真空破坏，真空破坏可能使衬底暴露至不想要的材料、大气和/或湿气。使用原位ALD还会减少不均匀沉积对不同深宽比的结构或特征的影响。原位ALD可以涉及在等离子体蚀刻室中执行的ALD，例如上述图1的处理设备100中的等离子体室。
图4B显示了使用集成式蚀刻和ALD处理以用于衬底传送的处理流程示例。应当理解，在图4B中这样的处理流程并不限于上述的栅极蚀刻方案，而是可以适用于使用ALD和蚀刻处理的其它方案。在图4B中，在框451时在蚀刻室中提供衬底并进行蚀刻步骤、在框453时将衬底维持在同一蚀刻室并进行ALD步骤、在框455时将衬底维持在同一蚀刻室以进行蚀刻步骤，并在框457时将衬底传送至清洁室以进行清洁步骤。在执行蚀刻-沉积-蚀刻顺序中，衬底可以经历1次衬底传送而通过2个不同的室。在一些实施方案中，在框451中的蚀刻步骤可蚀刻部分栅极层，在框453的ALD步骤可钝化FinFET半导体装置的结构，且在框455中可蚀刻栅极层以限定FinFET半导体装置的最终栅极结构。
图5为流程图，其说明根据一些实施方案中的使用蚀刻及ALD处理来钝化并形成FinFET半导体装置的示例性方法。处理500中的操作可以以不同的顺序和/或以不同的、更少的或额外的操作来执行。图5参照图6A-6D来说明。
在处理500的框510之前，处理500可任选地包含限定来自FinFET半导体装置的半导体衬底的一或多个半导体鳍片。一或多个半导体鳍片可被限定为在半导体衬底上的绝缘材料层的顶表面上方延伸。绝缘材料层也可以被设置在一或多个半导体鳍片的下部周围。一或多个半导体鳍片的上部可以在绝缘材料层的顶表面上方延伸。在一些实施方案中，该一或多个半导体鳍片和半导体衬底可包含例如硅、锗或其组合之类的半导体材料。在一些实施方案中，绝缘材料层可包含例如硅氧化物或硅氮化物之类的绝缘材料。在一些实施方案中，限定该一或多个半导体鳍片的步骤可包括蚀刻半导体衬底以形成从该半导体衬底延伸的该鳍片的形状，将该绝缘材料层沉积在该半导体衬底上且围绕该一或多个半导体鳍片的下部周围、并使该绝缘材料层平坦化，以使该一或多个半导体鳍片的上部暴露且自该绝缘材料层的顶表面延伸。
在一些实施方案中，可任选地包括在限定该一或多个半导体鳍片之后，沉积栅极层至该一或多个半导体鳍片的上部上方及周围。该栅极层可以设置于绝缘材料层的顶表面上。该栅极层可以围绕并覆盖一或多个半导体鳍片的上部。在一些实施方案中，栅极层可包含多晶硅或金属。
在一些实施方案中，可任选地包括在沉积栅极层之后，在该栅极层上方形成栅极掩模。该栅极掩模可以在该栅极层上被沉积并被图案化，以屏蔽栅极层的部分，从而限定FinFET半导体装置的栅极结构的最终轮廓。一或多个半导体鳍片可以垂直于栅极层上的栅极掩模。在一些实施方案中，栅极掩模可包含例如硅氧化物、硅氮化物或硅氮氧化物之类的硬掩模材料。
图6A显示了栅极剖视图、鳍片剖视图以及俯视图，其说明根据一些实施方案，在栅极蚀刻之前的部分制造的FinFET半导体装置示例的示意图。在执行栅极蚀刻之前，部分制造的FinFET半导体装置600可以通过下列各者而形成：限定成组的来自半导体衬底的半导体鳍片608、在半导体鳍片608的下部周围形成绝缘材料层606、在半导体鳍片608的上方及周围形成栅极层604、在栅极层604的部分上方形成栅极掩模602。栅极掩模602可以作为掩模，以在栅极蚀刻之后图案化将形成的栅极结构610的轮廓，其中每一半导体鳍片608垂直于栅极掩模602。在栅极蚀刻之前，栅极层604可以包围并覆盖半导体鳍片608，或至少包围纵向延伸的半导体鳍片608的顶表面和侧壁。在图6A的俯视图和栅极剖视图中，半导体鳍片608并不可见且被栅极层604所覆盖。
回到图5，在处理500的框510中，FinFET半导体装置的栅极层在等离子体室中被蚀刻至一或多个相应的半导体鳍片的一或多个顶表面。当一或多个相应的半导体鳍片的一或多个顶表面暴露时，便可停止蚀刻。在一些实施方案中，钝化材料层(例如氧化物层)可设置于一或多个半导体鳍片上以在栅极蚀刻期间保护该一或多个半导体鳍片，使得蚀刻可停止于钝化材料层。该蚀刻执行部分的栅极蚀刻，而不蚀刻在一或多个半导体鳍片之间或与之直接相邻的空间中的剩余栅极层。该等离子体室可以配置为执行随后的蚀刻和沉积处理。等离子体室的方面可参照图1中的处理设备100描述。
在框510中所执行的蚀刻可以是各向异性等离子体蚀刻，相对于其他暴露材料，其对栅极层的栅极材料具有选择性。例如，相对于蚀刻期间可能遭遇的硬掩模材料及钝化材料，该蚀刻对多晶硅可以具选择性。为了执行蚀刻，可以从包括例如Cl2、HBr、CF4、SF6、CHF3或其组合的等离子体生成气体产生等离子体。因此，在框510处执行的蚀刻涉及蚀刻剂，该蚀刻剂可包括含溴试剂、含氯试剂、含氟试剂或其组合。在一些实施方案中，等离子体生成气体不包含例如O2及CO2之类的含氧气体。通常，例如基于等离子体的“快速”钝化处理之类的等离子体处理中的含氧气体，有助于形成非挥发性蚀刻副产物再沉积。如此便最小化或消除了蚀刻副产物再沉积形成的氧化物。因此，在框510处执行的蚀刻基本上无含氧气体。
在一些实施方案中，在框510执行的蚀刻所产生的等离子体可以是离子驱动等离子体，其中离子驱动的等离子体(例如离子-离子等离子体)与电子驱动的等离子体(例如电子-离子等离子体)相比可以包含较高比例的带负电的物质，也就是离子比电子更多。然而，应理解，在框510处的蚀刻中产生的等离子体不一定是离子驱动的等离子体。可以优化等离子体条件以形成离子驱动的等离子体。可以在各向异性蚀刻处理中应用离子驱动等离子体，而对栅极轮廓或CD的影响最小。随着蚀刻进行至一或多个相应的半导体鳍片的一或多个顶表面时，栅极轮廓被维持在最小横向CD损耗。如贯穿本公开内容所用的关于横向CD损耗，“最小横向CD损耗”是指横向CD损耗不超过原始CD的5％。例如，最小横向CD损耗可以指横向CD损耗不超过5nm。
在一些实施方案中，等离子体格栅可以用于划分等离子体室，以促进离子-离子等离子体的生成。2015年11月30日提出的Paterson等人的美国专利号第9,633,846中描述了等离子体格栅的一示例，其名称为“INTERNAL PLASMA GRID APPLICATION FORSEMICONDUCTOR FABRICATION”，其全部内容并入本文作为参考并用于所有目的。离子驱动等离子体可以减少在等离子体室的非挥发性蚀刻副产物的形成，尤其是与全局副产物相关联的非挥发性蚀刻副产物。
图6B显示了栅极剖视图、鳍片剖视图以及俯视图，说明根据一些实施方案，在第一次栅极蚀刻之后的图6A的部分制造的FinFET半导体装置示例的示意图。在第一次栅极蚀刻之后，于部分制造的FinFET半导体装置620中，至少部分的栅极层604被移除。被移除的栅极层604的部分达到半导体鳍片608的顶表面。在第一次栅极蚀刻之后，栅极掩模602下方的栅极层604以及位于半导体鳍片608之间及与半导体鳍片608直接相邻的空间中的栅极层604则维持。第一次栅极蚀刻对栅极层604的栅极材料具有选择性，而不会显著蚀刻栅极掩模602和半导体鳍片608，且第一次栅极蚀刻是各向异性的，以对于后续将形成的栅极电极/结构保持实质竖直的轮廓。在图6B的俯视图中，半导体鳍片608的顶表面暴露且被剩余的栅极层604所围绕。
回到图5，在处理500的框520中，通过原子层沉积(ALD)在等离子体室中于栅极层及一或多个半导体鳍片的暴露表面上沉积第一钝化层。这至少包括栅极层的侧壁以及一或多个相应的半导体鳍片的一或多个顶表面。在一些实施方案中，第一钝化层至少保形地沉积在栅极掩模、栅极层以及一或多个半导体鳍片的暴露表面(包括侧壁)上。在框520执行的ALD与框510执行的蚀刻在相同的等离子体室进行而在操作之间不引入真空破坏。
ALD是一种使用连续自限性反应来沉积材料薄层的技术。通常ALD循环包括将至少一种反应物输送和吸附到衬底表面，然后使吸附的反应物与一或多种反应物反应以形成部分薄膜层的操作。与CVD技术不同，ALD处理使用表面自限制沉积反应来逐层沉积膜。典型的ALD循环可以包括：(i)将前体材料输送及吸附到衬底表面上的配料步骤，(ii)从室中清扫过量的前体材料并在衬底表面上留下自限制的单层，(iii)输送反应物材料以与吸附的前体材料反应，以及(iv)从室中清扫未反应的反应物材料或反应副产物。该配料步骤可以以自限制方式使前体材料吸附，使得一旦活性位点被前体材料所占据，几乎没有或没有额外的前体材料会被吸附在衬底表面上。反应物材料同样可以以自限制或吸附限制的方式与前体材料反应。可任选地进行清扫步骤以从室除去过量的前体材料、反应副产物和/或未反应的反应物材料，从而完成ALD循环。即使在高深宽比特征中，ALD也可用于提供具有高台阶覆盖率的高度保形膜。
第一钝化层可以通过ALD而保形沉积在栅极掩模、栅极层及一或多个半导体鳍片的暴露表面上。用于保形沉积第一钝化层的ALD处理可以在一或多个循环中发生，其中每个循环在栅极掩模、栅极层及一或多个半导体鳍片的暴露表面上产生吸附受限量的钝化材料。每个循环可以包括提供配料步骤，其中前体材料的受控制的量被输送到衬底表面，以自限制方式吸附在衬底表面上。这也就是已知的“浸泡”衬底表面至饱和。每个循环可以进一步包括在配料步骤之后的转化步骤，其中提供反应物材料以与衬底表面上的前体材料反应并形成吸附受限量的钝化材料。反应物材料可包括反应物气体，其中RF电源会在等离子体室中产生反应物气体等离子体。反应物气体可例如包括含氧气体(例如O2)或含氮气体(例如N2或NH3)。反应物气体的自由基和其他带电物质与前体材料反应，以将前体材料转化为吸附受限量的钝化材料。在一些实施方案中，反应物气体在相当短的时间内(例如在约0.5秒和约5秒之间)暴露于RF功率输送，以形成等离子体以转化前体材料。这也被称为“快速”操作，其使用在相当短的时间内传送的RF功率的等离子体来转化衬底表面上的前体材料。在一些实施方案中，清扫步骤可去除来自等离子体室的过量的前体材料、反应副产物和/或未反应的反应物材料以完成循环。在一些实施方案中，可重复配料步骤和转化步骤，直到沉积所需厚度的钝化层。
第一钝化层可以包括例如氧化物(例如SiOx或氮化物(例如SixNy)。第一钝化层用于保护栅极掩模正下方的栅极层，从而在例如框530中所描述的蚀刻处理的后续蚀刻处理期间，于随后要在FinFET半导体设备中形成的栅电极/结构中充当侧壁保护层。与上述在蚀刻副产物再沉积中形成钝化材料的隆起不同，第一钝化层保形地遵循随后形成的栅电极/结构的栅极轮廓。换句话说，第一钝化层是在随后的蚀刻处理中“冻结”了侧壁的栅极轮廓。沉积在一或多个相应的半导体鳍片的一或多个顶表面上的第一钝化层也可在例如框530所描述的蚀刻处理的后续蚀刻处理期间，增加对该一或多个相应的半导体鳍片的保护。
第一钝化层是通过ALD而保形地沉积，且可以具有高的台阶覆盖率，如大于85％、大于90％或大于95％的台阶覆盖率。第一钝化层的高保形性沿着栅极掩模、栅极层及一或多个相应的半导体鳍片的一或多个顶表面的暴露表面上提供具相对均匀厚度的第一钝化层。由ALD沉积的第一钝化层用于钝化暴露的表面并且相当地薄以限制对CD的影响。在一些实施方案中，第一钝化层的厚度可介于约0.lnm与约5nm之间或介于约0.5nm与约3nm之间。在一些实施方案中，栅极掩模或待形成的栅电极/结构的宽度大于第一钝化层的厚度。例如，栅极掩模的宽度介于约5nm和约50nm之间，且待形成的栅极/结构的宽度介于约5nm和约50nm之间。因此，来自第一钝化层沉积的CD增量便被最小化。
图6C显示栅极剖视图、鳍片剖视图以及俯视图，其说明了根据一些实施方案，图6B的部分制造的FinFET半导体装置在ALD之后的示例的示意图。在部分制造的FinFET半导体装置640中，钝化层612沉积在栅极掩模602、栅极层604和半导体鳍片608的暴露表面(包括侧壁)上。这包括栅极掩模602下面的栅极层604的侧壁和半导体鳍片608的顶表面。钝化层612相当薄并且顺着栅极掩模602、栅极层604以及半导体鳍片608的暴露表面的形状，保形地随着栅极掩模602下方的栅极层604的垂直轮廓。在图6C的俯视图中，半导体鳍片608的顶表面、栅极层604以与栅极掩模602均被钝化层612所覆盖。
回到图5，在处理500的框530中，FinFET半导体装置的栅极层在等离子体室中被蚀刻至绝缘材料层的顶表面，以限定一或多个栅极结构。其中该一或多个半导体鳍片与该一或多个栅极结构垂直。蚀刻最后可在绝缘材料层的顶表面暴露时停止。框530处的蚀刻与框510处的蚀刻及框520处的沉积在相同的等离子体室中执行，并且在各操作之间不导致真空破坏。
该蚀刻是栅极蚀刻，该栅极蚀刻移除在一或多个半导体鳍片之间或与这些鳍片直接相邻的空间中的剩余栅极层。该蚀刻会在一或多个半导体鳍片之间的空间中形成凹槽、沟槽或特征。在框530处执行的蚀刻可以是各向异性等离子体蚀刻，从而最小化在一或多个半导体鳍片和一或多个栅极结构中的内凹轮廓或锥形轮廓的形成。该蚀刻维持了具有最小横向CD损耗的一或多个栅极结构的栅极轮廓。该蚀刻还维持了具有最小横向CD损耗的一或多个半导体鳍片的鳍片轮廓。甚至在非常小(例如等于或小于约8nm)的CD空间中，在框530的蚀刻之后，仅有非常少或没有残余的栅极材料留存下来。在一些实施方案中，该蚀刻移除了在一或多个栅极结构、一或多个半导体鳍片以及绝缘材料层的顶表面相交的3D拐角处的残留栅极材料。
如同在框510处执行的蚀刻，在框530执行的蚀刻相对于其他暴露材料(例如第一钝化层)，其对栅极层的栅极材料具选择性，且可以无含氧气体。为了执行该蚀刻，可以从包括例如Cl2、HBr、CF4、SF6、CHF3或其组合的等离子体生成气体产生等离子体。因此，在框530处执行的蚀刻涉及可以包括含溴试剂、含氯试剂、含氟试剂或其组合的蚀刻剂。在一些实施方案中，等离子体生成气体不包含例如O2及CO2之类的含氧气体，由此而最小化或消除了蚀刻副产物再沉积形成的氧化物。在一些实施方案中，在框530执行的蚀刻所产生的等离子体可以是离子驱动等离子体。
尽管在框530的蚀刻可以以单一蚀刻操作来执行，但是应理解的是，在框530的蚀刻可以作为一或多个蚀刻-沉积-蚀刻操作来执行。换句话说，部分栅极蚀刻可以部分地穿过栅极层的第一部分而到达一定深度，然后进行ALD钝化处理，接着穿过栅极层的第二部分重新开始栅极蚀刻。在一些实施方案中，框530处的蚀刻包括在等离子体室中部分地蚀刻栅极层的第一部分至第一深度，在等离子体室中通过ALD至少在该栅极层以及一或多个半导体鳍片的暴露表面(包括侧壁)上沉积第二钝化层，然后在等离子体室中完全或部分地蚀刻栅极层的第二部分至第二深度。可以重复该蚀刻-沉积-蚀刻顺序，直到将栅极层移除至到达绝缘材料层的顶表面的期望深度。该顺序可以在相同的等离子体室中重复而不在操作之间引入真空破坏。
利用ALD沉积的第二钝化层可作为侧壁保护层，以在栅极蚀刻期间保护一或多个半导体鳍片。不同于上述在蚀刻副产物再沉积中形成钝化材料的隆起，第二钝化层保形地顺着一或多个半导体鳍片的鳍片轮廓。换句话说，第二钝化层是在随后的蚀刻处理中“冻结”了侧壁的鳍片轮廓。
图6D显示了栅极剖视图、鳍片剖视图以及俯视图，其说明了根据一些实施方案，图6C的部分制造的FinFET半导体装置在第二次栅极蚀刻之后的示例的示意图。在第二次栅极蚀刻之后，FinFET半导体装置660包括栅极结构610的最终轮廓。第二次栅极蚀刻乃将栅极层604移除至绝缘材料层606的顶表面，以暴露出半导体鳍片608并形成栅极结构610。半导体鳍片608与栅极结构610垂直。在半导体鳍片608与栅极结构610相交的拐角616处，非常少或没有来自栅极层604的残留栅极材料。第二次栅极蚀刻基本上从拐角616去除了残留的栅极材料。钝化层612可以在第二次栅极蚀刻期间维持栅极结构610的栅极轮廓并具有最小的横向CD损耗。在第二次栅极蚀刻之后的栅极结构610的栅极轮廓可以是基本竖直的。在一些实施方案中，可在半导体鳍片608的侧壁上沉积额外钝化层614以在第二次栅极蚀刻期间维持半导体鳍片608的鳍片轮廓并具有最小的横向CD损耗。可以在第二次栅极蚀刻的蚀刻操作之间通过ALD保形地沉积额外的钝化层614，且随着半导体鳍片608的鳍片轮廓。钝化层612以及额外的钝化层614两者其中的一或两个在蚀刻操作期间为栅极结构610和半导体鳍片608提供强健保护，而不在定向离子可能不会到达的区域上方形成“阴影”。在图6C的俯视图中，绝缘材料层606是暴露的，且钝化层612、614沿着栅极结构610及半导体鳍片608的侧壁形成。
结论
虽然上述实施方案为了清楚理解的目的已以一些细节描述，但显然，某些改变和修饰可在所附权利要求的范围内实施。应注意有许多替代方式执行本发明的实施方案的处理、系统、和设备。因此，本发明实施方案应被视为说明性而非限制性的，并且该实施方案不受限于在此给出的细节。

Claims (17)

1.一种方法，其包括：
在等离子体室中，将鳍式场效晶体管(FinFET)半导体装置的栅极层蚀刻至所述FinFET半导体装置的一或多个对应的半导体鳍片的一或多个顶表面处；
在所述等离子体室中，通过原子层沉积(ALD)在所述栅极层和所述一或多个半导体鳍片的暴露表面上沉积第一钝化层；以及
在所述等离子体室中，将所述栅极层蚀刻至所述FinFET半导体装置的绝缘材料层的顶表面，以限定所述FinFET半导体装置中的一或多个栅极结构，其中所述一或多个半导体鳍片垂直于所述一或多个栅极结构延伸。
2.根据权利要求1所述的方法，其中所述栅极层包含多晶硅。
3.根据权利要求1所述的方法，其中将所述栅极层蚀刻至所述绝缘材料层的所述顶表面包括：
在所述等离子体室中，将所述栅极层的第一部份蚀刻至第一深度；
在所述等离子体室中，通过ALD在所述栅极层和所述一或多个半导体鳍片的所述暴露表面上沉积第二钝化层；以及
在所述等离子体室中，将所述栅极层的第二部分蚀刻至所述绝缘材料层的所述顶表面。
4.根据权利要求1所述的方法，其还包括：
在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，限定来自半导体衬底的所述一或多个半导体鳍片；以及
在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，在所述一或多个对应的半导体鳍片的上部上方或周围沉积所述栅极层。
5.根据权利要求1所述的方法，其还包括：
在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面之前，在所述栅极层上方形成栅极掩模，所述栅极掩模限定用于形成所述一或多个栅极结构的区域。
6.根据权利要求5所述的方法，其中所述第一钝化层保形地沉积于所述栅极掩模下方的所述栅极层的侧壁上。
7.根据权利要求1至6中任一项所述的方法，其中所述第一钝化层的厚度介于约0.5nm至约3nm之间，而所述栅极结构中的每一个的宽度介于约5nm至约50nm之间。
8.根据权利要求1至6中任一项所述的方法，其中在所述等离子体室中，将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处、通过ALD沉积、以及将所述栅极层蚀刻至所述绝缘材料层的所述顶表面的操作均在操作之间在不引入真空破坏的情况下执行。
9.根据权利要求1至6中任一项所述的方法，其中在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处以及将所述栅极层蚀刻至所述绝缘材料层的所述顶表面中的每一者中，蚀刻剂实质上没有含氧气体。
10.根据权利要求9所述的方法，其中所述蚀刻剂包括含溴试剂、含氯试剂或其组合。
11.根据权利要求1至6中任一项所述的方法，其中在将所述栅极层蚀刻至所述绝缘材料层的所述顶表面之后，所述一或多个栅极结构的轮廓实质是竖直的。
12.根据权利要求1至6中任一项所述的方法，其中将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处以及将所述栅极层蚀刻至所述绝缘材料层的所述顶表面以最小化横向关键尺寸(CD)损耗而发生。
13.根据权利要求1至6中任一项所述的方法，其中将所述栅极层蚀刻至所述绝缘材料层的所述顶表面是将所述栅极层从每一拐角移除，所述拐角在所述一或多个栅极结构、所述一或多个半导体鳍片以及所述绝缘材料层相交处。
14.根据权利要求1至6中任一项所述的方法，其中在将所述栅极层蚀刻至所述一或多个对应的半导体鳍片的所述一或多个顶表面处之前，所述一或多个对应的半导体鳍片的所述一或多个顶表面中的每一个均包含氧化物层。
15.根据权利要求1至6中任一项所述的方法，其中所述一或多个栅极结构相互平行，且所述一或多个半导体鳍片相互平行，所述一或多个半导体鳍片延伸穿过所述一或多个栅极结构。
16.根据权利要求1至6中任一项所述的方法，其中所述第一钝化层包含硅氧化物(SiOx)。
17.根据权利要求1至6中任一项所述的方法，其中通过ALD沉积所述第一钝化层的所述步骤包括：
导入前体至所述等离子体室，以吸附在所述栅极层上以及所述一或多个对应的半导体鳍片的所述一或多个顶表面上；
利用等离子体来转化所述前体，以形成吸附受限量的所述第一钝化层；以及
重复导入所述前体以及转化所述前体的操作，直到在所述栅极层以及所述一或多个半导体鳍片的所述暴露表面上沉积所需厚度的所述第一钝化层。
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