KR20200079345A - FIN FET (field effect transistor) 형성을 위한 단일 플라즈마 챔버에서 원자 층 증착 및 원자 층 에칭 - Google Patents

FIN FET (field effect transistor) 형성을 위한 단일 플라즈마 챔버에서 원자 층 증착 및 원자 층 에칭 Download PDF

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Abstract

FinFET (fin field effect transistor) 반도체 디바이스를 패시베이팅하고 통합된 원자 층 증착 (ALD: atomic layer deposition) 프로세스 및 에칭 프로세스를 사용하여 게이트 에칭을 수행하기 위한 방법들 및 장치들이 본 명세서에 기술된다. 방법들은 부분적인 게이트 에칭을 수행하는 단계, ALD에 의해 반도체 핀들의 노출된 표면들 및 게이트 층 상에 패시베이션 층을 증착하는 단계, 및 FinFET 반도체 디바이스의 하나 이상의 게이트 구조체들을 형성하기 위해 최종 게이트 에칭을 수행하는 단계를 포함한다. 에칭 프로세스, 증착 프로세스, 및 에칭 프로세스는 동일한 플라즈마 챔버에서 수행된다. 패시베이션 층은 에칭 동안 하나 이상의 게이트 구조체들의 게이트 프로파일을 유지하기 위해 게이트 층의 측벽들 상에 증착된다.

Description

FIN FET (field effect transistor) 형성을 위한 단일 플라즈마 챔버에서 원자 층 증착 및 원자 층 에칭
관련 출원들에 대한 교차 참조
본 출원은 2017년 11월 21일 출원되고 명칭이 "ATOMIC LAYER DEPOSITION AND ETCH IN A SINGLE PLASMA CHAMBER FOR FIN FIELD EFFECT TRANSISTOR FORMATION"인 미국 특허 출원 번호 제 15/820,263 호의 우선권의 이익을 주장하고, 이는 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된다.
본 개시는 일반적으로 반도체 디바이스들의 제조시 통합된 증착 프로세스 및 에칭 프로세스에 관한 것이고, 보다 구체적으로, FinFET (fin field effect transistor) 형성 동안 통합된 원자 층 증착 (ALD: atomic layer deposition) 프로세스 및 에칭 프로세스에 관한 것이다.
반도체 산업계에서 디바이스 및 피처들 사이즈가 계속해서 축소됨에 따라, FinFET들과 같은, 3D 설계들에서 과제들이 전개되었다. FinFET들은 기판으로부터 연장하는 박형의 수직 "핀 (fin)" 또는 핀 구조체로 제조된다. 채널이 수직 핀 구조체에 형성되고, 게이트는 수직 핀 구조체에 걸쳐 제공된다. FinFET들이 단채널 효과들 (short channel effects) 을 감소시키고 보다 높은 전류 플로우를 발생시킬 수도 있다.
본 개시는 FinFET 반도체 디바이스 형성 동안 인시츄 ALD 및 에칭을 수행하는 방법에 관한 것이다. 방법은 플라즈마 챔버에서, FinFET 반도체 디바이스의 게이트 층을 FinFET 반도체 디바이스의 하나 이상의 대응하는 반도체 핀들 (fins) 의 하나 이상의 상단 표면들로 에칭하는 단계를 포함한다. 방법은 플라즈마 챔버에서, 게이트 층 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 원자 층 증착 (ALD: atomic layer deposition) 에 의해 제 1 패시베이션 층을 증착하는 단계를 더 포함한다. 방법은 플라즈마 챔버에서, FinFET 반도체 디바이스에 하나 이상의 게이트 구조체들을 규정하도록 FinFET 반도체 디바이스의 절연 재료 층의 상단 표면으로 게이트 층을 에칭하는 단계를 더 포함하고, 하나 이상의 반도체 핀들은 하나 이상의 게이트 구조체들에 수직으로 진행한다 (run).
일부 구현예들에서, 게이트 층은 폴리실리콘을 포함한다. 일부 구현예들에서, 절연 재료 층의 상단 표면으로 게이트 층을 에칭하는 단계는, 플라즈마 챔버에서, 게이트 층의 제 1 부분을 제 1 깊이로 에칭하는 단계; 플라즈마 챔버에서, 게이트 층 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 제 2 패시베이션 층을 ALD에 의해 증착하는 단계; 및 플라즈마 챔버에서, 절연 재료 층의 상단 표면으로 게이트 층의 제 2 부분을 에칭하는 단계를 포함한다. 일부 구현예들에서, 방법은 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 에칭하는 단계 이전에 반도체 기판으로부터 하나 이상의 반도체 핀들을 규정하는 단계; 및 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 에칭하는 단계 전 하나 이상의 반도체 핀들의 상부 부분 둘레 그리고 위에 게이트 층을 증착하는 단계를 더 포함한다. 일부 구현예들에서, 방법은 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 에칭하는 단계 이전에 게이트 층 위에 게이트 마스크를 형성하는 단계를 더 포함하고, 게이트 마스크는 하나 이상의 게이트 구조체들을 형성하기 위한 영역들을 규정한다. 제 1 패시베이션 층은 게이트 마스크 아래에 놓인 게이트 층의 측벽들 상에 컨포멀하게 (conformally) 증착될 수도 있다. 일부 구현예들에서, 제 1 패시베이션 층의 두께는 약 0.5 ㎚ 내지 약 3 ㎚이고 게이트 구조체 각각의 폭은 약 5 ㎚ 내지 약 50 ㎚이다. 일부 구현예들에서, 에천트는 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 에칭하는 단계 및 절연 재료 층의 상단 표면으로 게이트 층을 에칭하는 단계 각각에서 산소 함유 가스가 실질적으로 없다. 에천트는 브롬 함유 시약, 염소 함유 시약, 또는 이들의 조합들을 포함할 수도 있다. 일부 구현예들에서, 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 에칭하는 단계 및 절연 재료 층의 상단 표면으로 게이트 층을 에칭하는 단계는 최소 측방향 임계 치수 (CD: critical dimension) 손실로 발생한다. 일부 구현예들에서, 절연 재료 층의 상단 표면으로 게이트 층을 에칭하는 단계는 하나 이상의 게이트 구조체들, 하나 이상의 반도체 핀들, 및 절연 재료 층이 교차하는 코너부 각각으로부터 게이트 층을 제거한다. 일부 구현예들에서, 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함한다. 일부 구현예들에서, ALD에 의해 제 1 패시베이션 층을 증착하는 단계는, 게이트 층 및 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들에 흡착하도록 전구체를 플라즈마 챔버 내로 도입하는 단계, 흡착이 제한되는 양 (adsorption-limited amount) 의 제 1 패시베이션 층을 형성하도록 플라즈마를 사용하여 전구체를 변환하는 단계, 및 목표된 두께의 제 1 패시베이션 층이 게이트 층 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 증착될 때까지 전구체를 도입하는 단계 및 전구체를 변환하는 단계를 반복하는 단계를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 일부 구현예들에 따라 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다.
도 2는 예시적인 FinFET 반도체 디바이스의 3D 개략도를 도시하는 사시도이다.
도 3a는 종래의 게이트 에칭 이전의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도 3b는 종래의 게이트 에칭 및 부산물 재증착 후 도 5a의 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도 4a는 종래의 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 4b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 5는 일부 구현예들에 따라 에칭 프로세스 및 ALD 프로세스를 사용하여 FinFET 반도체 디바이스를 패시베이팅하고 형성하기 위한 예시적인 방법의 흐름도이다.
도 6a는 일부 구현예들에 따른 게이트 에칭 이전의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도 6b는 일부 구현예들에 따른 제 1 게이트 에칭 후 도 6a의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도 6c는 일부 구현예들에 따른 ALD 패시베이션 후 도 6b의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도 6d는 일부 구현예들에 따른 제 2 게이트 에칭 후 도 6c의 예시적인 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다.
도입
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 개진된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
통합된 에칭/ ALD 프로세싱 장치
피처 사이즈들이 축소되고, 피치는 보다 작아지고, CMOS (complementary metal-oxide-semiconductor) 기술은 보다 작은 노드들로 스케일링 (scale) 됨에 따라, 박형의 컨포멀한 증착 기법들이 계속해서 중요성을 얻을 것이다. ALD (atomic layer deposition) 는 ALD가 재료의 단일 박층을 증착하고, 막 형성 화학 반응 자체 이전에 기판 표면 상에 흡착할 수도 있는 하나 이상의 전구체 반응물질들의 양으로 두께가 제한된다는 (즉, 흡착 제한된 층을 형성) 사실로 인해 박형의 컨포멀한 막들의 증착에 잘 맞는 (well-suited) 막 형성 기법이다. ALD에 의해 형성된 층 각각은 박형이고 컨포멀하고, 발생하는 막은 아래에 놓인 디바이스 구조체들 및 피처들의 형상을 따른다 (conform).
종래에, ALD 프로세스 및 에칭 프로세스는 별도의 툴들 또는 플랫폼들 상에서 수행된다. 예를 들어, ALD 챔버들은 에칭 프로세스들을 실행하지 않고, 에칭 챔버들은 ALD 프로세스들을 실행하지 않는다. 증착 프로세스를 실행하는 플라즈마 에칭 챔버들은 컨포멀 (conformal) 하지 않고 종횡비 종속인 막들을 형성하기 위한 플라즈마 유도된 증착 프로세스를 사용한다.
도 1은 일부 구현예들에 따른 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다. 프로세싱 장치 (100) 는 유도 커플링 플라즈마 프로세싱 장치일 수도 있다. 프로세싱 장치 (100) 는 플라즈마 에칭 챔버와 같은 플라즈마 챔버 (132) 를 포함한다. 일부 구현예들에서, CA, Fremont 소재의 Lam Research Corporation에 의해 생산된 Kiyo™ 반응기는 플라즈마 에칭 챔버로서 사용될 수도 있는 적합한 반응기의 예이다.
에칭 동작 및 ALD 동작을 수행하기 위한 프로세싱 장치 (100) 에 관한 상세들은 2017년 8월 4일 출원되고, 명칭이 "INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD"인 Zhou 등의 미국 특허 출원 번호 제 15/669,871 호에 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 인용된다.
플라즈마 챔버 (132) 는 챔버 벽들 (114) 및 윈도우 (106) 에 의해 규정될 수도 있는 전체 챔버 구조를 포함할 수도 있다. 윈도우 (106) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 플라즈마 챔버 (132) 내부에 배치된 기판 지지부 (116) 를 포함한다. 일부 구현예들에서, 기판 지지부 (116) 는 증착/에칭 프로세스가 수행될 때 기판 (112) 을 지지하기 위한 정전 척이다. 정전 척은 기판 (112) 을 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함할 수도 있다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 기판 지지부 (116) 로부터 기판 (112) 을 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수도 있다. 기판 지지부 (116) 는 기판 (112) 을 수용하고 홀딩하도록 구성된다.
일부 구현예들에서, 기판 지지부 (116) 는 기판 (112) 을 가열하기 위한 히터 (미도시) 를 포함할 수도 있다. 기판 지지부 (116) 는 약 20 ℃ 내지 약 150 ℃와 같은 상승된 온도들로 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 종속될 것이다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 또한 약 1 mTorr 내지 약 1 Torr의 압력들과 같은, 특정한 압력들에서 동작할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 기판 지지부 (116) 를 바이어싱/대전하기 위해 사용될 수도 있는 RF (radio-frequency) 전력 공급부 (120) 를 포함할 수도 있다. RF 전력 공급부 (120) 는 하나 이상의 RF 생성기들에 의해 규정될 수도 있다. 복수의 RF 생성기들이 제공되면, 상이한 주파수들이 다양한 튜닝 특성들을 달성하도록 사용될 수도 있다. 바이어스 매칭 회로 (118) 가 RF 전력 공급부 (120) 와 기판 지지부 (116) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (120) 는 기판 지지부 (116) 에 연결된다.
코일 (134) 이 윈도우 (106) 위에 위치된다. 코일 (134) 은 전기적으로 도전성 재료로 제조될 수도 있고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 1에 도시된 코일 (134) 은 적어도 3 회의 턴들을 포함한다. RF 전력 공급부 (121) 는 코일 (134) 로 RF 전력을 공급하도록 구성된다. 매칭 회로 (102) 가 RF 전력 공급부 (121) 와 코일 (134) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (121) 는 코일 (134) 에 연결된다. 일부 구현예들에서, 선택가능한 Faraday 차폐부 (미도시) 는 코일 (134) 과 윈도우 (106) 사이에 위치된다. Faraday 차폐부는 코일 (134) 에 대해 이격된 관계로 유지될 수도 있다. Faraday 차폐부는 윈도우 (106) 바로 위에 배치될 수도 있다. Faraday 차폐부는 금속 또는 다른 종이 플라즈마 챔버 (132) 의 윈도우 (106) 상에 증착되는 것을 방지할 수도 있다.
RF 전류로 하여금 코일 (134) 을 통해 흐르게 하도록 RF 전력 공급부 (121) 로부터 코일 (134) 로 RF 전력이 공급된다. 코일 (134) 을 통해 흐르는 RF 전류는 코일 (134) 을 중심으로 전자기장을 생성할 수도 있다. 전자기장은 플라즈마를 생성하기 위해 플라즈마 챔버 (132) 내에 존재하는 가스(들)에 대해 작용하는 플라즈마 챔버 (132) 내에서 유도 전류를 생성한다. 플라즈마로부터 다양한 이온들 및/또는 라디칼들은 증착 동작 또는 에칭 동작을 수행하도록 기판 (112) 과 상호작용할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 선택가능하게 (optionally) 플라즈마 챔버 (132) 를 상부 부분 및 하부 부분으로 분할하도록 사용될 수도 있는 플라즈마 그리드 (미도시) 를 포함한다. 플라즈마 그리드는 플라즈마 챔버 (132) 의 하부 부분 내로 고온 전극들의 양을 제한하도록 사용될 수도 있다. 일부 구현예들에서, 프로세싱 장치 (100) 는 플라즈마 챔버 (132) 의 하부 부분에 존재하는 플라즈마가 이온-이온 플라즈마이고 플라즈마 챔버 (132) 의 상부 부분에 존재하는 플라즈마가 전자-이온 플라즈마이도록 동작하게 설계된다.
프로세스 가스들은 플라즈마 챔버 (132) 의 상단부로부터 제 1 가스 주입기 (104) 를 통해 그리고/또는 플라즈마 챔버 (132) 의 측면으로부터 제 2 가스 주입기 (110) 를 통해 플라즈마 챔버 (132) 내로 도입될 수도 있다. 프로세스 가스들은 기화된 액체 전구체들 또는 프로세싱 장치 (100) 의 업스트림의 고체 소스 증발기 (미도시) 에서 기화될 수도 있는, 기화된 고체 전구체들을 포함할 수도 있다. 하나 이상의 반응물질 가스들은 제 1 가스 주입기 (104) 및/또는 제 2 가스 주입기 (110) 를 통해 공급될 수도 있다. 일부 구현예들에서, 가스 주입기들 (104, 110) 은 샤워헤드들에 의해 대체될 수도 있다. 부가적인 가스 공급부 또는 다른 가스 공급부가 다양한 타입들의 동작들을 위해 상이한 가스들을 플라즈마 챔버 (132) 로 공급하기 위해 제공될 수도 있다는 것이 이해될 것이다.
플라즈마 챔버 (132) 내로 가스(들)를 주입하는 다양한 방식들은 프로세스 가스들, 기화된 액체 전구체들, 및/또는 기화된 고체 전구체들이 다양한 위치들로부터 플라즈마 챔버 (132) 내로 제공될 수도 있다는 것을 도시한다. 일부 구현예들에서, 제 1 가스 주입기 (104) 만이 사용된다. 일부 다른 구현예들에서, 제 2 가스 주입기 (110) 만이 사용된다. 일부 다른 구현예들에서, 제 1 가스 주입기 (104) 및 제 2 가스 주입기 (110) 모두가 사용된다. 일부 구현예들에서, 매니폴드들 (122) 은 상이한 가스 라인들 각각에 어떤 가스들이 공급되는지 제어한다. 매니폴드들 (122) 은 임의의 타입의 가스 (반응물질, 캐리어, 전구체, 등) 로 하여금 임의의 상이한 가스 라인들로부터 제공되게 한다. 일부 구현예들에서, 캐리어 가스들은 산소 (O2), 질소 (N2), 및 헬륨 (He) 과 같은, 가스들을 포함할 수 있다. 가스들은 혼합하지 않고, 플라즈마 챔버 (132) 내로 도입될 수도 있고, 또는 플라즈마 챔버 (132) 내로 도입 전에 다른 가스들과 혼합될 수도 있다.
매니폴드들 (122) 은 전달 시스템 (128) 의 각각의 전달 시스템들로부터의 출력들을 선택, 스위칭, 및/또는 혼합하기 위해 사용될 수도 있다. 전달 시스템 (128) 은, 일부 구현예들에서, 에칭 가스 전달 시스템 (127) 및 액체 전달 시스템 (129) 을 포함할 수도 있다. 에칭 가스 전달 시스템 (127) 은 에천트 가스들을 출력하도록 구성될 수도 있다. 에천트 가스들의 예들은 이로 제한되는 것은 아니지만, 염소 (Cl2), 수소 브로마이드 (HBr), 및 설퍼 헥사플루오라이드 (SF6) 를 포함한다. 액체 전달 시스템 (129) 은 ALD 프로세스에서 기화되고 증기로 전달되는 액체 전구체를 제공하도록 구성될 수도 있다. 기화된 액체 전구체는 플라즈마 챔버 (132) 내로 도입될 수도 있고 기판 (112) 의 표면 상으로 흡착될 수도 있다. 흡착된 전구체는 플라즈마를 사용하여 흡착이 제한되는 양의 막을 형성하도록 변환될 수도 있다. 예시적인 액체 전구체가 화학식 CxHyNzOaSib의 화학적 조성을 가질 수도 있다.
진공 펌프 (130) 가 플라즈마 챔버 (132) 에 연결되고 플라즈마 챔버 (132) 로부터 프로세스 가스들을 인출하고 플라즈마 챔버 (132) 내에서 특정한 압력을 유지하도록 사용될 수도 있다. 밸브 (126) 가 플라즈마 챔버 (132) 에 적용될 진공 흡입량을 제어하기 위해 배기구 (124) 와 진공 펌프 (130) 사이에 배치될 수도 있다. 일부 구현예들에서, 진공 펌프 (130) 는 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프일 수 있다. 일부 구현예들에서, 진공 펌프 (130) 는 플라즈마 챔버 (132) 를 퍼지하기 위해 ALD 시간 프로세스가 완료된 시간 각각 후에 활성화될 수도 있다.
프로세싱 장치 (100) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 프로세싱 장치 (100) 에 커플링될 수도 있다. 부가적으로, 프로세싱 장치 (100) 는 로보틱스들로 하여금 자동화를 사용하여 기판들을 플라즈마 챔버 (132) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 구현예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (108) 는 프로세싱 장치 (100) 의 동작들 전부 또는 일부를 제어한다. 시스템 제어기 (108) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 입력/출력 접속부들 및/또는 디지털 입력/출력 접속부들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 시스템 제어기 (108) 와 연관된 메모리 디바이스들에 저장될 수도 있고, 네트워크를 통해 제공될 수도 있다. 특정한 구현예들에서, 시스템 제어기 (108) 는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 이하의 챔버 동작 조건들: 가스들의 혼합물 및/또는 조성, 챔버 압력, 챔버 온도, 웨이퍼/웨이퍼 지지부 온도, 기판에 인가된 (다양한 구현예들에서 0이 될 수도 있는) 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 기판 위치, 기판 이동 속도, 및 툴에 의해 수행된 특정한 프로세스의 다른 파라미터들 중 임의의 하나 이상의 적용 타이밍 및/또는 크기를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작들을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 각각은 시스템 제어기 (108) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 예를 들어 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 구현예들에서, 레시피 페이즈들은, 도핑 프로세스의 단계들이 이 프로세스 페이즈에 대한 특정한 순서로 실행되도록, 순차적으로 배열될 수도 있다. 예를 들어, 레시피는 에칭 동작들을 수행하도록 구성될 수도 있고 에칭 동작들 각각 사이에서 수행된 ALD 프로세스의 하나 이상의 사이클들을 포함할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 이하의 동작들: 플라즈마 챔버 (132) 에서, 피처들의 마스크 패턴을 형성하도록 기판 (112) 의 제 1 층을 에칭하는 동작, 피처들의 마스크 패턴은 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 가짐; 플라즈마 챔버 (132) 에서, ALD에 의해 피처들의 마스크 패턴 상에 제 1 패시베이션 층을 증착하는 동작, 제 1 패시베이션 층은 피처들의 마스크 패턴의 폭을 목표된 폭으로 증가시키는 두께로 증착됨; 및 플라즈마 챔버 (132) 에서, 목표된 폭을 갖는 복수의 구조체들을 형성하도록 기판 (112) 의 제 2 층을 에칭하는 동작 중 하나 이상을 수행하기 위한 인스트럭션들로 구성된다. 에칭 및 증착 동작들은 플라즈마 챔버 (132) 에서 진공 파괴를 도입하지 않고 수행된다. 일부 구현예들에서, 시스템 제어기 (108) 는 다음 동작: 플라즈마 챔버 (132) 에서 ALD에 의한 증착 및 에칭의 동작들을 반복하는 동작을 수행하도록 더 구성된다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 RF 전력 공급부 제어 프로그램을 포함한다.
일부 경우들에서, 시스템 제어기 (108) 는 가스 농도, 기판 이동, 및/또는 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력을 제어한다. 시스템 제어기 (108) 는 예를 들어, 적절한 농도(들)로 필요한 반응물질(들)을 제공하는 하나 이상의 유입구 가스 스트림을 생성하기 위해 관련 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 기판 이동은 목표한대로 이동시키기 위해, 예를 들어, 기판 포지셔닝 시스템에 지시함으로써 제어될 수도 있다. 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 그리드가 사용된다면, RF 전력들은 플라즈마 챔버 (132) 의 상부 부분에서 전자-이온 플라즈마 그리고 플라즈마 챔버 (132) 의 하부 부분에서 이온-이온 플라즈마를 생성하도록 시스템 제어기 (108) 에 의해 조정될 수도 있다. 또한, 시스템 제어기 (108) 는 전자-이온 플라즈마가 플라즈마 챔버 (132) 의 하부 부분에서 형성되지 않는 조건들 하에서 기판 지지부 (116) 로 전력을 공급하도록 구성될 수도 있다.
시스템 제어기 (108) 는 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작 (예를 들어, 프로세스의 특정한 시간들에서 밸브들을 개방) 의 타이밍에 기초하여, 또는 사용자로부터 수신된 인스트럭션들에 기초하여, 이들 및 다른 양태들을 제어할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (기판 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 단계를 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (108) 는, 프로세싱 요건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 단계 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 기판 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (108) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 단계들을 인에이블하고, 엔드포인트 측정들 등을 인에이블하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC들 (application specific integrated circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로시스템 제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 기판 상에서 또는 반도체 기판에 대한 특정 프로세스를 실행하기 위한 단계 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (108) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 단계 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (108) 는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (108) 는 기판 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부의 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 단계들의 현 진행을 모니터링하고, 과거 제조 단계들의 이력을 조사하고, 복수의 제조 단계들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (108) 는 하나 이상의 단계들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (108) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (108) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 시스템 제어기 (108) 의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (108) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 시스템 제어기 (108) 또는 툴들 중 하나 이상과 통신할 수도 있다.
FinFET 반도체 디바이스들
반도체 디바이스들에서 축소되는 디바이스 피처들 및 보다 작은 피치들로, 반도체 산업계는 평면형 CMOS 트랜지스터들로부터 3D FinFET 디바이스 아키텍처들로 천이한다. FinFET들은 개선된 채널 제어 및 감소된 단채널 효과들을 제안한다. 종래의 평면형 트랜지스터의 채널 위에 위치된 게이트를 갖는 대신, FinFET들은 양 측면들에 대한 정전 제어를 제공하기 위해 채널 둘레에 게이트를 갖는다. 3D 디바이스 아키텍처는 축소되는 디바이스 피처들 및 보다 작은 피치들을 제어하는데 과제들을 제시하는 기생 커패시턴스들 및 CD를 도입한다. 이는 현재 패터닝 방법들로 과제들을 제시하는, 게이트 길이 및 피치들의 스케일링 다운 (scaling down) 을 발생시킨다.
도 2는 예시적인 FinFET 반도체 디바이스의 3D 개략도를 도시하는 사시도이다. FinFET 반도체 디바이스 (200) 는 기판 (202) 을 포함하고, 기판 (202) 은 반도체 기판일 수도 있다. 일부 구현예들에서, 기판 (202) 은 반도전성 재료, 예컨대 그 중에서도, 실리콘, 게르마늄, 실리콘 게르마늄, 인듐 안티모나이드, 납 텔룰라이드, 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드, 및 갈륨 안티모나이드를 포함한다. 일부 구현예들에서, 기판 (202) 은 벌크 실리콘 재료 또는 SOI (silicon-on-insulator) 구조체를 포함할 수 있다.
FinFET 반도체 디바이스 (200) 는 기판 (202) 으로부터 연장하는 하나 이상의 반도체 핀들 (204) (예를 들어, 실리콘 핀들) 을 더 포함한다. 하나 이상의 반도체 핀들 (204) 은 임의의 적합한 반도전 재료를 포함할 수도 있다. 일부 구현예들에서, 하나 이상의 반도체 핀들 (204) 은 리소그래피 및 에칭 프로세스와 같은 적합합 패터닝 프로세스를 사용하여 기판 (202) 으로부터 형성될 수도 있다. 일부 구현예들에서, 하나 이상의 반도체 핀들 (204) 은 하나 이상의 반도체 핀들 (204) 내로 p-타입 불순물 또는 n-타입 불순물을 도입하도록 주입 프로세스를 통해 도핑될 수도 있다.
FinFET 반도체 디바이스 (200) 는 기판 (202) 상 및 하나 이상의 반도체 핀들 (204) 의 적어도 하부 부분 둘레에 절연 재료 층 (230) 을 더 포함한다. 하나 이상의 반도체 핀들 (204) 의 상부 부분은 절연 재료 층 (230) 으로부터 돌출할 수도 있다. 절연 재료 층 (230) 은 하나 이상의 반도체 핀들 (204) 의 상부 부분이 절연 재료 층 (230) 의 상단 표면 위로 연장하도록 평탄화될 수도 있다. 절연 재료 층 (230) 은 실리콘 옥사이드 (SiOx) 또는 실리콘 나이트라이드 (SixNy) 와 같은 임의의 적합한 절연 재료를 포함할 수도 있다. 일부 구현예들에서, 절연 재료 층 (230) 은 STI (shallow trench isolation) 구조체와 같은 격리 구조체이다. 격리 구조체는 전기적 간섭 또는 크로스-토크 (cross-talk) 를 제한하도록 역할 한다.
FinFET 반도체 디바이스 (200) 는 하나 이상의 반도체 핀들 (204) 의 부분들 위에 게이트 구조체 (210) 를 더 포함한다. 일부 구현예들에서, 게이트 구조체 (210) 는 게이트 유전체 층 (미도시), 하나 이상의 게이트 스페이서들 (미도시), 및 게이트 전극 (215) 을 포함할 수도 있다. 게이트 전극 (215) 은 폴리실리콘 (poly-Si), 다결정 실리콘-게르마늄 (poly-SiGe), 금속 나이트라이드들, 금속 실리사이드들, 금속 옥사이드들, 또는 금속들과 같은 전기적으로 도전성 재료를 포함할 수도 있다. 일부 구현예들에서, 게이트 전극 (215) 은 poly-Si를 포함한다. 일부 구현예들에서, 게이트 구조체 (210) 는 하나 이상의 반도체 핀들 (204) 각각의 중앙 부분 위에 형성된다. 일부 구현예들에서, 복수의 게이트 구조체들 (210) 이 복수의 반도체 핀들 (204) 위에 형성된다. 도 2가 2 개의 반도체 핀들 (204) 및 하나의 게이트 구조체 (210) 만을 도시하지만, 다양한 구현예들은 보다 많거나 보다 적은 반도체 핀들 (204) 및/또는 보다 많은 게이트 구조체들 (210) 을 포함할 수 있다는 것이 이해될 것이다.
하나 이상의 반도체 핀들 (204) 은 게이트 구조체 (210) 의 반대편 측면들을 통해 연장할 수도 있다. 하나 이상의 반도체 핀들 (204) 은 게이트 구조체 (210) 에 수직으로 진행할 수도 있다. 게이트 구조체 (210) 는 하나 이상의 반도체 핀들 (204) 의 측벽들과 교차할 수도 있다. 일부 구현예들에서, 하나 이상의 반도체 핀들 (204) 은 서로 실질적으로 평행할 수도 있다.
표면들 (204a) 은 하나 이상의 반도체 핀들 (204) 의 상단 표면들이다. 게이트 구조체 (210) 의 일 측면으로부터 연장하는 하나 이상의 반도체 핀들 (204) 의 표면들 (204a) 은 소스 영역들에 대응하는 한편, 게이트 구조체 (210) 의 또 다른 측면으로부터 연장하는 하나 이상의 반도체 핀들 (204) 의 표면들 (204b) 은 드레인 영역들에 대응한다. 게이트 구조체 (210) 는 FinFET 반도체 디바이스 (200) 의 채널 영역 (미도시) 위에 배치될 수도 있고, 채널 영역은 소스 영역과 드레인 영역 사이에 있다.
일부 구현예들에서, FinFET 반도체 디바이스 (200) 는 절연 재료 층 (230) 으로부터 기판 (202) 의 반도체 재료를 분리할 수도 있는 라이너 (212) 를 선택가능하게 포함한다. 일부 구현예들에서, FinFET 반도체 디바이스 (200) 는 게이트 구조체 (210) 로부터 절연 재료 층 (230) 을 분리할 수도 있는 절연 재료 층 (230) 위에 형성되는 하나 이상의 게이트 유전체 층들 (미도시) 을 선택가능하게 포함한다. 일부 구현예들에서, FinFET 반도체 디바이스 (200) 는 게이트 구조체 (210) 위에 게이트 마스크 (250) 를 선택가능하게 포함한다. 게이트 마스크 (250) 는 다양한 패터닝 프로세스들 동안 게이트 구조체 (210) 를 보호하기 위해 임의의 적합한 소프트 마스크 또는 하드 마스크 재료를 포함할 수도 있다. 일부 구현예들에서, 게이트 마스크 (250) 는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 다른 적용가능한 재료와 같은 하드 마스크 재료를 포함한다. 게이트 마스크 (250) 는 게이트 구조체 (210) 를 형성하고 하나 이상의 반도체 핀들 (204) 을 노출하도록 에칭 프로세스들 후에 온전하게 남아 있을 수도 있다.
에칭 동작은 최종 게이트 구조체 (210) 의 윤곽 형성시 적용될 수도 있다. 일부 구현예들에서, 플라즈마 에칭 프로세스는 최종 게이트 구조체 (210) 를 형성하도록 게이트 재료를 에칭 쓰루한다 (etch through). 이 프로세스는 "게이트 에칭"으로 지칭될 수도 있다. 다양한 구현예들에서, 이 게이트 에칭 프로세스는 위에 놓인 게이트 마스크 (250) 를 갖는 폴리실리콘을 에칭하는 단계를 수반할 수도 있고, 남아 있는 폴리실리콘은 최종 게이트 구조체 (210) 의 형상/위치이다. 게이트 에칭이 게이트 재료를 통해 진전됨에 따라, 게이트 에칭은 게이트 구조체 (210) 에 수직으로 진행하는 하나 이상의 반도체 핀들 (204) 과 직면한다. 게이트 에칭은 하나 이상의 반도체 핀들 (204) 을 에칭하지 않고 게이트 재료를 에칭하는데 선택적이다. 게이트 에칭은 절연 재료 층 (230) 의 상단 표면까지 남아 있는 게이트 재료를 에칭 쓰루할 수도 있다. 그러나, 하나 이상의 반도체 핀들 (204) 의 상단 표면으로부터 절연 재료 층 (230) 의 상단 표면으로 게이트 재료를 에칭 쓰루할 때, 수직 에칭 프로파일을 유지하는 것이 바람직할 수도 있다. 그렇지 않으면, 게이트 구조체 (210) 는 붕괴 위험, 또는 테이퍼된 프로파일을 동반하여, 성능 손실을 동반하는, 재차들어간 (reentrant) 프로파일을 가질 수도 있다. 테이퍼된 프로파일은 게이트 구조체 (210), 적어도 하나의 반도체 핀들 (204), 및 절연 재료 층 (230) 의 상단 표면이 교차하는 3D 코너부 (260) 에 잔류 재료를 발생시킬 수도 있다. 잔류 재료가 어떻게 3D 코너부 (260) 를 형성할 수도 있는지의 예는 도 3a 및 도 3b에 보다 상세히 논의된다. 축소하는 기술 노드들 및 보다 작은 피치들로, 과제들이 FinFET 반도체 디바이스 (200) 의 CD를 유지하는 동안 재차들어간 프로파일 또는 테이퍼된 프로파일을 방지하기 위해 게이트 에칭시 수직 에칭 프로파일을 유지하는데 존재할 수도 있다. 과제들은 FinFET 반도체 디바이스 (200) 의 3D 코너부 (260) 에서 보다 두드러질 수도 있다.
3D 코너 잔류물
도 3a는 종래의 게이트 에칭 이전에 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. 도 3b는 종래의 게이트 에칭 및 부산물 재증착 후 도 3a의 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. 본 명세서에 사용된 바와 같이, 게이트 절단도는 게이트 방향에 평행하게 진행하는 도면이다. 즉, 게이트 구조체들은 게이트 절단도의 페이지 내로 그리고 페이지로부터 연장한다. 본 명세서에 사용된 바와 같이, 핀 절단도는 핀 방향에 평행하게 진행하는 도면이다. 즉, 반도체 핀들은 핀 절단도의 페이지 내로 그리고 페이지로부터 연장한다.
게이트 에칭을 수행하기 이전에, 부분적으로 제조된 FinFET 반도체 디바이스 (300) 는 반도체 기판으로부터 반도체 핀들 (308) 의 세트를 규정하고, 반도체 핀들 (308) 의 하부 부분 둘레에 절연 재료 층 (306) 을 형성하고, 반도체 핀들 (308) 의 상부 부분 위 그리고 둘레에 게이트 층 (304) 을 형성하고, 그리고 게이트 층 (304) 의 부분들 위에 게이트 마스크 (302) 를 형성하여 형성될 수도 있다. 게이트 마스크 (302) 는 게이트 에칭 후에 형성되도록 게이트 구조체들 (310) 의 윤곽 패터닝시 마스크로서 역할을 할 수도 있고, 반도체 핀들 (308) 각각은 게이트 마스크 (302) 에 수직으로 진행할 수도 있다. 일부 구현예들에서, 패시베이션 재료 (미도시) 의 박층은 게이트 에칭 동안 반도체 핀들을 보호하기 위해 반도체 핀들 (308) 상에 배치될 수도 있다.
게이트 층 (304) 은 게이트 에칭 이전에 반도체 핀들 (308) 을 둘러싸고 커버할 수도 있다. 게이트 에칭은 반도체 핀들 (308) 을 에칭하지 않고 게이트 마스크 (302) 아래에 놓인 게이트 층 (304) 의 윤곽을 에칭하지 않고 게이트 층 (304) 을 제거하는, 절연 재료 층 (306) 의 상단 표면으로 게이트 층 (304) 을 에칭할 것이다. 게이트 에칭은 도 3b에 도시된 바와 같이, FinFET 반도체 디바이스 (320) 의 게이트 층 (304) 을 제거하고 게이트 구조체들 (310) 을 형성한다. 실질적으로 수직 프로파일을 갖는 게이트 구조체들 (310) 을 형성하기 위해, 일부 구현예들에 따라 게이트 에칭은 이방성 수직 에칭일 것이다. 수직 게이트 프로파일을 실질적으로 유지하고, 격리된 구조체와 치밀한 구조체 사이의 로딩을 최소화하고, 그리고 중심-대-에지 불균일도를 최소화하는 게이트 에칭을 갖는 것이 바람직하다. 더욱이, 일부 구현예들에 따라 게이트 에칭은 반도체 핀들 (308) 상에 배치된 핀 재료 또는 임의의 패시베이션 재료 위의 게이트 재료에 선택적일 것이다. 예를 들어, 게이트 재료 (예를 들어, 폴리실리콘) 의 에칭 레이트는 반도체 핀들 (308) 상에 배치된 패시베이션 재료 (예를 들어, 옥사이드) 의 에칭 레이트보다 적어도 100 배, 적어도 300 배, 적어도 500 배, 또는 적어도 1000 배 클 수도 있다. 이에 따라, 다른 노출된 재료들에 비해 게이트 재료에 매우 선택적인 게이트 에칭을 갖는 것이 또한 바람직하다.
일부 구현예들에서, 종래의 게이트 에칭 프로세스는 브롬 함유 시약, 염소 함유 시약, 불소 함유 시약, 또는 이들의 조합과 같은 에천트를 사용하는 플라즈마 에칭 프로세스일 수도 있다. 예를 들어, 에천트는 염소 (Cl2), 수소 브로마이드 (HBr), 탄소 테트라플루오라이드 (CF4), 설퍼 헥사플루오라이드 (SF6), 트리플루오로메탄 (CHF3), 또는 이들의 조합들을 포함할 수도 있다. 게이트 층 (304) 의 폴리실리콘의 종래의 게이트 에칭 프로세스 동안, 에천트는 휘발성 부산물들 및 비휘발성 부산물들을 형성하도록 폴리실리콘과 반응할 수도 있다. 예를 들어, 종래의 게이트 에칭 프로세스 동안 형성될 수도 있는 휘발성 부산물들은 실리콘 테트라클로라이드 (SiCl4), 실리콘 테트라브로마이드 (SiBr4), 또는 이들의 조합들을 포함할 수도 있다. 종래의 게이트 에칭 프로세스 동안 형성될 수도 있는 비휘발성 부산물들은 실리콘 트리클로라이드 (SiCl3), 실리콘 디클로라이드 (SiCl2), 실리콘 트리브로마이드 (SiBr3), 실리콘 디브로마이드 (SiBr2), 또는 이들의 조합들을 포함할 수도 있다. 일부 구현예들에서, 휘발성 부산물들은 고 에너지 전자들 또는 다른 종과 반응할 수도 있고 비휘발성 부산물들을 형성하기 위해 분해될 수도 있다. 이러한 비휘발성 부산물들은 또한 "전역 부산물들"로 지칭될 수도 있다. 전역 부산물들은 통상적으로 게이트 마스크 (302) 상에서 관찰된다.
폴리실리콘과 에천트 사이의 반응의 휘발성 부산물들은 펌핑아웃될 수도 있고 또는 달리 프로세싱 챔버로부터 제거된다. 폴리실리콘과 에천트 사이의 반응의 비휘발성 부산물들은 게이트 에칭 프로세스 동안 게이트 마스크 (302), 게이트 구조체들 (310), 및 반도체 핀들 (308) 의 측벽들 및 표면들 상에 흡착, 접착 또는 달리 형성될 수도 있다. 비휘발성 부산물들은 도 3b에 도시된 바와 같이 제 1 패시베이션 부산물 층 (312) 을 형성하도록 게이트 마스크 (302) 및 게이트 구조체들 (310) 의 측벽들 및 표면들 상에 증착될 수도 있다. 이에 더하여, 비휘발성 부산물들은 또한 도 3b에 도시된 바와 같이 제 2 패시베이션 부산물 층 (314) 을 형성하도록 반도체 핀들 (308) 의 측벽들 및 표면들 상에 증착될 수도 있다. 이러한 비휘발성 부산물들은 휘발성 SiCl4 또는 SiBr4를 형성하도록 에칭 프론트 (etch front) 둘레의 불충분한 Cl/Br로 인해 형성될 수도 있고 이들 비휘발성 부산물들은 "국부적 부산물"로 지칭될 수도 있다. 앞서 논의된 바와 같이, 박형 패시베이션 층 (미도시) 은 종래의 게이트 에칭 프로세스 이전에, 반도체 핀들 (308) 의 적어도 상단 표면 상에 배치될 수도 있고 제 2 패시베이션 부산물 층 (314) 은 추가 보호를 위해 박형의 패시베이션 층에 부가될 수도 있다.
비휘발성 부산물들은 종래의 게이트 에칭 프로세스 동안 게이트 구조체들 (310) 및 반도체 핀들 (308) 을 보호하기 위한 패시베이팅 재료들로서 역할을 할 수도 있다. 따라서, 종래의 게이트 에칭 프로세스는 측벽 프로파일을 유지하고 게이트 구조체들 (310) 및 반도체 핀들 (308) 내로 측방향 에칭을 방지하도록 사용될 수 있는, 에칭 부산물 재증착을 위한 플라즈마 기반 패시베이팅 기법을 제공한다. 일부 구현예들에서, 종래의 게이트 에칭 프로세스는 "플래시 (flash)" 패시베이션 프로세스를 포함할 수도 있다. "플래시" 패시베이션 프로세스는 표면과 반응하고 표면 상에 재료 (예를 들어, 옥사이드 또는 나이트라이드) 의 패시베이팅 층을 형성하도록 분해된 라디칼들의 플라즈마를 형성하기 위해 산소 (O2), 이산화탄소 (CO2), 및/또는 질소 (N2) 와 같은 가스를 스트라이킹하는 것으로 참조될 수도 있다. 예를 들어, 플라즈마 소스가 약 0.5 초 내지 약 5 초의 범위일 수도 있는 짧은 시간의 양 동안 가스에 RF 전력을 인가할 수도 있다. 종래의 게이트 에칭 프로세스가 산소 "플래시" 패시베이션 프로세스를 포함하면, 게이트 마스크 (302), 게이트 구조체들 (310), 및 반도체 핀들 (308) 의 측벽들 및 표면들 상에 형성되는 비휘발성 부산물은 실리콘 옥시클로라이드 (SiOCl3) 및 실리콘 옥시브로마이드 (SiOBr3) 와 같은 옥사이드를 포함할 수도 있다. 제 1 패시베이션 부산물 층 (312) 및 제 2 패시베이션 부산물 층 (314) 은 "플래시" 패시베이션 프로세스로부터 형성된 옥사이드를 포함할 수도 있고, 옥사이드는 종래의 게이트 에칭 프로세스 동안 게이트 구조체들 (310) 및 반도체 핀들 (308) 에 대한 부가적인 보호를 제공한다.
종래의 게이트 에칭 프로세스는 에칭될 피처들의 종횡비에 종속될 수도 있고, 보다 많은 비휘발성 부산물들이 게이트 구조체들 (310) 의 상단부 및 반도체 핀들 (308) 의 상단부 근방에 증착되게 한다. 보다 높은 종횡비들 및 보다 작은 CD 공간들은 게이트 구조체들 (310) 의 상단부 및 반도체 핀들 (308) 의 상단부 근방의 플라즈마 반응으로부터 보다 많은 에천트 및 패시베이션을 발생시킬 수도 있다. 도 3b에서, 제 1 패시베이션 부산물 층 (312) 은 게이트 마스크 (302) 및 게이트 구조체들 (310) 의 상단부에 벌지 (bulge) 또는 오버행 (overhang) 으로서 형성될 수도 있고, 제 2 패시베이션 부산물 층 (314) 은 또한 반도체 핀들 (308) 의 상단부에 벌지 또는 오버행으로서 형성될 수도 있다. 제 1 패시베이션 부산물 층 (312) 은 게이트 구조체들 (310) 의 수직 게이트 프로파일을 보존하기 위한 차폐 마스크로서 작용하고, 제 2 패시베이션 부산물 층 (314) 은 반도체 핀들 (308) 을 보호하도록 차폐 마스크로서 작용한다. 그러나, 제 1 패시베이션 부산물 층 (312) 및 제 2 패시베이션 부산물 층 (314) 의 벌지들 각각은 종래의 게이트 에칭의 지향성 이온들이 게이트 층 (304) 의 아래에 놓인 부분들을 에칭하는 것을 차단할 수도 있다. 구체적으로, 제 1 패시베이션 부산물 층 (312) 및 제 2 패시베이션 부산물 층 (314) 의 벌지들은 지향성 이온들이 도달하지 못할 수도 있는 영역들 위에 "섀도우들"을 형성한다. 도 3b의 상면도로 도시된 바와 같이, 제 1 패시베이션 부산물 층 (312) 및 제 2 패시베이션 부산물 층 (314) 은 반도체 핀들 (308) 및 게이트 구조체들 (310) 이 교차하는, 코너부들 (316) 에 수렴할 수도 있다. 코너부들 (316) 은 도 2의 FinFET 반도체 디바이스 (200) 의 3D 코너부들 (260) 에 대응할 수도 있다. 제 1 패시베이션 부산물 층 (312) 에 의한 차폐 및 제 2 패시베이션 부산물 층 (314) 에 의한 차폐는 3D 코너부 (316) 에서 게이트 층 (304) 제거시 어려움들을 제시한다. 이는 FinFET 반도체 디바이스 (320) 의 3D 코너부 (316) 에서 잔류 게이트 재료를 발생시키고, 이는 성능 손실을 발생시킬 수도 있다.
3D 코너부 (316) 에서 잔류 게이트 재료를 완화하기 위한 시도들은 게이트 에칭 프로세스에 등방성 에칭 컴포넌트를 적용하는 것을 포함한다. 등방성 에칭 컴포넌트는 3D 코너부 (316) 에서 잔류 게이트 재료의 적어도 일부를 제거할 수도 있지만, 등방성 에칭 컴포넌트는 제어할 수 없는 재차들어간 프로파일 및 측방향 CD 손실을 발생시킬 수도 있다.
통합된 에칭/ ALD 패시베이션
본 개시의 구현예들은 인시츄 ALD 및 에칭을 사용하여 부분적으로 제조된 FinFET 반도체 디바이스의 패시베이팅 및 게이트 에칭을 수행하는 방법에 관한 것이다. FinFET 반도체 디바이스를 패시베이팅하고 에칭하기 위한 인시츄 ALD 및 에칭 기법은 상기 기술된 바와 같이 에칭 부산물 재증착을 최소화하거나 방지한다. 본 개시의 패시베이션 기법은 게이트 마스크, 하나 이상의 게이트 구조체들, 및 하나 이상의 반도체 핀들의 표면들 및 측벽들 상에 박형의 컨포멀한 (conformal) 패시베이션 층을 형성한다. 박형의 컨포멀한 패시베이션 층은 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 게이트 층을 부분적으로 에칭한 후 ALD에 의해 증착될 수도 있다. 이어서 게이트 층은 박형의 컨포멀한 패시베이션 층의 증착 후 절연 재료 층의 상단 표면으로 에칭된다. 게이트 에칭 동작 및 ALD 동작은 플라즈마 챔버에서 수행될 수도 있다. 따라서, ALD 및 에칭 단계들의 사이클들이 동일한 챔버 또는 툴에서 수행된다. 일부 구현예들에서, ALD 및 에칭 단계들의 사이클들이 도 1에 기술된 바와 같이 플라즈마 프로세싱 장치에서 수행된다.
증착 및 에칭을 위해 분리된 챔버들의 사용은 프로세싱 시간, 프로세싱 단계들, 및 비용들을 상승시키고, 이에 따라 쓰루풋에 악영향을 갖는다. 더욱이, 분리된 챔버들의 사용은 일 챔버로부터 또 다른 챔버로 기판들을 이송할 것을 필요로 하고, 이는 진공 파괴들을 수반하고 원치 않은 재료들 또는 입자들이 기판들과 콘택트하게 될 가능성을 증가시킨다. 이는 기판 상에서 재료 기능성 및/또는 무결성 손실을 발생시킬 수도 있다. 게다가, 세정 프로세스가 에칭 프로세스와 증착 프로세스 사이에 일반적으로 요구되고, 세정 프로세스는 기판 상의 재료 속성들 및 구조체에 영향을 줄 수 있다. 예를 들어, 희석된 플루오르화 수소 (HF) 산 세정 프로세스가 마스크 구조체들 상에 영향을 갖고 성능에 악영향을 줄 수 있다.
도 4a는 종래의 에칭 프로세스 및 ALD 프로세스를 사용하는 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 4a의 이러한 프로세스 흐름은 상기 논의된 바와 같은 게이트 에칭 스킴들 (schemes) 로 제한되지 않고, 종래의 에칭 프로세스 및 ALD 프로세스를 사용하는 다른 스킴들에 적용될 수도 있다는 것이 이해될 것이다. 도 4a에서, 블록 (401) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (403) 에서 세정 단계를 겪도록 세정 챔버로 이송되고, 블록 (405) 에서 ALD 단계를 겪도록 ALD 챔버로 이송되고, 블록 (407) 에서 세정 단계를 겪도록 동일하거나 상이한 세정 챔버로 다시 이송되고, 그리고 블록 (409) 에서 동일하거나 상이한 에칭 챔버로 다시 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판은 3 내지 5 개의 상이한 챔버들을 통해 4 번의 기판 이송들을 겪을 수도 있다. 일부 구현예들에서, 블록 (401) 의 에칭 단계는 게이트 층을 부분적으로 에칭할 수도 있고, 블록 (405) 에서 ALD 단계는 FinFET 반도체 디바이스의 구조체들을 패시베이팅할 수도 있고, 그리고 블록 (409) 에서 에칭 단계는 FinFET 반도체 디바이스의 최종 게이트 구조체를 규정하도록 게이트 층을 완전히 에칭할 수도 있다.
상이한 툴들에서 에칭 단계들 및 증착 단계들을 수행하는 것과 연관된 문제들을 방지하는 동안 FinFET 반도체 디바이스의 구조체들을 패시베이팅하기 위해 플라즈마 에칭 챔버는 증착을 수행하도록 활용되고 구성될 수도 있다. 플라즈마 에칭 챔버에서 활용된 종래의 증착 프로세스들은 CVD (chemical vapor deposition) 프로세스 및 PECVD (plasma enhanced chemical vapor deposition) 프로세스를 포함할 수도 있다. 그러나, 이러한 증착 프로세스들은 통상적으로 컨포멀하지 않은 막들을 증착한다. 보다 구체적으로, 증착 프로세스들은 종횡비에 종속되고 보다 개방된 공간들 또는 보다 넓은 피치들에 보다 많은 재료를 증착하여, 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착을 발생시킨다. 구체적으로, 보다 많은 증착은 치밀한 피처들에서보다 격리된 피처들에서 발생하고, 격리된 피처들에 대한 CD 바이어스는 치밀한 피처들에 대한 CD 바이어스보다 크다.
본 개시의 구현예들은 플라즈마 챔버에서 ALD 단계들 및 에칭 단계들의 통합과 관련된다. 분리된 챔버에서 수행된 ALD 대신 그리고 동일한 챔버에서 CVD/PECVD를 사용하는 대신 인시츄 ALD를 사용함으로써, 독립형 ALD 툴들 및 부가적인 세정 툴들이 제거되거나 달리 감소된다. 더욱이, 프로세싱 시간 및 비용들은 부가적인 기판 이송들 및 세정 시간을 제거함으로써 감소된다. 이에 더하여, 인시츄 ALD를 사용하는 것은 기판 이송들 사이 (예를 들어, 엑스시츄 (ex-situ) 증착과 세정 사이) 원치 않은 재료들, 대기, 및/또는 수분에 기판을 노출할 수도 있는, 진공 파괴들을 방지한다. 인시츄 ALD를 사용하는 것은 또한 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착의 영향을 감소시킨다. 인시츄 ALD는 상기 기술된 도 1의 프로세싱 장치 (100) 에서 플라즈마 챔버와 같은, 플라즈마 에칭 챔버에서 수행된 ALD를 지칭할 수도 있다.
도 4b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 4b의 이러한 프로세스 흐름은 상기 논의된 바와 같은 게이트 에칭 스킴들로 제한되지 않고, ALD 프로세스 및 에칭 프로세스를 사용한 다른 스킴들에 적용될 수도 있다는 것이 이해될 것이다. 도 4b에서, 블록 (451) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (453) 에서 ALD 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (455) 에서 에칭 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (457) 에서 세정 단계를 겪도록 세정 챔버로 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판이 2 개의 상이한 챔버들을 통해 한번의 기판 이송을 겪을 수도 있다. 일부 구현예들에서, 블록 (451) 에서 에칭 단계가 게이트 층을 부분적으로 에칭할 수도 있고, 블록 (453) 에서 ALD 단계는 FinFET 반도체 디바이스의 구조체들을 패시베이팅할 수도 있고, 그리고 블록 (455) 에서 에칭 단계는 FinFET 반도체 디바이스의 최종 게이트 구조체를 규정하도록 게이트 층을 에칭할 수도 있다.
도 5는 일부 구현예들에 따른 에칭 프로세스 및 ALD 프로세스를 사용하여 FinFET 반도체 디바이스를 패시베이팅하고 형성하기 위한 예시적인 방법의 흐름도이다. 프로세스 (500) 의 동작들은 상이한 순서들 및/또는 상이한, 보다 적은, 또는 부가적인 동작들과 함께 수행될 수도 있다. 도 5는 도 6a 내지 도 6d를 참조하여 기술된다.
프로세스 (500) 의 블록 (510) 이전에, 프로세스 (500) 는 FinFET 반도체 디바이스의 반도체 기판으로부터 하나 이상의 반도체 핀들을 규정하는 단계를 선택가능하게 포함할 수도 있다. 하나 이상의 반도체 핀들은 반도체 기판 상에 배치된 절연 재료 층의 상단 표면 위로 연장하도록 규정될 수도 있다. 절연 재료 층은 또한 하나 이상의 반도체 핀들의 하부 부분 둘레에 배치될 수도 있다. 하나 이상의 반도체 핀들의 상부 부분이 절연 재료 층의 상단 표면 위로 연장할 수도 있다. 일부 구현예들에서, 하나 이상의 반도체 핀들 및 반도체 기판은 실리콘, 게르마늄, 또는 이들의 조합들과 같은 반도전 재료를 포함할 수도 있다. 일부 구현예들에서, 절연 재료 층은 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 절연 재료를 포함할 수도 있다. 일부 구현예들에서, 하나 이상의 반도체 핀들을 규정하는 단계는 반도체 기판으로부터 연장하는 핀들의 형상을 형성하도록 반도체 기판을 에칭하는 단계, 반도체 기판 상 그리고 하나 이상의 반도체 핀들의 하부 부분 둘레에 절연 재료 층을 증착하는 단계, 및 하나 이상의 반도체 핀들의 상부 부분이 절연 재료 층의 상단 표면으로부터 노출되고 연장하도록 절연 재료 층을 평탄화하는 단계를 포함할 수도 있다.
일부 구현예들에서, 프로세스 (500) 는 하나 이상의 반도체 핀들을 규정한 후 하나 이상의 반도체 핀들의 상부 부분 위 그리고 둘레에 게이트 층을 증착하는 단계를 선택가능하게 포함할 수도 있다. 게이트 층은 또한 절연 재료 층의 상단 표면 상에 증착될 수도 있다. 게이트 층은 하나 이상의 반도체 핀들의 상부 부분을 감싸고 커버할 수도 있다. 일부 구현예들에서, 게이트 층은 폴리실리콘 또는 금속을 포함할 수도 있다.
일부 구현예들에서, 프로세스 (500) 는 게이트 층을 증착한 후 게이트 층 위에 게이트 마스크를 형성하는 단계를 선택가능하게 포함할 수도 있다. 게이트 마스크는 FinFET 반도체 디바이스의 게이트 구조체의 최종 윤곽을 규정하기 위해 게이트 층의 부분들을 마스킹하도록 게이트 층 상에 증착되고 패터닝될 수도 있다. 하나 이상의 반도체 핀들은 게이트 층 상의 게이트 마스크에 수직으로 진행할 수도 있다. 일부 구현예들에서, 게이트 마스크는 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드와 같은 하드 마스크 재료를 포함할 수도 있다.
도 6a는 일부 구현예들에 따른 게이트 에칭 이전에 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. 게이트 에칭을 수행하기 이전에, 부분적으로 제조된 FinFET 반도체 디바이스 (600) 는 반도체 기판으로부터 반도체 핀들 (608) 의 세트를 규정하고, 반도체 핀들 (608) 의 하부 부분 둘레에 절연 재료 층 (606) 을 형성하고, 반도체 핀들 (608) 의 상부 부분 위 그리고 둘레에 게이트 층 (604) 을 형성하고, 그리고 게이트 층 (604) 의 부분들 위에 게이트 마스크 (602) 를 형성함으로써 형성될 수도 있다. 게이트 마스크 (602) 는 게이트 에칭 후 형성될 게이트 구조체들 (610) 의 윤곽 패터닝시 마스크로서 역할할 수도 있고, 반도체 핀들 (608) 각각은 게이트 마스크 (602) 에 수직으로 진행할 수도 있다. 게이트 층 (604) 은 게이트 에칭 이전에 반도체 핀들 (608) 을 둘러싸고 커버할 수도 있고, 또는 적어도 상단 표면 및 길이 방향으로 연장하는 반도체 핀들 (608) 의 측벽들을 둘러쌀 수도 있다. 도 6a의 상면도 및 게이트 절단도에서, 반도체 핀들 (608) 은 보이지 않고 게이트 층 (604) 에 의해 커버된다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 (510) 에서, FinFET 반도체 디바이스의 게이트 층은 플라즈마 챔버에서 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 에칭된다. 에칭은 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들이 노출될 때 중단될 수도 있다. 일부 구현예들에서, 패시베이션 재료의 층 (예를 들어, 옥사이드 층) 이 에칭이 패시베이션 재료의 층에서 중단될 수도 있도록 게이트 에칭 동안 하나 이상의 반도체 핀들을 보호하기 위해 하나 이상의 반도체 핀들 상에 배치될 수도 있다. 에칭은 하나 이상의 반도체 핀들 사이 또는 하나 이상의 반도체 핀들에 바로 인접한 공간들에 남아 있는 게이트 층을 에칭하지 않고 부분적인 게이트 에칭을 수행한다. 플라즈마 챔버는 후속 에칭 프로세스 및 증착 프로세스를 수행하도록 구성될 수도 있다. 플라즈마 챔버의 양태들은 도 1의 프로세싱 장치 (100) 에 대해 기술될 수도 있다.
블록 (510) 에서 수행된 에칭은 다른 노출된 재료들에 대해 게이트 층의 게이트 재료에 선택적인 이방성 플라즈마 에칭일 수도 있다. 예를 들어, 에칭은 에칭 동안 직면할 수도 있는 하드 마스크 재료 및 패시베이팅 재료에 비해 폴리실리콘에 선택적일 수도 있다. 에칭을 수행하기 위해, 플라즈마는, 예를 들어, Cl2, HBr, CF4, SF6, CHF3, 또는 이들의 조합들을 포함하는 플라즈마 생성 가스로부터 생성될 수도 있다. 이에 따라, 블록 (510) 에서 수행된 에칭은 브롬 함유 시약, 염소 함유 시약, 불소 함유 시약, 또는 이들의 조합들을 포함할 수도 있는 에천트를 수반한다. 일부 구현예들에서, 플라즈마 생성 가스는 O2 및 CO2와 같은 산소 함유 가스를 포함하지 않는다. 일반적으로, 플라즈마 기반 "플래시" 패시베이션 프로세스와 같은 플라즈마 프로세스에서 산소 함유 가스는 비휘발성 에칭 부산물 재증착의 형성에 기여한다. 이는 에칭 부산물 재증착으로부터 옥사이드의 형성을 최소화하거나 제거한다. 이에 따라, 블록 (510) 에서 수행된 에칭은 산소 함유 가스가 실질적으로 없다.
일부 구현예들에서, 블록 (510) 에서 수행된 에칭시 생성된 플라즈마는 이온-구동 플라즈마일 수도 있고, 이온-구동 플라즈마 (예를 들어, 이온-이온 플라즈마) 는 전자-구동 플라즈마(예를 들어, 전자-이온 플라즈마) 와 비교하여, 전자들이 아니라 이온인, 보다 높은 비율의 음으로 대전된 종을 함유할 수도 있다. 그러나, 블록 (510) 에서 에칭시 생성된 플라즈마가 이온-구동 플라즈마일 필요는 없다는 것이 이해될 것이다. 플라즈마 조건들은 이온-구동 플라즈마를 형성하도록 최적화될 수도 있다. 이온-구동 플라즈마는 게이트 프로파일 또는 CD에 최소의 영향을 갖는 이방성 에칭 프로세스에 적용될 수도 있다. 에칭이 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들로 진행됨에 따라, 게이트 프로파일은 최소 측방향 CD 손실로 유지된다. 본 명세서에 사용된 바와 같이 측방향 CD 손실에 대해 본 개시 전반에서, "최소 측방향 CD 손실"은 원래 CD의 5 ％보다 크지 않은 측방향 CD 손실을 지칭한다. 예를 들어, 최소 측방향 CD 손실은 5 ㎚보다 크지 않은 측방향 CD 손실을 지칭할 수도 있다.
일부 구현예들에서, 플라즈마 그리드는 이온-이온 플라즈마의 생성을 용이하게 하기 위해 플라즈마 챔버를 분할하도록 사용될 수도 있다. 플라즈마 그리드의 예는 2015년 11월 30일 출원되고 명칭이 "INTERNAL PLASMA GRID APPLICATION FOR SEMICONDUCTOR FABRICATION"인, Paterson 등의, 미국 특허 제 9,633,846 호에 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다. 이온-구동 플라즈마는 플라즈마 챔버에서 비휘발성 에칭 부산물들, 특히 전역 부산물과 연관된 비휘발성 에칭 부산물들의 형성을 감소시킬 수도 있다.
도 6b는 일부 구현예들에 따른 제 1 게이트 에칭 후 도 6a의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. 게이트 층 (604) 의 적어도 일부는 제 1 게이트 에칭 후 부분적으로 제조된 FinFET 반도체 디바이스 (620) 에서 제거된다. 게이트 층 (604) 의 부분들은 반도체 핀들 (608) 의 상단 표면들까지 제거된다. 게이트 마스크 (602) 아래에 놓인 게이트 층 (604) 및 반도체 핀들 (608) 과 반도체 핀들 (608) 에 바로 인접한 공간들 사이의 의 다른 부분들은 제 1 게이트 에칭 후에 남는다. 제 1 게이트 에칭은 게이트 마스크 (602) 및 반도체 핀들 (608) 을 상당히 에칭하지 않고 게이트 층 (604) 의 게이트 재료에 선택적이고, 제 1 게이트 에칭은 후속하여 에칭될 게이트 전극들/구조체들에 대해 실질적으로 수직인 프로파일을 유지하도록 이방성이다. 도 6b의 상면도에서, 반도체 핀들 (608) 의 상단 표면들은 노출되고 게이트 층 (604) 을 남김으로써 둘러싸인다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 (520) 에서, 제 1 패시베이션 층이 게이트 층 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 ALD에 의해 플라즈마 챔버에서 증착된다. 이는 하나 이상의 대응하는 반도체 핀들의 게이트 층 및 하나 이상의 상단 표면들의 적어도 측벽들을 포함한다. 일부 구현예들에서, 제 1 패시베이션 층은 적어도 게이트 마스크, 게이트 층, 및 하나 이상의 반도체 핀들의 노출된 표면들 (측벽들을 포함) 상에 컨포멀하게 증착된다. 블록 (520) 에서 ALD는 동작들 사이에 진공 파괴를 도입하지 않고 블록 (510) 에서 에칭과 동일한 플라즈마 챔버에서 수행된다.
ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면으로 적어도 하나의 반응물질을 전달 및 흡착하고, 이어서 막의 부분적인 층을 형성하도록 흡착된 반응물질과 하나 이상의 반응물질들을 반응시키기 위한 동작들을 포함한다. CVD 기법과 달리, ALD 프로세스들은 층-단위 (layer-by-layer) 기준으로 막들을 증착하기 위한 표면-자기-제한된 증착 반응들을 사용한다. 통상적인 ALD 사이클은: (i) 기판 표면 상으로 전구체 재료를 전달 및 흡착시키는 도징하는 (dosing) 단계, (ii) 챔버로부터 과잉 전구체 재료를 퍼지하고 기판 표면 상에 자기-제한된 모노레이어를 남기는 단계, (iii) 흡착된 전구체 재료와 반응하도록 반응물질 재료를 전달하는 단계, 및 (iv) 챔버로부터 반응되지 않은 반응물질 재료 또는 반응 부산물들의 퍼징하는 단계를 포함할 수도 있다. 도즈 단계는 일단 활성 사이트들 (active site) 이 전구체 재료에 의해 점유되면, 부가적인 전구체 재료가 기판 표면 상에 거의 또는 전혀 흡착되지 않도록, 자기-제한 방식으로 전구체 재료를 흡착할 수도 있다. 반응물질 재료는 자기-제한 또는 흡착-제한 방식으로 전구체 재료와 유사하게 반응할 수도 있다. 퍼지 단계들은 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거하도록 선택가능하게 수행될 수도 있고, 이에 따라 ALD 사이클을 완료한다. ALD는 고 종횡비 피처들에서조차 고 단차 커버리지를 갖는 매우 컨포멀한 막들을 제공하도록 사용될 수도 있다.
제 1 패시베이션 층은 게이트 마스크, 게이트 층, 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 ALD에 의해 컨포멀하게 증착될 수도 있다. 제 1 패시베이션 층을 컨포멀하게 증착하기 위한 ALD 프로세스는 하나 이상의 사이클들로 발생할 수도 있고, 사이클 각각은 게이트 마스크, 게이트 층, 및 하나 이상의 반도체 핀들의 노출된 표면들 상에 흡착이 제한되는 양의 패시베이션 재료를 생성한다. 사이클 각각은 제어된 양의 전구체 재료가 자기-제한 방식으로 기판 표면 상에 흡착되도록 기판 표면으로 전달되는, 도즈 단계를 포함할 수도 있다. 이는 또한 기판 표면을 포화로 "소킹 (soaking)"하는 것으로 공지된다. 사이클 각각은 반응물질 재료가 기판 표면 상의 전구체 재료와 반응하고 흡착이 제한되는 양의 패시베이션 재료를 형성하도록 제공되는, 도즈 단계에 이어 변환 단계를 더 포함할 수도 있다. 반응물질 재료는 반응물질 가스를 포함할 수도 있고, RF 전력 소스는 플라즈마 챔버에서 반응물질 가스의 플라즈마를 생성한다. 반응물질 가스는 예를 들어, 산소 함유 가스 (예를 들어, O2) 또는 질소-함유 가스 (예를 들어, N2 또는 NH3) 를 포함할 수도 있다. 반응물질 가스의 라디칼들 및 다른 대전된 종이 전구체 재료를 흡착이 제한되는 양의 패시베이션 재료로 변환하도록 전구체 재료와 반응한다. 일부 구현예들에서, 반응물질 가스는 전구체 재료롤 변환하도록 플라즈마를 형성하기 위해 약 0.5 초 내지 약 5 초와 같은 상대적으로 짧은 시간 양에서 RF 전력 전달에 노출된다. 이는 또한 상대적으로 짧은 시간 양에서 전달된 RF 전력으로부터의 플라즈마를 사용하여 기판 표면 상의 전구체 재료를 변환하기 위한 "플래시" 동작으로 공지된다. 일부 구현예들에서, 퍼지 단계가 사이클을 완료하기 위해 플라즈마 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거할 수도 있다. 일부 구현예들에서, 도즈 단계 및 변환 단계는 패시베이션 층의 목표된 두께가 증착될 때까지 반복될 수도 있다.
제 1 패시베이션 층은, 예를 들어, 옥사이드 (예를 들어, SiOx) 또는 나이트라이드 (예를 들어, SixNy) 를 포함할 수도 있다. 제 1 패시베이션 층은 게이트 마스크 바로 아래에 놓인 게이트 층을 보호하도록 역할하고, 이에 따라, 블록 (530) 에서 기술된 에칭 프로세스와 같은 후속 에칭 프로세스 동안 FinFET 반도체 디바이스에 후속하여 형성될 게이트 전극/구조체를 위한 측벽 보호 층으로서 역할한다. 에칭 부산물 재증착에서 상기 기술된 바와 같이 패시베이팅 재료의 벌지를 형성하는 대신, 제 1 패시베이션 층은 후속하여 형성될 게이트 전극/구조체에 대한 게이트 프로파일을 컨포멀하게 따른다. 달리 말하면, 제 1 패시베이션 층은 후속 에칭 프로세스에서 측벽들의 게이트 프로파일을 "동결 (freezes)"한다. 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들 상에 증착된 제 1 패시베이션 층은 또한 블록 (530) 에서 기술된 에칭 프로세스와 같은 후속 에칭 프로세스 동안 하나 이상의 반도체 핀들에 보호를 부가할 수도 있다.
제 1 패시베이션 층은 ALD에 의해 컨포멀하게 증착되고 고 단차 커버리지, 예컨대 85 ％ 초과, 90 ％ 초과, 또는 95 ％ 초과의 단차 커버리지를 가질 수도 있다. 제 1 패시베이션 층의 고 컨포멀성 (conformality) 은 게이트 마스크, 게이트 층, 및 하나 이상의 대응하는 반도체 핀들의 하나 이상의 상단 표면들의 노출된 표면들을 따라 상대적으로 균일한 두께의 제 1 패시베이션 층을 제공한다. ALD에 의해 증착된 제 1 패시베이션 층은 노출된 표면들을 패시베이팅하도록 역할하고 CD에 대한 영향을 제한하도록 상대적으로 박형이다. 일부 구현예들에서, 제 1 패시베이션 층의 두께는 약 0.1 ㎚ 내지 약 5 ㎚ 또는 약 0.5 ㎚ 내지 약 3 ㎚일 수도 있다. 일부 구현예들에서, 형성될 게이트 마스크 또는 게이트 전극/구조체의 폭은 제 1 패시베이션 층의 두께보다 크다. 예를 들어, 게이트 마스크의 폭은 약 5 ㎚ 내지 약 50 ㎚이고 형성될 게이트 전극/구조체의 폭은 약 5 ㎚ 내지 약 50 ㎚이다. 이에 따라, 제 1 패시베이션 층의 증착으로부터 모든 CD 이득은 최소화된다.
도 6c는 일부 구현예들에 따른 ALD 패시베이션 후 도 6b의 예시적인 부분적으로 제조된 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. 부분적으로 제조된 FinFET 반도체 디바이스 (640) 에서, 패시베이션 층 (612) 이 게이트 마스크 (602), 게이트 층 (604), 및 반도체 핀들 (608) 의 노출된 표면들 (측벽들 포함) 상에 증착된다. 이는 게이트 마스크 (602) 아래에 놓인 게이트 층 (604) 의 측벽들 및 반도체 핀들 (608) 의 상단 표면을 포함한다. 패시베이션 층 (612) 은 게이트 마스크 (602) 아래에 놓인 게이트 층 (604) 의 수직 프로파일을 컨포멀하게 따르는, 게이트 마스크 (602), 게이트 층 (604), 및 반도체 핀들 (608) 의 노출된 표면들을 따라 상대적으로 박형으로 컨포멀하다. 도 6c의 상면도에서, 반도체 핀들 (608), 게이트 층 (604), 및 게이트 마스크 (602) 의 상단 표면들은 패시베이션 층 (612) 으로 커버된다.
도 5를 다시 참조하면, 프로세스 (500) 의 블록 (530) 에서, FinFET 반도체 디바이스의 게이트 층은 플라즈마 챔버에서 하나 이상의 게이트 구조체들을 규정하도록 절연 재료 층의 상단 표면까지 에칭되고, 하나 이상의 반도체 핀들은 하나 이상의 게이트 구조체들에 수직으로 진행한다. 에칭은 절연 재료 층의 상단 표면이 노출될 때 최종적으로 중단될 수도 있다. 블록 (530) 에서 에칭은 동작들 사이에 진공 파괴를 도입하지 않고 블록 (510) 에서 에칭 및 블록 (520) 에서 증착과 동일한 플라즈마 챔버에서 수행된다.
에칭은 하나 이상의 반도체 핀들 사이 하나 이상의 반도체 핀들에 바로 인접한 공간들에 남아 있는 게이트 층을 제거하는 게이트 에칭을 수행한다. 에칭은 하나 이상의 반도체 핀들 사이의 공간들에 리세스들, 트렌치들, 또는 피처들을 형성한다. 블록 (530) 에서 수행된 에칭은 하나 이상의 반도체 핀들 및 하나 이상의 게이트 구조체들에 재차들어간 프로파일 또는 테이퍼된 프로파일의 형성을 최소화하는 이방성 플라즈마 에칭일 수도 있다. 에칭은 최소 측방향 CD 손실을 갖는 하나 이상의 게이트 구조체들의 게이트 프로파일을 남긴다. 에칭은 또한 최소 측방향 CD 손실을 갖는 하나 이상의 반도체 핀들의 핀 프로파일을 유지한다. 매우 작은 CD (예를 들어, 약 8 ㎚ 이하) 공간들에서도, 블록 (530) 에서 에칭에 이어 잔류 게이트 재료가 거의 없거나 전혀 없다. 일부 구현예들에서, 에칭은 하나 이상의 게이트 구조체들, 하나 이상의 반도체 핀들, 및 절연 재료 층의 상단 표면이 교차하는 3D 코너부들에서 잔류 게이트 재료를 제거한다.
블록 (510) 에서 수행된 에칭과 유사하게, 블록 (530) 에서 수행된 에칭은 다른 노출된 재료들 (예를 들어, 제 1 패시베이션 층) 에 비해 게이트 층의 게이트 재료에 선택적이고 산소 함유 가스가 없을 수도 있다. 에칭을 수행하기 위해, 플라즈마가 예를 들어, Cl2, HBr, CF4, SF6, CHF3, 또는 이들의 조합들을 포함하는 플라즈마 생성 가스로부터 생성될 수도 있다. 이에 따라, 블록 (530) 에서 수행된 에칭은 브롬 함유 시약, 염소 함유 시약, 불소 함유 시약, 또는 이들의 조합들을 포하말 수도 있는 에천트를 수반한다. 일부 구현예들에서, 플라즈마 생성 가스는 O2 및 CO2와 같은 산소 함유 가스를 포함하지 않아, 에칭 부산물 재증착으로부터 옥사이드의 형성을 최소화하거나 제거한다. 일부 구현예들에서, 블록 (530) 에서 수행된 에칭에서 생성된 플라즈마는 이온-구동 플라즈마일 수도 있다.
블록 (530) 에서 에칭이 단일 에칭 동작으로서 수행될 수도 있지만, 블록 (530) 에서 에칭이 하나 이상의 에칭-증착-에칭 동작들로서 수행될 수도 있다는 것이 이해될 것이다. 즉, 부분적인 게이트 에칭은 게이트 층의 제 1 부분을 통해 특정한 깊이까지 부분적으로 진행할 수도 있고 게이트 층의 제 2 부분을 통해 게이트 에칭을 재개하기 전에 ALD 패시베이션 프로세스가 이어진다. 일부 구현예들에서, 블록 (530) 에서 에칭은 플라즈마 챔버에서 제 1 깊이까지 게이트 층의 제 1 부분을 에칭하는 단계, 플라즈마 챔버에서 게이트 층 및 하나 이상의 반도체 핀들의 적어도 노출된 표면들 (측벽들을 포함) 상에 제 2 패시베이션 층을 ALD에 의해 증착하는 단계, 및 플라즈마 챔버에서 제 2 깊이로 완전히 또는 부분적으로 게이트 층의 제 2 부분을 에칭하는 단계를 포함한다. 이 에칭-증착-에칭 시퀀스는 게이트 층이 절연 재료 층의 상단 표면에 도달하는 목표된 깊이로 제거될 때까지 반복될 수도 있다. 이 시퀀스는 동작들 사이에 진공 파괴를 도입하지 않고 동일한 플라즈마 챔버에서 반복될 수도 있다.
ALD에 의해 증착된 제 2 패시베이션 층은 게이트 에칭 동안 하나 이상의 반도체 핀들을 보호하도록 측벽 보호 층으로서 역할할 수도 있다. 에칭 부산물 재증착에서 상기 기술된 바와 같이 패시베이팅 재료의 벌지를 형성하는 대신, 제 2 패시베이션 층은 하나 이상의 반도체 핀들에 대한 핀 프로파일을 컨포멀하게 따른다. 달리 말하면, 제 2 패시베이션 층은 후속 에칭 프로세스에서 측벽들의 핀 프로파일을 "동결"한다.
도 6d는 일부 구현예들에 따른 제 2 게이트 에칭 후 도 6c의 예시적인 FinFET 반도체 디바이스의 개략적인 예시의 게이트 절단도, 핀 절단도, 및 상면도를 도시한다. FinFET 반도체 디바이스 (660) 는 제 2 게이트 에칭에 이어 게이트 구조체들 (610) 의 최종 윤곽을 포함한다. 제 2 게이트 에칭은 반도체 핀들 (608) 을 노출하고 게이트 구조체들 (610) 을 형성하기 위해 절연 재료 층의 상단 표면 (606) 까지 게이트 층 (604) 을 제거한다. 반도체 핀들 (608) 은 게이트 구조체들 (610) 에 수직으로 진행한다. 반도체 핀들 (608) 이 게이트 구조체들 (610) 과 교차하는 코너부들 (616) 에서, 게이트 층 (604) 으로부터 잔류 게이트 재료가 거의 없거나 전혀 없다. 제 2 게이트 에칭은 코너부들 (616) 로부터 잔류 게이트 재료를 실질적으로 제거한다. 패시베이션 층 (612) 은 제 2 게이트 에칭 동안 최소 측방향 CD 손실로 게이트 구조체들 (610) 의 게이트 프로파일을 유지할 수도 있다. 제 2 게이트 에칭에 이어지는 게이트 구조체들 (610) 의 게이트 프로파일은 실질적으로 수직일 수도 있다. 일부 구현예들에서, 부가적인 패시베이션 층 (614) 이 최소 측방향 CD 손실로 제 2 게이트 에칭 동안 반도체 핀들 (608) 의 핀 프로파일을 유지하기 위해 반도체 핀들 (608) 의 측벽들 상에 증착될 수도 있다. 부가적인 패시베이션 층 (614) 이 제 2 게이트 에칭의 에칭 동작들 사이에 ALD에 의해 컨포멀하게 증착될 수도 있고 반도체 핀들 (608) 의 핀 프로파일을 따른다. 패시베이션 층 (612) 및 부가적인 패시베이션 층 (614) 중 하나 또는 모두는 에칭 동작들 동안 지향성 이온들이 도달하지 못할 수도 있는 영역들 위에 "섀도우 (shadows)"를 형성하지 않고, 게이트 구조체들 (610) 및 반도체 핀들 (608) 에 대해 견고한 보호를 제공한다. 도 6d의 상면도에서, 절연 재료 층 (630) 이 노출되고 패시베이션 층들 (612, 614) 이 게이트 구조체들 (610) 및 반도체 핀들 (608) 의 측벽들을 따라 형성된다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 이는 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시예들은 제한이 아닌 예시로서 간주되어야 하고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (17)

  1. 플라즈마 챔버에서, FinFET (fin field effect transistor) 반도체 디바이스의 게이트 층을 상기 FinFET 반도체 디바이스의 하나 이상의 대응하는 반도체 핀들 (fins) 의 하나 이상의 상단 표면들로 에칭하는 단계;
    상기 플라즈마 챔버에서, 상기 게이트 층 및 상기 하나 이상의 반도체 핀들의 노출된 표면들 상에 원자 층 증착 (ALD: atomic layer deposition) 에 의해 제 1 패시베이션 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 FinFET 반도체 디바이스에 하나 이상의 게이트 구조체들을 규정하도록 상기 FinFET 반도체 디바이스의 절연 재료 층의 상단 표면으로 상기 게이트 층을 에칭하는 단계로서, 상기 하나 이상의 반도체 핀들은 상기 하나 이상의 게이트 구조체들에 수직으로 진행하는 (run), 상기 게이트 층을 에칭하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 게이트 층은 폴리실리콘을 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계는,
    상기 플라즈마 챔버에서, 상기 게이트 층의 제 1 부분을 제 1 깊이로 에칭하는 단계;
    상기 플라즈마 챔버에서, 상기 게이트 층 및 상기 하나 이상의 반도체 핀들의 상기 노출된 표면들 상에 제 2 패시베이션 층을 ALD에 의해 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층의 제 2 부분을 에칭하는 단계를 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 이전에 반도체 기판으로부터 상기 하나 이상의 반도체 핀들을 규정하는 단계; 및
    상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 전 상기 하나 이상의 반도체 핀들의 상부 부분 둘레 그리고 위에 상기 게이트 층을 증착하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 이전에 상기 게이트 층 위에 게이트 마스크를 형성하는 단계를 더 포함하고, 상기 게이트 마스크는 상기 하나 이상의 게이트 구조체들을 형성하기 위한 영역들을 규정하는, 방법.
  6. 제 5 항에 있어서,
    상기 제 1 패시베이션 층은 상기 게이트 마스크 아래에 놓인 상기 게이트 층의 측벽들 상에 컨포멀하게 (conformally) 증착되는, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 패시베이션 층의 두께는 약 0.5 ㎚ 내지 약 3 ㎚이고 상기 게이트 구조체 각각의 폭은 약 5 ㎚ 내지 약 50 ㎚인, 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버에서 상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계, ALD에 의해 증착하는 단계, 및 상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계는 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 수행되는, 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    에천트는 상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 및 상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계 각각에서 산소 함유 가스가 실질적으로 없는, 방법.
  10. 제 9 항에 있어서,
    상기 에천트는 브롬 함유 시약, 염소 함유 시약, 또는 이들의 조합들을 포함하는, 방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 하나 이상의 게이트 구조체들의 프로파일은 상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계 후 실질적으로 수직인, 방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 및 상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계는 최소 측방향 임계 치수 (CD: critical dimension) 손실로 발생하는, 방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연 재료 층의 상기 상단 표면으로 상기 게이트 층을 에칭하는 단계는 상기 하나 이상의 게이트 구조체들, 상기 하나 이상의 반도체 핀들, 및 상기 절연 재료 층이 교차하는 코너부 각각으로부터 상기 게이트 층을 제거하는, 방법.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들 각각은 상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들로 상기 게이트 층을 에칭하는 단계 이전에 옥사이드 층을 포함하는, 방법.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 하나 이상의 게이트 구조체들은 서로 평행하고 상기 하나 이상의 반도체 핀들은 서로 평행하고, 상기 하나 이상의 반도체 핀들은 상기 하나 이상의 게이트 구조체들을 통해 연장하는, 방법.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함하는, 방법.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    ALD에 의해 상기 제 1 패시베이션 층을 증착하는 단계는,
    상기 게이트 층 및 상기 하나 이상의 대응하는 반도체 핀들의 상기 하나 이상의 상단 표면들에 흡착하도록 전구체를 상기 플라즈마 챔버 내로 도입하는 단계,
    흡착이 제한되는 양 (adsorption-limited amount) 의 상기 제 1 패시베이션 층을 형성하도록 플라즈마를 사용하여 상기 전구체를 변환하는 단계, 및
    목표된 두께의 상기 제 1 패시베이션 층이 상기 게이트 층 및 상기 하나 이상의 반도체 핀들의 상기 노출된 표면들 상에 증착될 때까지 상기 전구체를 도입하는 단계 및 상기 전구체를 변환하는 단계를 반복하는 단계를 포함하는, 방법.
KR1020207017863A 2017-11-21 2018-11-13 FIN FET (field effect transistor) 형성을 위한 단일 플라즈마 챔버에서 원자 층 증착 및 원자 층 에칭 KR102370203B1 (ko)

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