KR20170074766A - 수소 플라즈마 처리된 표면에 대한 도펀트 가스를 사용한 컨포멀한 도핑 - Google Patents

수소 플라즈마 처리된 표면에 대한 도펀트 가스를 사용한 컨포멀한 도핑 Download PDF

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Abstract

반도체 기판들의 잘 제어된, 컨포멀한 도핑은 가스 상 도핑에 앞선 저온 수소 함유 플라즈마 처리에 의해 달성될 수도 있다. 이러한 방식으로 도핑된 기판들은 도펀트의 열적 주입 (drive-in) 동안 캡핑 및 어닐링될 수도 있다. 이 기법은 FinFET 및 GAA (Gate-All-Around) 디바이스들과 같은 3D 반도체 구조체들 내 USJ들 (ultrashallow junctions) 의 형성에 특히 적용가능하다.

Description

수소 플라즈마 처리된 표면에 대한 도펀트 가스를 사용한 컨포멀한 도핑{CONFORMAL DOPING USING DOPANT GAS ON HYDROGEN PLASMA TREATED SURFACE}
본 개시는 일반적으로 반도체 프로세싱 및 디바이스들 분야에 관한 것이다. 특히, 본 개시는 반도체 기판들의 가스 상 도핑에 관한 것이고, 특히 유일한 것은 아니지만, FinFET 및 GAA (Gate-All-Around) 디바이스들과 같은, 3D (three-dimensional) 반도체 구조체들 내 USJ들 (ultrashallow junctions) 의 형성에 적용 가능하다.
FinFET 및 Gate-GAA 디바이스들에서 발견되는 것과 같은, 3D 반도체 구조체들은 디바이스 사이즈들이 계속해서 감소됨에 따라 중요한 제조 과제들을 제공한다. 이들 과제들 중에서 3D MOSFET들 (metal-oxide-semiconductor field effect transistors) 의 많이 도핑된 소스/드레인 (S/D) 콘택트들로서 고품질 USJ들의 신뢰할 수 있는 형성이 과제이다.
USJ들을 형성하기 위한 다양한 종래의 기법들은 성취될 수 있는 도핑의 깊이 및 컨포멀성 (conformality) 의 관점에서 제한되는 것을 알게 되었다. 예를 들어, 이온 빔 또는 플라즈마 도핑과 같은 이온 주입 기법들은 S/D 콘택트들 도핑을 위해 통상적으로 사용되었다. 이온 주입 기법들은 반도체 격자 내로의 도펀트 종의 에너제틱 (energetic) 도입을 수반하고 이에 따라 결정 손상을 유발한다. 틈들 (interstitial) 및 간극들 (vacancies) 과 같은 결함들이 생성되고, 이는 접합 프로파일을 넓히도록 도펀트들과 상호작용한다. TED (transient-enhanced diffusion) 는 고품질 USJ들의 형성을 제한한다.
MLD (monolayer doping) 는 MOSFET들의 S/D 콘택트들과 같은 USJ들의 제조를 위해 사용된 또 다른 도핑 기법이다. MLD는 자기-어셈블된, 공유결합된 도펀트-함유 모노레이어들을 증착하고, 이어서 증착된 도펀트들의 통합 및 확산을 위한 후속 어닐링 단계에 의해 결정성 반도체 기판의 자기-제한 표면 반응 특성들을 사용한다. 도펀트 도즈 제어는 결정 표면 상에 증착된 공유 결합 부착된 도펀트들의 자기-제한 형성에 의해 성취가능하고, 나중에 MLD 도펀트 원자들이 표면으로부터 벌크 내로 열적으로 확산된다.
그러나, 도핑 컨포멀성을 갖고 10 ㎚ 미만의 깊이의 효과적인 USJ들의 신뢰할 수 있는 형성이 어렵다는 것이 증명되었다.
본 명세서에 기술된 바와 같이 반도체 기판들의 가스 상 도핑은 도핑 깊이, 정도, 및 컨포멀성의 높은 제어도를 제공할 수 있다. 컨포멀한 도핑은 결정성 반도체 기판의 상대적으로 약한 (gentle) 수소 플라즈마 처리 (예를 들어, 실리콘의 저온 수소-함유 플라즈마 노출), 이어서 반도체 기판의 수소-함유 플라즈마-개질된 결정 구조가 도펀트로 컨포멀하게 도핑되도록, 반도체 기판의 개질된 결정 구조의 노출에 의해 성취된다. 수소-함유 플라즈마 노출은 기판 사전-세정 프로세스와 통합될 수도 있다. 기술된 기법들은 특히, 유일한 것은 아니지만, FinFET 및 GAA 디바이스들과 같은, 3D 반도체 구조체들 내 USJ들의 형성에 유리하게 적용가능하다.
본 개시의 양태들은 이온 주입 또는 도펀트 증착 없이 도핑된 반도체 기판들을 제조하는 방법, 및 연관된 디바이스들 및 장치를 지향한다.
일 구현예에서, 반도체 프로세싱 방법은 반도체 기판 결정 구조 내에 격자 또는 다른 기계적 손상 없이 반도체 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마 (예를 들어, H2 플라즈마) 에 반도체 기판을 노출하는 단계 및 개질된 표면 영역이 도펀트로 도핑되도록 수소 플라즈마-노출된 기판 표면을 도펀트 가스에 노출하는 단계를 수반한다. 도핑은 기판 내로 도펀트의 에너제틱 이온-유도된 주입 없이 수행되고, 기판 표면 상에 도펀트 종의 증착이 없다. 도펀트는 n-타입 (예를 들어, PH3 가스로부터의 P) 또는 p-타입 (예를 들어, B2H6 가스로부터의 B) 일 수도 있다. 이어서 가스 상-도핑된 반도체는 캡핑될 (capped) 수도 있고, 도펀트를 주입 (drive-in) 하도록 어닐링될 수도 있다. 적어도 5 ㎚의 깊이에서 적어도 5E18 ato㎳/㎤의 농도의 기판의 도핑된 개질된 표면 영역이 이러한 열적 어닐링에 의해 성취될 수 있다. 이러한 도핑된 영역은 USJ에 적합하고, USJ의 일부를 형성하도록 조정될 수도 있다.
또 다른 구현예는 20 ㎚ 미만, 또는 10 ㎚ 미만, 또는 5 ㎚ 미만의 깊이, 적어도 5E18 ato㎳/㎤, 예를 들어 적어도 1E19 ato㎳/㎤, 그리고 적어도 1E20 ato㎳/㎤ 이상까지의 농도를 갖는 반도체 기판의 컨포멀한 도핑된 영역을 갖는 접합부를 갖는 USJ이다.
본 개시의 또 다른 양태는 하나 이상의 프로세스 챔버들로서, 프로세스 챔버 각각은 척을 포함하는, 하나 이상의 프로세스 챔버들; 프로세스 챔버들 및 연관된 플로우-제어 하드웨어 내로의 하나 이상의 가스 유입부들; 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 갖는 반도체 프로세싱 장치에 관한 것이다. 프로세서 및 메모리는 서로 통신가능하게 연결되고, 프로세서는 플로우-제어 하드웨어와 적어도 동작가능하게 연결되고, 메모리는 적어도 반도체 기판 결정 구조 내에 격자 또는 다른 기계적 손상 없이 반도체 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마에 반도체 기판을 노출시키고, 그리고 개질된 표면 영역이 도펀트로 도핑되도록 수소 플라즈마-처리된 기판 표면을 도펀트 가스에 노출하도록 프로세서를 제어하기 위한 컴퓨터-실행가능 인스트럭션들을 저장한다.
본 개시의 이들 및 다른 특징들 및 장점들은 연관된 도면들을 참조하여 이하에 보다 상세히 기술될 것이다.
도 1은 본 개시의 양태에 따른, 반도체 기판의 가스 상 컨포멀 도핑을 위한 프로세스 흐름을 도시한다.
도 2a 및 도 2b는 본 개시가 예를 들어 USJ들의 형성에 특히 적용 가능한 피처들 및 3D 반도체 구조체들의 예들을 예시한다.
도 3a 내지 도 3e는 본 개시의 일 실시예에 따른 반도체 기판의 가스 상 컨포멀 도핑을 위한 프로세스 흐름을 예시한다.
도 4는 본 명세서에 기술된 특정한 실시예들을 구현하기에 적절한 유도 결합 플라즈마 통합된 에칭 및 증착 장치의 단면도를 개략적으로 도시한다.
도 5a 및 도 5b는 본 개시의 방법을 입증하도록 수행된 실험으로부터 전자 마이크로그래프 이미지 (도 5a) 이고 일 예의 실리콘 기판의 도핑을 보여주는 (demonstrating) 플롯 (도 5b) 이다.
도 6은 본 개시의 방법을 입증하도록 수행된 실험으로부터 또 다른 예의 실리콘 기판의 도핑을 보여주는 플롯이다.
본 개시의 특정한 실시예들에 대한 참조가 이제 상세히 이루어질 것이다. 특정한 실시예들의 예들은 첨부된 도면들에 예시된다. 본 개시는 이들 특정한 실시예들과 함께 기술될 것이지만, 이러한 특정한 실시예들로 본 개시를 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다. 반대로, 본 개시의 정신 및 범위 내에 포함될 수도 있는 대체물들, 변경물들 및 등가물들을 커버하도록 의도된다. 이하의 기술에서, 다수의 구체적인 상세들이 본 개시의 전체적인 이해를 제공하도록 언급된다. 본 개시는 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 본 개시를 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
도입
반도체 기판들의 잘 제어된 도핑은 가스 상 도핑에 앞선 저온 수소 플라즈마 처리에 의해 성취될 수도 있다. 이하의 기술에서, 수소 플라즈마로서 H2 플라즈마의 바람직한 실시예에 대한 참조가 우선적으로 이루어진다. 다른 실시예들에서 아마도 C2H2, CH4, 원자 H만을 함유하는 리모트 플라즈마, H2 또는 다른 가스 종, 등과 이들의 조합들을 포함하는 다른 적합한 수소-함유 종 및 혼합물들 기반 수소 플라즈마들이 또한 고려된다는 것이 이해되어야 한다. 더욱이, 수소 플라즈마는 또한 He 또는 Ar와 같은 불활성 캐리어 가스를 일반적으로 함유할 수도 있다. 이러한 방식으로 도핑된 기판들은 반도체 표면에서 고 농도들에서 컨포멀한 도핑을 제공하고, 도핑된 기판들은 도펀트의 열적 주입 (drive-in) 동안 캡핑 및 어닐링될 수도 있다. 이 기법은 FinFET 및 GAA (Gate-All-Around) 디바이스들과 같은 3D 반도체 구조체들 내 USJ들 (ultrashallow junctions) 의 형성에 특히 적용가능하다.
수소 플라즈마들 (예를 들어, H2 플라즈마들) 이 IC 프로세싱에서 광범위하게 사용되고, 이들의 사용은 이러한 맥락에서 공지되지 않고, 결정성 반도체 표면 상에서 통합되는 도펀트 (예를 들어, 실리콘 기판의 n-타입 도핑을 위한 PH3로부터의 인) 의 양을 상당히 증가시키도록 예기치 않게 나타난다. 이는 결국 어닐링에 의한 열적 주입 후 표면 근방에서 훨씬 보다 높은 도펀트 농도를 야기한다.
도핑은 기판 내로 도펀트의 에너제틱 이온-유도된 주입 없이 수행되고, 기판 표면 상에 도펀트 종의 증착이 없다. 저온 플라즈마 노출은 반도체 표면 상의 천연 옥사이드를 감소시키기에 충분한 온도에서 그리고/또는 시간 동안 수행될 수 있다. 최초 가스 상 도핑 노출 후, 후속 프로세싱 동안 탈착을 방지하기 위해 기판은 박형 유전체 캡핑층, 통상적으로 옥사이드 층 또는 나이트라이드 층으로 캡핑될 수도 있다. 캡핑 후, 반도체 표면 (반도체/캡 계면) 에서의 도펀트는 열적 어닐링 처리에 의해 기판으로 주입될 수 있다.
본 개시에 따라, 5 ㎚ 미만으로부터 20 ㎚까지의 도핑 깊이들이 열적 어닐링으로, 트랜지스터 접합들을 형성하기 적합한 도펀트 농도 레벨들로 성취될 수도 있다. 이러한 도핑된 영역은 USJ의 일부를 형성하는데 적합하고, 조정될 수도 있다. 더욱이, 본 개시에 따른 도핑은 컨포멀할 수도 있다. 따라서, 본 개시는 FinFET 및 GAA 디바이스들과 같은 3D 반도체 구조체들 내에서 USJ들의 형성에 특히 적용가능하다.
프로세스
도 1을 참조하면, 본 개시의 일 양태에 따른 반도체 기판의 가스 상 컨포멀 도핑을 위한 프로세스 흐름이 제공된다. 본 개시의 일 실시예에 따른 반도체 기판의 가스 상 컨포멀 도핑을 위한 프로세스 흐름을 예시하는 도 3a 내지 도 3e에 대한 참조가 또한 이루어진다. 도 1은 반도체 기판들과 같은 기판들을 프로세싱하기 적합한 툴 내 프로세스 챔버와 같은 챔버에 기판이 제공되는 동작 102를 도시한다. 챔버는 멀티-챔버 장치 또는 단일-챔버 장치 내 챔버일 수도 있다.
도 3a에 부분적으로 도시된 바와 같이, 기판은 그 위에 유전체, 도전체 또는 반도전성 재료가 증착된 것과 같은 하나 이상의 재료 층들을 갖는, 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수도 있다. 일부 실시예들에서, 기판은 비정질 실리콘과 같은 실리콘의 블랭킷 층 또는 게르마늄 블랭킷 층을 포함한다. 기판은 기판 상에 이전에 증착되고 패터닝된 패터닝된 마스크 층을 포함할 수도 있다. 예를 들어, 마스크 층은 블랭킷 비정질 실리콘 층을 포함하는 기판 상에 증착되고 패터닝될 수도 있다.
일부 실시예들에서, 기판 상의 층들은 패터닝될 수도 있다. 기판들은 하나 이상의 표면 구조체들 또는 좁은 그리고/또는 재차 들어간 개구부들 그리고 고 종횡비를 특징으로 할 수도 있는, 반도체 블록들, 비아들, 또는 콘택트 홀들과 같은 "피처들"을 포함할 수도 있다. 피처는 상기 기술된 층들 상 또는 하나 이상의 상기 기술된 층들 내에 형성될 수도 있다. 피처의 일 예는 기판 또는 층 상의 결정성 반도체 (예를 들어, 실리콘) "fin"이고, FinFET 또는 GAA 디바이스와 같은 3D 반도체 구조체에서 발생한다. 예를 들어, FinFET의 구별되는 특징은 도 2a에 도시된 바와 같은 도전 채널이 디바이스의 바디를 형성하는 박형 실리콘 "fin"에 의해 랩핑되는 (wrapped) 것이다. (소스로부터 드레인으로의 방향으로 측정된) fin의 두께는 디바이스의 효과적인 채널 길이를 결정한다. 피처의 또 다른 예는 도 2b에 도시된 바와 같은, 기판 상의 반도체 기판 또는 층 내 콘택트 홀 또는 비아이다.
다양한 실시예들에서, 피처는 배리어 층 또는 접착 층과 같은 하부층을 가질 수도 있다. 하부층들의 비제한적인 예들은 유전체 층들 및 도전층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 일부 실시예들에서, 기판의 표면은 예컨대 기판이 패터닝되면 2 이상의 타입의 재료를 포함할 수도 있다. 기판은 개시된 실시예들을 사용하여 에칭되고 평활화될 적어도 하나의 재료를 포함한다. 이 재료는 임의의 상기 기술된 재료들 - 금속들, 유전체들, 반도체 재료들, 등 - 일 수도 있다. 다양한 실시예들에서, 이들 재료들은 콘택트들, 비아들, 게이트들, 등을 제조하기 위해 준비될 수도 있다. 본 개시의 양태들에 따라 프로세싱될 재료는 결정성 반도체 재료, 예컨대 실리콘, 게르마늄, 실리콘-게르마늄이다. 실리콘이 일반적으로 사용된다.
일부 실시예들에서, 개시된 실시예들을 수행하기 전에 기판 재료들의 표면 상의 모든 잔여 옥사이드들을 제거하도록 기판은 전-프로세싱을 겪을 수도 있다. 예를 들어, 일부 실시예들에서, 개시된 실시예들을 수행하기 전에 기판을 HF (hydrogen fluoride) 내로 기판을 딥핑함으로써 기판들이 준비될 수도 있다.
동작 104에서, 반도체 기판의 표면 영역 결정 구조를 개질하도록 기판이 수소 플라즈마 (예를 들어, H2 플라즈마) 에 노출된다. 이하의 기술에서, 수소 플라즈마로서 H2 플라즈마의 바람직한 실시예에 대한 참조가 이루어진다. 상기 주지된 바와 같이, 다른 수소-함유 종 및 혼합물들 기반의 적합한 수소 플라즈마들을 사용하는 다른 실시예들이 또한 고려된다는 것이 이해되어야 한다. 개질 동작은 표면 영역 (도 3b) 내 반도체 결정 구조가 후속 가스 상 도핑 노출에서 도펀트 원자들의 임베딩에 보다 민감해지게 하지만, 반도체 결정 구조 내에서 격자 또는 다른 기계적 손상, 예를 들어, 반도체-원자-투-반도체-원자 (예를 들어, Si-Si) 결합들의 파괴를 발생시키지 않는다. 도핑은 기판 내로 도펀트의 에너제틱 이온-유도된 주입 없이 수행되고, 기판 표면 상의 도펀트 종의 증착이 없다. 기판은 임의의 결정성 반도체 재료, 예를 들어, 실리콘, 게르마늄 또는 실리콘-게르마늄일 수도 있다. 실리콘이 일반적으로 사용된다.
다양한 실시예들에서, 플라즈마는 유도 결합 플라즈마 또는 용량 결합 플라즈마일 수도 있다. 일부 실시예들에서, 유도 결합 플라즈마는 약 5 초 내지 120 초 동안 약 10 W 내지 약 3000 W (또는 마이크로파 리모트 전력) 의 플라즈마 전력으로 설정될 수도 있다. 일부 실시예들에서, 바이어스가 인가되지 않는다. 저온 플라즈마 노출은 반도체 표면 상의 천연 옥사이드를 감소시키기 불충분한 온도, 예를 들어 500 ℃ 미만, 또는 약 300 ℃ 내지 500 ℃, 예컨대 약 360 ℃에서 수행될 수 있다. 다른 관련 프로세스 파라미터들은 보다 큰 불활성 분자 (예를 들어, Ar) 를 사용하여 발생할 수도 있는 모든 기판 표면 손상이 방지되는 분압; 및 약 1 내지 1000 mT의 프로세스 챔버 압력을 사용하여 반응 시간 제어를 용이하게 하도록 약 50 내지 500 sccm H2, 그리고 불활성 캐리어 가스로서 0 내지 1000 sccm He의 가스 플로우들을 포함한다. 특정한 실시예에서 적합한 조건들은 60 초 동안, 450 sccm H2, 500 sccm He, 5 mT 챔버 압력, 1500 W (ICP), 360 ℃ 척 온도이다.
동작 106에서, 반도체 기판의 개질된 결정 구조가 도펀트로 도핑 (소킹 (soak)) 되도록 (도 3c) 반도체 기판의 H2 플라즈마-개질된 결정 구조가 도펀트 가스에 노출된다. 도펀트는 n-타입 (예를 들어, P, As, Sb) 또는 p-타입 (B) 일 수도 있고, 임의의 적합한 가스로부터 공급될 수도 있다 (예를 들어, PH3 가스로부터의 P, AsH3로부터의 As, 또는 B2H6 가스로부터의 B). 가스 상 노출은 약 5 내지 180 초 동안 100 ℃ 미만, 또는 약 20 ℃ 내지 100 ℃, 예컨대 약 45 ℃ 또는 상온 (예를 들어, 약 20 ℃) 의 온도에서 수행될 수 있다. 다른 관련 프로세스 파라미터들은 약 50 내지 1000 sccm 도펀트 가스 (예를 들어, PH3, AsH3, B2H6, 등), 불활성 캐리어 가스로서 100 내지 500 sccm H2; 그리고 약 1 내지 100 mT의 챔버 압력을 포함한다. 특정한 실시예에서 적합한 조건들은 120 초 동안, 350 sccm PH3, 500 sccm H2, 80 mT 챔버 압력, 1500 W (ICP), 45 ℃ 척 온도이다.
동작 108에서, 본 개시의 가장 일반적인 양태에 따른 최초 가스 상 도핑 후, 후속 프로세싱 동안 탈착되는 도펀트 또는 도핑된 표면 영역에 대한 다른 손상을 방지하도록 박형 (예를 들어, 2 내지 20 ㎚) 의 유전체 캡핑층, 예를 들어 옥사이드 층 또는 나이트라이드 층으로 캡핑될 수도 있다. 수소 플라즈마 처리되고 가스 상 도핑된 실리콘 기판 상의 ALD (atomic layer deposited) 실리콘 나이트라이트 (SiN) 캡핑 층이 일 특정한 실시예이다 (도 3d). 캡핑 증착은 기판 내에서 도펀트의 실질적인 확산을 유발하기에 불충분한 온도, 예를 들어 500 ℃ 미만, 또는 약 300 ℃ 내지 500 ℃, 예컨대 약 330 내지 360 ℃에서 수행될 수 있다. 다른 관련 프로세스 파라미터들은 이하의 동작들: 약 10 내지 100 mT 챔버 압력에서 약 100 내지 2000 sccm Ar을 사용하여 퍼지하는 제 1 단계; 약 10 내지 100 mT 챔버 압력에서 약 5 내지 20 sccm SiH4(또는 SiH2, SiCl2H2, 등) 그리고 약 500 내지 2000 sccm Ar을 사용하여 SiH4를 소킹하는 제 2 단계; 약 10 내지 200 mT의 챔버 압력에서 약 100 내지 1000 sccm N2 그리고 약 100 내지 500 sccm Ar을 사용하여 퍼지하는 제 3 단계; 및 약 5 내지 100 mT 챔버 압력에서 약 100 내지 1000 sccm N2 그리고 약 10 내지 200 sccm Ar에서, 약 100 내지 1000 W ICP 소스 전력을 사용하여, 질화 (nitridation) 하는 제 4 단계의 약 5 내지 30 사이클들을 포함한다. 특정한 실시예에서 적합한 조건들은 약 20 사이클들의 약 60 mT 챔버 압력에서 약 1000 Ar을 사용하여 퍼지하는 제 1 단계; 약 60 mT 챔버 압력에서 약 10 sccm SiH4 그리고 약 1000 sccm Ar을 사용하여 SiH4을 소킹하는 제 2 단계; 약 10 mT의 챔버 압력에서 약 500 sccm N2 그리고 약 100 sccm Ar을 사용하여 퍼지하는 제 3 단계; 및 약 10 mT 챔버 압력에서 약 500 sccm N2 그리고 약 100 sccm Ar에서, 약 300 W ICP 소스 전력을 사용하여 질화하는 제 4 단계; 그리고 약 350 ℃의 척 온도이다.
대안적으로, 캡핑 층은 ALD 탄소 또는 SiC에 의해 증착될 수도 있다.
동작 110에서, 캡핑 후에, 반도체 표면 (반도체/캡 계면) 에서 도펀트는 열적 어닐링 처리에 의해 기판으로 주입될 수 있다. 도펀트의 깊이 및 농도 프로파일은 이 어닐링 동작을 통해 제어될 수도 있다. 가스 상 노출 동작에서, 반도체 기판 표면 내에 처음으로 임베딩된 미리 결정된 양의 도펀트에 대해, 도펀트의 깊이 및 농도 프로파일은 열적 어닐링의 지속기간 및 온도에 의해 제어될 수도 있다. 적합한 어닐링 동작들의 예들은 N2 대기에서 약 1 내지 10 분 동안, 약 330 내지 360 ℃ 예를 들어 N2 대기에서 약 3 분 동안 약 350 ℃에서의 가열; 또는 N2 대기에서 약 5 내지 60 초 동안 약 850 내지 1050 ℃, 예를 들어 N2 대기에서 약 45 초 동안 약 950 ℃에서 RTP (rapid thermal anneal) (도 3e) 를 포함한다.
대안적으로, 주입 어닐링은 예를 들어 레이저 어닐링 또는 플래시 램프 어닐링에 의해 수행될 수도 있다.
도펀트 주입 깊이는 또한 접합부의 깊이를 결정할 것이다. 본 개시에 따라, 5 ㎚ 미만에서 20 ㎚까지의 접합부 깊이들이 트랜지스터 접합부들을 형성하기에 적합한 도펀트 농도 레벨들, 일반적으로 5E18 ato㎳/㎤, 또는 1E19 ato㎳/㎤ 그리고 최대 1E20 ato㎳/㎤ 이상을 사용하여 성취될 수도 있고, 약 2 내지 최대 약 5 ㎚ (예를 들어, 2, 3, 4, 5 미만, 또는 5 ㎚), 최대 약 20 ㎚ (예를 들어, 5, 10, 15, 20 미만, 또는 20 ㎚) 의 깊이는 열적 어닐링에 의해 성취될 수 있다.
이러한 도핑된 영역은 USJ의 일부를 형성하기에 적합하고, USJ의 일부를 형성하도록 조정될 수도 있다. 더욱이, 본 개시에 따른 도핑은 컨포멀할 수도 있고; 즉, 실질적으로 모든 노출된 반도체 표면들은 동일한 도펀트 농도 프로파일을 가질 것이다. 따라서 본 개시는 FinFET, GAA 및 다른 디바이스들을 위한, 도 2a 및 도 2b에 각각 예시된 fin들 및 콘택트들과 같은 3D 반도체 구조체들 내 USJ들의 형성에 특히 적용가능하다.
장치
본 개시에 따른 수소 (예를 들어, H2) 플라즈마 개질된 반도체 기판들의 가스 상 도핑은 적합한 반도체 프로세싱 툴 내에서 수행될 수도 있다. 이러한 관점에서, H2 플라즈마 및 가스 상 도펀트 노출 및 ALD 및 RTP 동작들을 포함하는 반도체 기판들의 캡핑 및 어닐링들에 적합할 수도 있는 유도 결합 플라즈마 (ICP) 반응기들이 이제 기술된다. ICP 반응기들이 본 명세서에 기술되지만, 일부 실시예들에서, 용량 결합 플라즈마 (CCP) 반응기들 또는 다른 적절하게 구성된 툴들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
도 4는 본 명세서의 특정한 실시예들을 구현하기에 적절한 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (400) 의 단면도를 개략적으로 도시하고, 이의 예는 CA, Fremont 소재의 Lam Research Corp.에 의해 생산된 Kiyo® 반응기이다. 유도 결합 플라즈마 장치 (400) 는 챔버 벽들 (401) 및 윈도우 (411) 에 의해서 구조적으로 구획된 전체 에칭 챔버 (424) 를 포함한다. 챔버 벽들 (401) 은 스테인레스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (411) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택가능한 내부 플라즈마 그리드 (450) 는 상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 로 전체 프로세스 챔버를 분할한다. 대부분의 실시예들에서, 플라즈마 그리드 (450) 는 제거될 수도 있고, 따라서, 서브-챔버들 (402 및 403) 로 이루어진 챔버 공간을 활용한다.
척 (417) 은 하단 내측 표면 근방에서 하부 프로세싱 챔버 (403) 내에 위치된다. 척 (417) 은 에칭 프로세스 및 평활화 프로세스가 수행되는 반도체 웨이퍼 (419) 를 수용 및 홀딩하도록 구성된다. 척 (417) 은 웨이퍼 (419) 가 존재하는 경우에 웨이퍼 (419) 를 지지하는 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 이 척 (417) 을 둘러싸며 척 (417) 위에 존재할 경우에 웨이퍼 (419) 의 상단 표면과 대략 동일 평면에 있는 상부 표면을 갖는다. 척 (417) 은 또한 웨이퍼 (419) 의 척킹 및 디척킹하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부가 이 목적을 위해서 제공될 수도 있다. 척 (417) 으로부터 웨이퍼 (419) 를 리프팅 (lifting) 하기 위한 다른 제어 시스템들이 또한 제공될 수 있다.
척 (417) 은 RF 전력 공급부 (423) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (423) 는 연결부 (427) 를 통해 매칭 회로 (421) 에 연결된다. 매칭 회로 (421) 는 연결부 (425) 을 통해 척 (417) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (423) 는 척 (417) 에 연결된다. 다양한 실시예들에서, 정전 척의 바이어스 전력은 약 100 Vb 미만으로 설정될 수도 있고 또는 개시된 실시예들에 따라 수행된 프로세스에 따라 상이한 바이어스 전력으로 설정될 수도 있다. 예를 들어, 바이어스 전력은 약 20 Vb 내지 약 100 Vb, 또는 웨이퍼 상으로 플라즈마 종의 물리적 스퍼터링을 감소시키기 위한 바이어스 전력일 수도 있다.
본 명세서에 개시된 척 (417) 은 약 20 내지 400 ℃의 범위의 상승된 온도에서 동작할 수도 있다. 온도는 예를 들어 상기 기술된 열적 어닐링 동작 동안 프로세스 동작 및 특정한 레시피에 따를 것이다. 약 350 ℃가 일 예이다.
존재한다면 웨이퍼 (419) 는 상기 기술된 열적 어닐링 동작의 또 다른 구현예 동안 챔버 내에서 RTP를 겪을 수도 있다. 웨이퍼의 RTP는 예를 들어 N2 분위기에서 약 45 초 동안 약 950 ℃에서 할로겐 램프 RTP에 의해 달성될 수도 있다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (411) 위에 위치된 코일 (433) 을 포함한다. 일부 실시예들에서, 코일은 개시된 실시예들에서 사용되지 않았다. 코일 (433) 은 전기적으로 도전성 재료로 제조되고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 4에 도시된 코일 (433) 의 예는 3 회의 턴들을 포함한다. 코일 (433) 의 단면도들은 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하여 연장하는 한편, "●"을 갖는 코일들은 페이지로부터 회전하여 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (433) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (441) 를 포함한다. 일반적으로, RF 전력 공급부 (441) 는 연결부 (445) 를 통해 매칭 회로 (439) 에 연결된다. 매칭 회로 (439) 는 연결부 (443) 를 통해 코일 (433) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (441) 는 코일 (433) 에 연결된다. 선택가능한 Faraday 차폐부 (449a) 는 코일 (433) 과 윈도우 (411) 사이에 위치된다. Faraday 차폐부 (449a) 는 코일 (433) 에 대해 이격된 관계로 유지될 수도 있다. 일부 실시예들에서, Faraday 차폐부 (449a) 는 윈도우 (411) 바로 위에 배치된다. 일부 실시예들에서, Faraday 차폐부 (449b) 는 윈도우 (411) 와 척 (417) 사이에 배치된다. 일부 실시예들에서, Faraday 차폐부 (449b) 는 코일 (433) 에 대해 이격된 관계로 유지되지 않는다. 예를 들어, Faraday 차폐부 (449b) 는 갭 없이 윈도우 (411) 바로 밑에 있을 수도 있다. 코일 (433), Faraday 차폐부 (449a), 및 윈도우 (411) 는 각각 서로 실질적으로 평행하도록 구성된다.
프로세스 가스 및 불활성 가스 (예를 들어, 수소, 도펀트 가스들, 캡핑 층 전구체들, 등) 가 상부 서브-챔버 (402) 내에 위치된 하나 이상의 주 가스 플로우 유입부들 (460) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입부들 (470) 을 통해 프로세스 챔버 내로 흐를 수도 있다. 유사하게, 명시적으로 도시되지 않지만, 프로세스 가스들을 용량 결합 플라즈마 프로세싱 챔버로 공급하도록 유사한 가스 플로우 유입부들이 사용될 수도 있다. 진공 펌프 (440), 예를 들어, 1 또는 2 단계 기계적 드라이 펌프 및/또는 터보분자 펌프가 프로세스 챔버 (424) 로부터 프로세스 가스들을 유출하도록 그리고 프로세스 챔버 (424) 내에서 압력을 유지하도록 사용될 수도 있다. 예를 들어, 진공 펌프는 ALD의 스테이지들 사이에서 퍼지 동작 동안 하부 서브-챔버 (403) 를 배기하도록 사용될 수도 있다. 진공 펌프에 의해 제공된 진공 환경의 적용을 선택적으로 제어하도록 프로세스 챔버 (424) 로 진공 펌프를 유체적으로 연결하도록 밸브-제어된 도관이 사용될 수도 있다. 이는 동작 중인 플라즈마 프로세싱 동안, 쓰로틀 밸브 (미도시) 또는 펜둘럼 밸브 (미도시) 와 같은 폐루프 제어된 플로우 제한 디바이스를 채용함으로써 이루어질 수도 있다. 유사하게, 용량 결합 플라즈마 챔버로의 진공 펌프 및 밸브 제어된 유체 연결이 채용될 수도 있다.
장치 (400) 의 동작 동안, 하나 이상의 프로세스 가스들은 가스 플로우 유입부들 (460 및/또는 470) 를 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스들은 주 가스 플로우 유입부 (460) 를 통해서만, 또는 측면 가스 플로우 유입부 (470) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입부들은 보다 복잡한 가스 플로우 유입부들, 예를 들어 하나 이상의 샤워헤드들로 대체될 수도 있다. Faraday 차폐부 (449a) 및/또는 선택가능한 그리드 (450) 는 프로세스 챔버 (424) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. Faraday 차폐부 (449a) 및 선택가능한 그리드 (450) 중 하나 또는 양자는 프로세스 가스들의 전달을 위한 샤워헤드로서 역할을 할 수도 있다. 일부 실시예들에서, 액체 반응물질 또는 전구체가 일단 기화되면, 기화된 반응물질 또는 전구체가 가스 플로우 유입부 (460 및/또는 470) 을 통해 프로세스 챔버 (424) 내로 도입되도록, 액체 기화 및 전달 시스템이 프로세스 챔버 (424) 의 업스트림에 놓여질 (situated) 수도 있다.
RF 전류로 하여금 코일 (433) 을 통해 흐르게 하도록 RF 전력 공급부 (441) 로부터 코일 (433) 로 RF 전력이 공급된다. 코일 (433) 을 통한 RF 전류는 코일 (433) 을 중심으로 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (402) 내에 유도 전류를 생성한다. 웨이퍼 (419) 와 다양한 생성된 이온들 및 라디칼들의 물리적 및 화학적 상호작용들은 웨이퍼 (419) 상의 피처들을 에칭하고 웨이퍼 (419) 상에 층들을 선택적으로 증착할 수 있다.
상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 양자가 있도록플라즈마 그리드 (450) 가 사용되면, 상부 서브-챔버 (402) 내에서 전자-이온 플라즈마를 생성하도록 유도 전류는 상부 서브-챔버 (402) 내에 존재하는 가스에 작용한다. 선택가능한 내부 플라즈마 그리드 (450) 는 하부 서브-챔버 (403) 내 핫 (hot) 전자들의 양을 제한한다. 일부 실시예들에서, 장치 (400) 는 하부 서브-챔버 (403) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마는 양이온 및 음이온을 포함할 수도 있지만, 이온-이온 플라즈마가 양이온들에 대한 음이온들의 보다 큰 비를 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (422) 를 통해 하부 서브-챔버 (403) 로부터 제거될 수도 있다.
장치 (400) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 장치 (400) 에 커플링된다. 부가적으로, 장치 (400) 는 로보틱스들로 하여금 통상적인 자동화를 사용하여 반도체 웨이퍼들을 장치 (400) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, 시스템 제어기 (430) (하나 이상의 물리적 제어기 또는 논리적 제어기를 포함할 수도 있음) 는 프로세스 챔버 (424) 의 동작들 중 일부 또는 전부를 제어한다. 시스템 제어기 (430) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시예들에서, 장치 (400) 는 개시된 실시예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치 (400) 는 최대 약 500 ㎳, 또는 최대 약 750 ㎳의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물질, 선택된 레시피, 반응기 아키텍처, 및 다른 인자들에 따를 수도 있다.
일부 구현예들에서, 시스템 제어기 (430) 는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 시스템 제어기 (430) 내에 통합될 수도 있다. 시스템 제어기는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 바이어스 전력, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (430) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 또는 제거 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
예를 들어, 적합한 제어기 (430) 는 서로 통신가능하게 연결된 적어도 하나의 프로세서 및 메모리를 포함할 수도 있고, 프로세서는 적어도 플라즈마 생성, 온도, 플로우-제어 및 다른 반도체 프로세싱 하드웨어와 동작가능하게 연결되고, 메모리는 적어도, 반도체 기판 결정 구조 내에 격자 또는 다른 기계적 손상 없이 반도체 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마에 반도체 기판을 노출시키고, 그리고 개질된 표면 영역이 도펀트로 도핑되도록 수소 플라즈마-처리된 기판 표면을 도펀트의 가스에 노출하도록 프로세서를 제어하기 위한 컴퓨터-실행가능 인스트럭션들을 저장한다. 인스트럭션들은, 예를 들어, 기판 내로 도펀트의 에너제틱 이온-유도된 주입 없이 반도체 기판의 결정 구조 내에 도펀트가 임베딩되고, 가스 상-도핑된 기판 표면 상에 캡핑 유전체 층을 증착하고, 가스 상-도포된 도펀트를 주입하도록 기판을 열적으로 어닐링하는 것을 포함하는, 본 명세서에 기술된 방법들의 다른 양태들에 대한 제어들을 더 포함할 수도 있다.
시스템 제어기 (430) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (430) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (430) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (430) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 수소 플라즈마 (예를 들어, H2 플라즈마) 노출 챔버 또는 모듈, 도펀트 노출 챔버 또는 모듈, 증착 (예를 들어, ALD) 챔버 또는 모듈, 열적 어닐링/RTP 챔버 또는 모듈, 세정 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
ICP 에칭 반응기 (예를 들어, Lam Research Kiyo ®) 가 기술되었다. 상기 주지된 바와 같이, 본 개시의 기법들은 본 개시의 당업자에게 자명할 바와 같이, 적절히 구성된 용량 결합 플라즈마 (CCP) 반응기 (예를 들어, Lam Research Vector ®) 또는 스트립 툴 (예를 들어, Lam Research Gamma) 을 사용하여 실시될 수 있다.
실험
실험 1
실리콘 기판은 불소계 에천트에 대한 노출에 의해 모든 잔여 옥사이드가 세정되고, 450 sccm H2의 H2 플라즈마, 500 sccm He, 5 mT 챔버 압력, 1500 W (ICP), 360 ℃ 척 온도에, 60 초 동안 노출되고; 이어서 포스핀 (PH3) 가스: 350 sccm PH3, 500 sccm H2, 80 mT 챔버 압력, 1500 W (ICP), 20 ℃ 척 온도에서, 120 초 동안 노출되고; 이어서 350 ℃에서 100 sccm Ar + 1000 sccm N2 + 30 sccm SiH4을 사용하여, 50 mT 챔버 압력, 500 W ICP 소스 전력에서 30 초 동안 PECVD SiN에 의해 캡핑된다. 결과들은 도 5a에 예시되고, 도펀트 농도 프로파일의 분석은 도 5b에 플롯팅된다.
도 5a에 도시된 바와 같이, 실리콘 기판은 보다 어두운 쉐딩 (shading) 으로 나타내고 SiN 캡핑층 아래 벌크 Si 내로 약 5 내지 7 ㎚ 연장하는 도핑된 영역을 갖는다. 도 5b에 도시된 바와 같이, 도펀트 농도는 Si 내로 5 ㎚ 까지 적어도 5E18 ato㎳/㎤이고, 이 영역 내에서 USJ를 형성하기 충분한 도핑 레벨을 나타낸다.
실험 2
실리콘 기판은 불소계 에천트에 대한 노출에 의해 모든 잔여 옥사이드가 세정되고, 450 sccm H2의 H2 플라즈마, 500 sccm He, 5 mT 챔버 압력, 1500 W (ICP), 360 ℃ 척 온도에, 60 초 동안 노출되고; 이어서 포스핀 (PH3) 가스: 350 sccm PH3, 350 sccm H2, 200 sccm He, 80 mT 챔버 압력, 1500 W (ICP), 45 ℃ 척 온도에서, 120 초 동안 노출되고; 이어서 360 ℃에서: 20 사이클들의 60 mT 챔버 압력에서 1000 Ar로 퍼지하는 제 1 단계; 60 mT 챔버 압력에서 10 sccm SiH4 및 1000 sccm Ar에서 SiH4 소킹하는 제 2 단계; 약 10 mT의 챔버 압력에서 500 sccm N2 및 100 sccm Ar로 퍼지하는 제 3 단계; 및 약 10 mT 챔버 압력에서 300 W ICP 소스 전력으로 500 sccm N2 및 100 sccm Ar에서 질화하는 제 4 단계의 ALD SiN에 의해 캡핑된다. 캡핑 후에, P 도펀트를 주입하기 위해 950 ℃에서 45 초 동안 N2 분위기에서 기판의 RTP 어닐링이 수행된다. 도펀트 농도 프로파일을 도시하는 RTP 어닐링 후 기판의 원자적 분석은 도 6에 플롯팅된다.
플롯은 H 및 O 레벨들이 샘플 내로 20 ㎚의 깊이까지 낮다는 것을 도시한다. 약 10 ㎚ 깊이에서, N 농도는 20 ㎚ 깊이를 향해 거의 0으로 떨어지기 시작하는 한편 Si 농도가 매우 높게 이동한다. 이는 SiN 캡과 벌크 Si 사이의 계면을 나타낸다. P 농도는 벌크 Si의 처음 약 10 ㎚의 깊이에 걸쳐 1E21 ato㎳/㎤ 내지 1E19 ato㎳/㎤의 범위로 남고, 이는 이 영역 내에서 USJ의 형성에 충분한 도핑 레벨을 나타낸다.
결론
반도체 기판 결정 구조 내에서 격자 또는 다른 기계적 손상 없이 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마 (예를 들어, H2 플라즈마) 에 반도체 기판을 노출하는 단계, 및 개질된 표면 영역이 도펀트로 도핑되도록 도펀트 가스에 수소 플라즈마-처리된 기판 표면을 노출하는 단계를 수반하는 반도체 프로세싱 방법이 FinFET 및 GAA 디바이스들과 같은 3D 반도체 구조체들에서 USJ들의 형성에 사용될 수 있다. 도핑은 기판 내로 도펀트의 에너제틱 이온-유도된 주입 없이 수행되고, 이전에 달성될 수 없었던 컨포멀성, 깊이 및 도펀트 농도 프로파일을 갖는 도핑을 발생시킨다.
본 명세서에 기술된 예들 및 실시예들은 단지 예시적인 목적이고 이러한 관점의 다양한 수정들 또는 변화들이 당업자에게 제안될 것이라는 것이 이해된다. 다양한 상세들이 명확성을 관점으로 생략되지만, 다양한 설계 대안들이 구현될 수도 있다. 따라서, 본 예들은 예시적이고 제한적이지 않은 것으로 간주되어야 하고, 본 개시는 본 명세서에 주어진 상세들로 제한되지 않고 첨부된 청구항들의 범위 내에서 수정될 수도 있다.

Claims (20)

  1. 반도체 기판 결정 구조 내에 격자 또는 다른 기계적 손상 없이 상기 반도체 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마에 상기 반도체 기판을 노출하는 단계; 및
    상기 반도체 기판의 상기 수소 플라즈마-개질된 결정 구조가 도펀트로 도핑되도록 상기 반도체 기판의 상기 수소 플라즈마-개질된 결정 구조를 상기 도펀트의 가스에 노출하는 단계를 포함하는, 반도체 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 기판 내로 상기 도펀트의 에너제틱 (energetic) 이온-유도된 주입 없이 상기 반도체 기판의 상기 결정 구조 내에 상기 도펀트가 임베딩되는, 반도체 프로세싱 방법.
  3. 제 2 항에 있어서,
    상기 가스 상-도핑된 기판 표면 상에 캡핑 (capping) 유전체 층을 증착하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  4. 제 3 항에 있어서,
    상기 가스 상-도포된 도펀트를 주입 (drive-in) 하도록 상기 기판을 열적으로 어닐링하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  5. 제 4 항에 있어서,
    상기 수소 플라즈마 노출은 상기 반도체 표면으로부터 천연 옥사이드를 제거하기에 불충분한 500 ℃ 이하의 온도에서 수행된 H2 플라즈마인, 반도체 프로세싱 방법.
  6. 제 5 항에 있어서,
    상기 가스 상 도핑은 50 ℃ 이하의 온도에서 수행되는, 반도체 프로세싱 방법.
  7. 제 6 항에 있어서,
    상기 캡핑은 약 330 내지 360 ℃의 온도에서 수행된 인시츄 SiN 캡핑인, 반도체 프로세싱 방법.
  8. 제 7 항에 있어서,
    상기 어닐링은 약 350 ℃의 온도로 약 3 분 동안 N2 대기에서 상기 기판을 가열함으로써 수행되는, 반도체 프로세싱 방법.
  9. 제 7 항에 있어서,
    상기 어닐링은 약 950 ℃의 온도에서 약 60 초 동안 RTP에 의해 수행되는, 반도체 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 기판은 3-차원 피처인, 반도체 프로세싱 방법.
  11. 제 10 항에 있어서,
    상기 기판은 콘택트 홀인, 반도체 프로세싱 방법.
  12. 제 10 항에 있어서,
    상기 기판은 fin인, 반도체 프로세싱 방법.
  13. 제 12 항에 있어서,
    상기 도핑된 fin은 FinFET 디바이스 내 USJ (ultrashallow junction) 를 형성하는, 반도체 프로세싱 방법.
  14. 제 12 항에 있어서,
    상기 USJ는 약 2 내지 최대 약 5 ㎚의 깊이로 적어도 5E18 ato㎳/㎤의 도펀트 농도를 갖는, 반도체 프로세싱 방법.
  15. 제 12 항에 있어서,
    상기 USJ는 최대 20 ㎚의 깊이로 적어도 5E18 ato㎳/㎤의 도펀트 농도를 갖는, 반도체 프로세싱 방법.
  16. 제 4 항에 있어서,
    상기 도핑은 컨포멀한 (conformal), 반도체 프로세싱 방법.
  17. 제 16 항에 있어서,
    상기 도펀트는 PH3 가스로부터 공급되는 (sourced from) P인, 반도체 프로세싱 방법.
  18. 약 2 내지 최대 약 5 ㎚의 깊이로 적어도 5E18 ato㎳/㎤의 컨포멀한 도펀트 농도를 갖는 도핑된 반도체를 포함하는, USJ.
  19. 반도체 프로세싱 장치에 있어서,
    상기 장치는,
    (a) 하나 이상의 프로세스 챔버들로서, 프로세스 챔버 각각은 척을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    (b) 상기 프로세스 챔버들 및 연관된 플로우-제어 하드웨어 내로의 하나 이상의 가스 유입부들; 및
    (c) 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신가능하게 연결되고,
    상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어와 적어도 동작가능하게 연결되고,
    상기 메모리는 적어도,
    (i) 반도체 기판 결정 구조 내에 격자 또는 다른 기계적 손상 없이 상기 반도체 기판의 표면 영역 결정 구조를 개질하도록 수소 플라즈마에 상기 반도체 기판을 노출시키고,
    (ii) 그리고 상기 수소 플라즈마-개질된 표면 영역이 도펀트로 도핑되도록 상기 수소 플라즈마-개질된 기판 표면을 상기 도펀트의 가스에 노출하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행가능 인스트럭션들을 저장하는, 반도체 프로세싱 장치.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 프로세서를 제어하기 위한 상기 컴퓨터-실행가능 인스트럭션들은,
    상기 기판 내로 상기 도펀트의 에너제틱 이온-유도된 주입 없이 상기 반도체 기판의 상기 결정 구조 내에 상기 도펀트가 임베딩되고,
    상기 가스 상-도핑된 기판 표면 상에 캡핑 유전체 층을 증착하고,
    상기 가스 상-도포된 도펀트를 주입하도록 상기 기판을 열적으로 어닐링하는 것을 더 포함하는, 반도체 프로세싱 장치.
KR1020160169252A 2015-12-14 2016-12-13 수소 플라즈마 처리된 표면에 대한 도펀트 가스를 사용한 컨포멀한 도핑 KR20170074766A (ko)

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