KR20200079344A - Cd (critical dimension) 제어를 위한 단일 플라즈마 챔버에서 ald (atomic layer deposition) 및 에칭 - Google Patents

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Abstract

통합된 원자 층 증착 (ALD: atomic layer deposition) 및 에칭 프로세스들을 사용하여 기판 피처들의 CD (critical dimension) 제어를 위한 방법들 및 장치들이 본 명세서에 기술된다. 방법들은 피처들의 마스크 패턴에 의해 후속하여 형성될 구조체들의 목표된 폭보다 작은 폭을 갖는 기판 상에 피처들의 마스크 패턴을 형성하도록 에칭하는 단계, 피처들의 마스크 패턴의 폭을 목표된 폭으로 증가시키는 ALD에 의해 패시베이션 층을 컨포멀하게 (conformally) 증착하는 단계, 및 목표된 폭을 갖는 복수의 구조체들을 형성하도록 목표된 깊이까지 기판의 층을 에칭하는 단계를 포함한다.

Description

CD (CRITICAL DIMENSION) 제어를 위한 단일 플라즈마 챔버에서 ALD (ATOMIC LAYER DEPOSITION) 및 에칭
관련 출원들에 대한 교차 참조
본 출원은 2017년 11월 21일 출원되고, 명칭이 "ATOMIC LAYER DEPOSITION AND ETCH IN A SINGLE PLASMA CHAMBER FOR CRITICAL DIMENSION CONTROL"인 미국 특허 출원번호 제 15/820,108 호의 우선권의 이익을 주장하고, 이는 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시는 일반적으로 반도체 디바이스들의 제조시 통합된 증착 프로세스 및 에칭 프로세스에 관한 것이고, 보다 구체적으로, 집적 회로들 (ICs: integrated circuits)의 제조시 임계 치수 (CD: critical dimension) 제어의 통합된 원자 층 증착 (ALD: atomic layer deposition) 프로세스 및 에칭 프로세스에 관한 것이다.
반도체 산업계에서 디바이스 및 피처들 사이즈가 계속해서 축소됨에 따라, 작은 CD의 피처들을 패터닝하는 것은 발전된 IC들의 제조시 계속해서 중요해질 것이다. 현재 포토리소그래피 방법들은 작은 임계 치수 (CD: critical dimension) 피처들을 패터닝하는 능력이 제한될 수도 있다.
본 개시는 CD (critical dimension) 제어 방법에 관한 것이다. 방법은 플라즈마 챔버에서, 피처들의 마스크 패턴을 형성하도록 기판의 제 1 층을 에칭하는 단계를 포함하고, 피처들의 마스크 패턴은 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 갖는다. 방법은 플라즈마 챔버에서, 원자 층 증착 (ALD: atomic layer deposition) 에 의해 피처들의 마스크 패턴 상에 제 1 패시베이션 층을 증착하는 단계를 더 포함하고, 제 1 패시베이션 층은 피처들의 마스크 패턴의 폭을 목표된 폭으로 증가시키는 두께로 증착된다. 방법은 플라즈마 챔버에서, 목표된 폭을 갖는 복수의 구조체들을 형성하도록 기판의 제 2 층을 에칭하는 단계를 더 포함한다.
일부 구현예들에서, 피처들의 마스크 패턴은 격리 (isolated) 피처 영역에 하나 이상의 격리 피처들 및 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 (dense) 피처 영역에 하나 이상의 치밀 피처들을 포함한다. 제 1 패시베이션 층을 증착한 후 격리 피처 영역의 하나 이상의 격리 피처들과 치밀 피처 영역의 하나 이상의 치밀 피처들 사이의 CD (critical dimension) 이득은 동일하거나 실질적으로 유사할 수도 있다. 기판의 제 2 층의 에칭 후 격리 피처 영역과 치밀 피처 영역 사이의 깊이 변화는 동일하거나 실질적으로 유사할 수도 있다. 일부 구현예들에서, 방법은 플라즈마 챔버에서 ALD에 의한 증착 및 제 2 층 에칭 단계들을 반복하는 단계를 더 포함하고, ALD에 의한 증착 및 제 2 층 에칭 단계들을 반복하는 단계 후 격리 피처 영역의 격리 피처들과 치밀 피처 영역의 치밀 피처들 사이의 CD 이득은 동일하거나 실질적으로 유사하다. 일부 구현예들에서, 피처들의 마스크 패턴은 제 1 재료를 갖는 하나 이상의 제 1 피처들 및 제 1 재료와 상이한 제 2 재료를 갖는 하나 이상의 제 2 피처들을 포함하고, 하나 이상의 제 1 피처들과 하나 이상의 제 2 피처들 사이의 CD 이득은 제 1 패시베이션 층 증착 후 동일하거나 실질적으로 유사하다. 일부 구현예들에서, 플라즈마 챔버에서 ALD에 의한 증착 및 제 2 층 에칭 단계들은 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 수행된다. 일부 구현예들에서, 제 1 패시베이션 층의 두께는 약 0.5 ㎚ 내지 약 3 ㎚이다. 일부 구현예들에서, 방법은 플라즈마 챔버에서, 기판의 제 2 층 에칭 후 ALD에 의해 복수의 구조체들 상에 제 2 패시베이션 층을 증착하는 단계로서, 제 2 패시베이션 층은 목표된 CD 이득에 대응하는 두께로 증착되는, 제 2 패시베이션 층을 증착하는 단계를 더 포함한다. 일부 구현예들에서, 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함한다. 일부 구현예들에서, ALD에 의해 제 1 패시베이션 층을 증착하는 단계는, 피처들의 마스크 패턴 상에 흡착하도록 플라즈마 챔버 내로 전구체를 도입하는 단계, 흡착이 제한되는 양 (adsorption-limited amount) 의 제 1 패시베이션 층을 형성하도록 플라즈마로 전구체를 변환하는 단계, 및 제 1 패시베이션 층의 두께가 피처들의 마스크 패턴 상에 증착될 때까지 전구체를 도입하는 단계 및 전구체를 변환하는 단계를 반복하는 단계를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 일부 구현예들에 따라 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다.
도 2a 내지 도 2i는 일부 구현예들에 따른, 예시적인 다중 패터닝 스킴에서 기판들의 개략적인 예시들이다.
도 3a는 종래의 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 3b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다.
도 4는 일부 구현예들에 따른, 에칭 프로세스 및 ALD 프로세스를 사용하여 CD 복구를 위한 예시적인 방법의 흐름도이다.
도 5a 내지 도 5c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다.
도 6a 내지 도 6c는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다.
도 7a 내지 도 7c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 상이한 재료들의 기판 피처들의 개략적인 예시들이다.
도 8a 내지 도 8c는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 상이한 재료들의 기판 피처들의 개략적인 예시들이다.
도 9a 내지 도 9c는 별도의 툴들에서 증착 및 에칭을 겪는 테이퍼링된 기판 피처들의 개략적인 예시들이다.
도 10a 내지 도 10d는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 테이퍼링된 기판 피처들의 개략적인 예시들이다.
도입
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 개진된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것이 이해될 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
통합된 에칭/ALD 프로세싱 장치
피처 사이즈들이 축소되고, 피치는 보다 작아지고, CMOS (complementary metal-oxide-semiconductor) 기술은 보다 작은 노드들로 스케일링 (scale) 됨에 따라, 박형의 컨포멀한 증착 기법들이 계속해서 중요성을 얻을 것이다. ALD (atomic layer deposition) 는 ALD가 재료의 단일 박층을 증착하고, 막 형성 화학 반응 자체 이전에 기판 표면 상에 흡착할 수도 있는 하나 이상의 전구체 반응물질들의 양으로 두께가 제한된다는 (즉, 흡착 제한된 층을 형성) 사실로 인해 박형의 컨포멀한 막들의 증착에 잘 맞는 (well-suited) 막 형성 기법이다. ALD에 의해 형성된 층 각각은 박형이고 컨포멀하고, 발생하는 막은 아래에 놓인 디바이스 구조체들 및 피처들의 형상을 따른다 (conform).
종래에, ALD 프로세스 및 에칭 프로세스는 별도의 툴들 또는 플랫폼들 상에서 수행된다. 예를 들어, ALD 챔버들은 에칭 프로세스들을 실행하지 않고, 에칭 챔버들은 ALD 프로세스들을 실행하지 않는다. 증착 프로세스를 실행하는 플라즈마 에칭 챔버들은 컨포멀 (conformal) 하지 않고 종횡비 종속인 막들을 형성하기 위한 플라즈마 유도된 증착 프로세스를 사용한다.
도 1은 일부 구현예들에 따른 에칭 동작 및 ALD 동작을 수행하기 위한 예시적인 프로세싱 장치의 개략도이다. 프로세싱 장치 (100) 는 유도 커플링 플라즈마 프로세싱 장치일 수도 있다. 프로세싱 장치 (100) 는 플라즈마 에칭 챔버와 같은 플라즈마 챔버 (132) 를 포함한다. 일부 구현예들에서, CA, Fremont 소재의 Lam Research Corporation에 의해 생산된 Kiyo™ 반응기는 플라즈마 에칭 챔버로서 사용될 수도 있는 적합한 반응기의 예이다.
에칭 동작 및 ALD 동작을 수행하기 위한 프로세싱 장치 (100) 에 관한 상세들은 2017년 8월 4일 출원되고, 명칭이 "INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD"인 Zhou 등의 미국 특허 출원 번호 제 15/669,871 호에 기술되고, 이는 전체가 모든 목적들을 위해 참조로서 인용된다.
플라즈마 챔버 (132) 는 챔버 벽들 (114) 및 윈도우 (106) 에 의해 규정될 수도 있는 전체 챔버 구조를 포함할 수도 있다. 윈도우 (106) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 플라즈마 챔버 (132) 내부에 배치된 기판 지지부 (116) 를 포함한다. 일부 구현예들에서, 기판 지지부 (116) 는 증착/에칭 프로세스가 수행될 때 기판 (112) 을 지지하기 위한 정전 척이다. 정전 척은 기판 (112) 을 척킹 (chucking) 및 디척킹 (dechucking) 하기 위한 정전 전극들을 포함할 수도 있다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 기판 지지부 (116) 로부터 기판 (112) 을 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수도 있다. 기판 지지부 (116) 는 기판 (112) 을 수용하고 홀딩하도록 구성된다.
일부 구현예들에서, 기판 지지부 (116) 는 기판 (112) 을 가열하기 위한 히터 (미도시) 를 포함할 수도 있다. 기판 지지부 (116) 는 약 20 ℃ 내지 약 150 ℃와 같은 상승된 온도들로 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 종속될 것이다. 일부 구현예들에서, 플라즈마 챔버 (132) 는 또한 약 1 mTorr 내지 약 1 Torr의 압력들과 같은, 특정한 압력들에서 동작할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 기판 지지부 (116) 를 바이어싱/대전하기 위해 사용될 수도 있는 RF (radio-frequency) 전력 공급부 (120) 를 포함할 수도 있다. RF 전력 공급부 (120) 는 하나 이상의 RF 생성기들에 의해 규정될 수도 있다. 복수의 RF 생성기들이 제공되면, 상이한 주파수들이 다양한 튜닝 특성들을 달성하도록 사용될 수도 있다. 바이어스 매칭 회로 (118) 가 RF 전력 공급부 (120) 와 기판 지지부 (116) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (120) 는 기판 지지부 (116) 에 연결된다.
코일 (134) 이 윈도우 (106) 위에 위치된다. 코일 (134) 은 전기적으로 도전성 재료로 제조될 수도 있고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 1에 도시된 코일 (134) 은 적어도 3 회의 턴들을 포함한다. RF 전력 공급부 (121) 는 코일 (134) 로 RF 전력을 공급하도록 구성된다. 매칭 회로 (102) 가 RF 전력 공급부 (121) 와 코일 (134) 사이에 커플링된다. 이러한 방식으로, RF 전력 공급부 (121) 는 코일 (134) 에 연결된다. 일부 구현예들에서, 선택가능한 Faraday 차폐부 (미도시) 는 코일 (134) 과 윈도우 (106) 사이에 위치된다. Faraday 차폐부는 코일 (134) 에 대해 이격된 관계로 유지될 수도 있다. Faraday 차폐부는 윈도우 (106) 바로 위에 배치될 수도 있다. Faraday 차폐부는 금속 또는 다른 종이 플라즈마 챔버 (132) 의 윈도우 (106) 상에 증착되는 것을 방지할 수도 있다.
RF 전류로 하여금 코일 (134) 을 통해 흐르게 하도록 RF 전력 공급부 (121) 로부터 코일 (134) 로 RF 전력이 공급된다. 코일 (134) 을 통해 흐르는 RF 전류는 코일 (134) 을 중심으로 전자기장을 생성할 수도 있다. 전자기장은 플라즈마를 생성하기 위해 플라즈마 챔버 (132) 내에 존재하는 가스(들)에 대해 작용하는 플라즈마 챔버 (132) 내에서 유도 전류를 생성한다. 플라즈마로부터 다양한 이온들 및/또는 라디칼들은 증착 동작 또는 에칭 동작을 수행하도록 기판 (112) 과 상호작용할 수도 있다.
일부 구현예들에서, 프로세싱 장치 (100) 는 선택가능하게 (optionally) 플라즈마 챔버 (132) 를 상부 부분 및 하부 부분으로 분할하도록 사용될 수도 있는 플라즈마 그리드 (미도시) 를 포함한다. 플라즈마 그리드는 플라즈마 챔버 (132) 의 하부 부분 내로 고온 전극들의 양을 제한하도록 사용될 수도 있다. 일부 구현예들에서, 프로세싱 장치 (100) 는 플라즈마 챔버 (132) 의 하부 부분에 존재하는 플라즈마가 이온-이온 플라즈마이고 플라즈마 챔버 (132) 의 상부 부분에 존재하는 플라즈마가 전자-이온 플라즈마이도록 동작하게 설계된다.
프로세스 가스들은 플라즈마 챔버 (132) 의 상단부로부터 제 1 가스 주입기 (104) 를 통해 그리고/또는 플라즈마 챔버 (132) 의 측면으로부터 제 2 가스 주입기 (110) 를 통해 플라즈마 챔버 (132) 내로 도입될 수도 있다. 프로세스 가스들은 기화된 액체 전구체들 또는 프로세싱 장치 (100) 의 업스트림의 고체 소스 증발기 (미도시) 에서 기화될 수도 있는, 기화된 고체 전구체들을 포함할 수도 있다. 하나 이상의 반응물질 가스들은 제 1 가스 주입기 (104) 및/또는 제 2 가스 주입기 (110) 를 통해 공급될 수도 있다. 일부 구현예들에서, 가스 주입기들 (104, 110) 은 샤워헤드들에 의해 대체될 수도 있다. 부가적인 가스 공급부 또는 다른 가스 공급부가 다양한 타입들의 동작들을 위해 상이한 가스들을 플라즈마 챔버 (132) 로 공급하기 위해 제공될 수도 있다는 것이 이해될 것이다.
플라즈마 챔버 (132) 내로 가스(들)를 주입하는 다양한 방식들은 프로세스 가스들, 기화된 액체 전구체들, 및/또는 기화된 고체 전구체들이 다양한 위치들로부터 플라즈마 챔버 (132) 내로 제공될 수도 있다는 것을 도시한다. 일부 구현예들에서, 제 1 가스 주입기 (104) 만이 사용된다. 일부 다른 구현예들에서, 제 2 가스 주입기 (110) 만이 사용된다. 일부 다른 구현예들에서, 제 1 가스 주입기 (104) 및 제 2 가스 주입기 (110) 모두가 사용된다. 일부 구현예들에서, 매니폴드들 (122) 은 상이한 가스 라인들 각각에 어떤 가스들이 공급되는지 제어한다. 매니폴드들 (122) 은 임의의 타입의 가스 (반응물질, 캐리어, 전구체, 등) 로 하여금 임의의 상이한 가스 라인들로부터 제공되게 한다. 일부 구현예들에서, 캐리어 가스들은 산소 (O2), 질소 (N2), 및 헬륨 (He) 과 같은, 가스들을 포함할 수 있다. 가스들은 혼합하지 않고, 플라즈마 챔버 (132) 내로 도입될 수도 있고, 또는 플라즈마 챔버 (132) 내로 도입 전에 다른 가스들과 혼합될 수도 있다.
매니폴드들 (122) 은 전달 시스템 (128) 의 각각의 전달 시스템들로부터의 출력들을 선택, 스위칭, 및/또는 혼합하기 위해 사용될 수도 있다. 전달 시스템 (128) 은, 일부 구현예들에서, 에칭 가스 전달 시스템 (127) 및 액체 전달 시스템 (129) 을 포함할 수도 있다. 에칭 가스 전달 시스템 (127) 은 에천트 가스들을 출력하도록 구성될 수도 있다. 에천트 가스들의 예들은 이로 제한되는 것은 아니지만, 염소 (Cl2), 수소 브로마이드 (HBr), 및 설퍼 헥사플루오라이드 (SF6) 를 포함한다. 액체 전달 시스템 (129) 은 ALD 프로세스에서 기화되고 증기로 전달되는 액체 전구체를 제공하도록 구성될 수도 있다. 기화된 액체 전구체는 플라즈마 챔버 (132) 내로 도입될 수도 있고 기판 (112) 의 표면 상으로 흡착될 수도 있다. 흡착된 전구체는 플라즈마를 사용하여 흡착이 제한되는 양의 막을 형성하도록 변환될 수도 있다. 예시적인 액체 전구체가 화학식 CxHyNzOaSib의 화학적 조성을 가질 수도 있다.
진공 펌프 (130) 가 플라즈마 챔버 (132) 에 연결되고 플라즈마 챔버 (132) 로부터 프로세스 가스들을 인출하고 플라즈마 챔버 (132) 내에서 특정한 압력을 유지하도록 사용될 수도 있다. 밸브 (126) 가 플라즈마 챔버 (132) 에 적용될 진공 흡입량을 제어하기 위해 배기구 (124) 와 진공 펌프 (130) 사이에 배치될 수도 있다. 일부 구현예들에서, 진공 펌프 (130) 는 1 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프일 수 있다. 일부 구현예들에서, 진공 펌프 (130) 는 플라즈마 챔버 (132) 를 퍼지하기 위해 ALD 시간 프로세스가 완료된 시간 각각 후에 활성화될 수도 있다.
프로세싱 장치 (100) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 프로세싱 장치 (100) 에 커플링될 수도 있다. 부가적으로, 프로세싱 장치 (100) 는 로보틱스들로 하여금 자동화를 사용하여 기판들을 플라즈마 챔버 (132) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 구현예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (108) 는 프로세싱 장치 (100) 의 동작들 전부 또는 일부를 제어한다. 시스템 제어기 (108) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 입력/출력 접속부들 및/또는 디지털 입력/출력 접속부들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 시스템 제어기 (108) 와 연관된 메모리 디바이스들에 저장될 수도 있고, 네트워크를 통해 제공될 수도 있다. 특정한 구현예들에서, 시스템 제어기 (108) 는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 이하의 챔버 동작 조건들: 가스들의 혼합물 및/또는 조성, 챔버 압력, 챔버 온도, 웨이퍼/웨이퍼 지지부 온도, 기판에 인가된 (다양한 구현예들에서 0이 될 수도 있는) 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 기판 위치, 기판 이동 속도, 및 툴에 의해 수행된 특정한 프로세스의 다른 파라미터들 중 임의의 하나 이상의 적용 타이밍 및/또는 크기를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작들을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 각각은 시스템 제어기 (108) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 예를 들어 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 구현예들에서, 레시피 페이즈들은, 도핑 프로세스의 단계들이 이 프로세스 페이즈에 대한 특정한 순서로 실행되도록, 순차적으로 배열될 수도 있다. 예를 들어, 레시피는 에칭 동작들을 수행하도록 구성될 수도 있고 에칭 동작들 각각 사이에서 수행된 ALD 프로세스의 하나 이상의 사이클들을 포함할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 이하의 동작들: 플라즈마 챔버 (132) 에서, 피처들의 마스크 패턴을 형성하도록 기판 (112) 의 제 1 층을 에칭하는 동작, 피처들의 마스크 패턴은 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 가짐; 플라즈마 챔버 (132) 에서, ALD에 의해 피처들의 마스크 패턴 상에 제 1 패시베이션 층을 증착하는 동작, 제 1 패시베이션 층은 피처들의 마스크 패턴의 폭을 목표된 폭으로 증가시키는 두께로 증착됨; 및 플라즈마 챔버 (132) 에서, 목표된 폭을 갖는 복수의 구조체들을 형성하도록 기판 (112) 의 제 2 층을 에칭하는 동작 중 하나 이상을 수행하기 위한 인스트럭션들로 구성된다. 에칭 및 증착 동작들은 플라즈마 챔버 (132) 에서 진공 파괴를 도입하지 않고 수행된다. 일부 구현예들에서, 시스템 제어기 (108) 는 다음 동작: 플라즈마 챔버 (132) 에서 ALD에 의한 증착 및 에칭의 동작들을 반복하는 동작을 수행하도록 더 구성된다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 RF 전력 공급부 제어 프로그램을 포함한다.
일부 경우들에서, 시스템 제어기 (108) 는 가스 농도, 기판 이동, 및/또는 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력을 제어한다. 시스템 제어기 (108) 는 예를 들어, 적절한 농도(들)로 필요한 반응물질(들)을 제공하는 하나 이상의 유입구 가스 스트림을 생성하기 위해 관련 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 기판 이동은 목표한대로 이동시키기 위해, 예를 들어, 기판 포지셔닝 시스템에 지시함으로써 제어될 수도 있다. 코일 (134) 및/또는 기판 지지부 (116) 로 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 그리드가 사용된다면, RF 전력들은 플라즈마 챔버 (132) 의 상부 부분에서 전자-이온 플라즈마 그리고 플라즈마 챔버 (132) 의 하부 부분에서 이온-이온 플라즈마를 생성하도록 시스템 제어기 (108) 에 의해 조정될 수도 있다. 또한, 시스템 제어기 (108) 는 전자-이온 플라즈마가 플라즈마 챔버 (132) 의 하부 부분에서 형성되지 않는 조건들 하에서 기판 지지부 (116) 로 전력을 공급하도록 구성될 수도 있다.
시스템 제어기 (108) 는 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작 (예를 들어, 프로세스의 특정한 시간들에서 밸브들을 개방) 의 타이밍에 기초하여, 또는 사용자로부터 수신된 인스트럭션들에 기초하여, 이들 및 다른 양태들을 제어할 수도 있다.
일부 구현예들에서, 시스템 제어기 (108) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (기판 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 단계를 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (108) 는, 프로세싱 요건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 단계 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 기판 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (108) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 단계들을 인에이블하고, 엔드포인트 측정들 등을 인에이블하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC들 (application specific integrated circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로시스템 제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 기판 상에서 또는 반도체 기판에 대한 특정 프로세스를 실행하기 위한 단계 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (108) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 단계 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (108) 는 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (108) 는 기판 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부의 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 단계들의 현 진행을 모니터링하고, 과거 제조 단계들의 이력을 조사하고, 복수의 제조 단계들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (108) 는 하나 이상의 단계들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (108) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (108) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 시스템 제어기 (108) 의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (108) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 시스템 제어기 (108) 또는 툴들 중 하나 이상과 통신할 수도 있다.
패터닝 및 임계 치수 (CD: Critical Dimensions)
반도체 디바이스들에서 축소되는 디바이스 피처들 및 보다 작은 피치들로, 기판 피처들의 CD (critical dimension) 를 제어하고 미세하게 튜닝하는 것이 보다 중요해진다. CD는 또한 "최소 피처 사이즈" 또는 "타깃 설계 규칙 (target design rule)"으로서 지칭될 수도 있다. 일부 구현예들에서, CD는 가장 작은 기하학적 피처 (예를 들어, 상호 접속 라인들, 콘택트들, 트렌치들의 폭, 등) 의 사이즈를 지칭할 수도 있다. 일부 구현예들에서, CD는 패터닝 프로세스가 달성할 수 있는 가장 좁은 폭을 지칭할 수도 있다.
패터닝 방법들은 목표된 CD들을 달성하기 위해 많은 반도체 제작 프로세스들에서 사용된다. 포토레지스트 패턴 또는 하드 마스크와 같은, 마스크가 가장 작은 피처의 폭인 CD를 가질 수도 있다. 일부 구현예들에서, 피처들은 에칭 동작이 마스크를 통해 수행될 때 형성될 수도 있다.
보다 작은 CD를 갖는 피처들이 추구되어, 보다 작은 CD들을 갖는 마스크들이 목표된다. 포토레지스트 마스크들은 일반적으로, 보다 긴 파장 포토레지스트 마스크들이 보다 긴 파장 이론적 CD들을 갖는 보다 긴 파장 광에 노출되고 보다 짧은 파장 포토레지스트 마스크들은 보다 작은 이론적 CD들을 갖는 보다 짧은 파장 광에 노출되는, 파장에 종속된 광학 속성들을 갖는다. 그러나, 보다 짧은 파장 포토레지스트 마스크들의 사용은 보다 긴 파장 포토레지스트 마스크들을 넘는 부가적인 문제들을 제시할 수도 있다. 예를 들어, 보다 짧은 파장 포토레지스트 마스크들은 보다 긴 파장 포토레지스트 마스크들만큼 높은 선택도를 갖지 않을 수도 있고 플라즈마 에칭 조건들 하에서 보다 용이하게 변형될 수도 있다.
본 개시의 마스크들은 단일 패터닝 또는 다중 (multiple) 패터닝과 같은, 다양한 패터닝 스킴들을 사용하여 형성될 수도 있고 달리 제공될 수도 있다. 특히, 다중 패터닝은 리소그래픽 기술을 이의 광학적 한계를 넘어 확장하도록 사용되었다. 더블 (double) 패터닝 및 쿼드 (quad) 패터닝이 리소그래픽 기술을 이의 광학적 한계를 넘어 확장하도록 사용된 예시적인 기술들이고 더블 패터닝은 약 80 ㎚ 미만의 피치들에 대해 산업계에서 이제 널리 사용된다. 현재 더블 패터닝 기술들은 종종 트렌치들을 패터닝하기 위해 2 개의 마스킹 단계들을 갖는 측벽 스페이서들을 사용한다. 더블 패터닝 방법들, 특히 라인 패터닝, 양각 (positive) 및 음각 (negative) 모두의 더블 패터닝 프로세스들은 스페이서들 및 마스크들의 사용을 수반하였다. 스페이서들은 ALD에 의해 또는 PEALD (plasma-enhanced atomic layer deposition) 에 의해 패터닝된 코어 상에 증착될 수 있고 보다 작은 피치 패턴을 생성하도록 사용될 수도 있다.
도 2a 내지 도 2i는 일부 구현예들에 따른, 예시적인 다중 패터닝 스킴에서 기판들의 개략적인 예시들이다. 도 2a는 제 1 층 (203) 상에 리소그래피로 규정되거나 패터닝된 코어 (201), 제 1 층 (203) 아래에 놓인 제 2 층 (205), 및 제 2 층 (205) 아래에 놓인 제 3 층 (207) 을 갖는 기판을 도시한다. 당업자는 본 명세서에 기술된 바와 같은 반도체 프로세싱에 적합한 멀티-층 스택이 또한 다른 층들, 예컨대 에칭 정지 층들, 캡 층들, 및 다른 하부 층들을 포함할 수도 있다는 것을 인식할 것이다.
도 2a에 도시된 바와 같이, 패터닝된 코어 (201) 는 포토레지스트일 수도 있고 또는 비정질 탄소 또는 비정질 실리콘 재료를 포함할 수도 있다. 패터닝된 코어 (201) 는 임의의 적합한 증착 기법에 의해 제 1 층 (203) 위에 증착될 수도 있고, 증착 기법은 탄화수소 전구체와 같은 증착 가스들로부터 증착 챔버에서 플라즈마를 생성하는 것을 수반할 수도 있다. 제 1 층 (203), 제 2 층 (205), 또는 제 3 층 (207) 은 궁극적으로 다중 패터닝 프로세스에서 패터닝될 타깃 층일 수도 있다. 타깃 층은 반도체, 유전체, 또는 다른 층일 수도 있고, 예를 들어, 실리콘 (Si), 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (SiN), 또는 티타늄 나이트라이드 (TiN) 로 이루어질 수도 있다. 도 2b에서, 컨포멀 막 (209) 이 패터닝된 코어 (201) 위에 증착된다. 컨포멀 막 (209) 은 일부 구현예들에서 ALD 또는 PEALD에 의해 증착될 수도 있다. 컨포멀 막 (209) 은 도 2c에 도시된 바와 같이 스페이서 (219) 를 형성하도록 지향성으로 에칭될 수도 있다. 스페이서 (219) 는 실리콘 옥사이드 (SiO2) 또는 티타늄 옥사이드 (TiO2) 와 같은 옥사이드일 수도 있고, 또는 실리콘 나이트라이드 (SiN) 와 같은 나이트라이드일 수도 있다. 스페이서 (219) 의 패턴은 후속하는 층들을 패터닝하도록 사용된다. 본 명세서에서 사용될 때 용어 "스페이서"는 코어 재료에 인접한 마스크 재료를 의미한다는 것이 이해될 것이다. 도 2d에서, 패터닝된 코어 (201) 는 기판 상에 독립된 스페이서들 (219) 을 남기면서 선택적으로 에칭된다. 본 명세서에 사용된 바와 같은 선택적 제거 또는 선택적 에칭은 일 재료를 다른 재료에 대해 선택적으로 에칭하는 것으로 정의된다. 예를 들어, 도 2d에서, 패터닝된 코어 (201) 는 스페이서들 (219) 에 선택적으로 에칭된다. 스페이서들 (219) 의 패턴은 목표된 피치 또는 CD를 가질 수도 있고, CD는 약 50 ㎚ 이하일 수도 있다. 도 2e에서, 제 1 층 (203) 은 패터닝된 스페이서들 (219) 을 마스크로서 사용하여 에칭되고, 이에 따라 패터닝된 제 1 층 (213) 을 형성하도록 제 1 층 (203) 으로 패턴을 전사한다. 패터닝된 제 1 층 (213) 은 제 1 층 (203) 을 에칭하기 적합하지만 패터닝된 스페이서들 (219) 은 에칭하지 않는 화학물질을 사용하여 에칭될 수도 있다. 일부 구현예들에서, 패터닝된 제 1 층 (213) 은 비정질 탄소 층, 비정질 실리콘 층, 또는 포토레지스트, 예컨대 폴리(메틸 메타크릴레이트) 또는 폴리(메틸글루타이미드) (PMGI) 또는 페놀 포름알데하이드 수지일 수도 있다. 도 2f에서, 스페이서 (219) 는 패터닝된 제 1 층 (213) 을 남기도록 선택적으로 제거된다. 패터닝된 제 1 층 (213) 은 보다 작은 CD를 갖는 피처들을 형성하기 위해 보다 작은 CD를 갖는 마스크를 제공할 수도 있다. 그러나, 패터닝된 제 1 층 (213) 은 후속 패터닝을 위해 제 2 코어 재료를 대안적으로 제공할 수도 있다. 도 2g에서, 제 2 컨포멀 막 (220) 이 패터닝된 제 1 층 (213) (예를 들어, 제 2 코어 재료) 위에 증착될 수도 있다. 제 2 컨포멀 막 (220) 은 ALD 또는 PEALD에 의해 증착된 유전체 재료일 수도 있다. 예를 들어, 제 2 컨포멀 막 (220) 은 실리콘 옥사이드일 수도 있다. 도 2h에서, 제 2 컨포멀 막 (220) 은 패터닝된 제 1 층 (213) 옆에 있는 (flanking) 제 2 스페이서들 (221) 을 형성하도록 지향성으로 에칭된다. 도 2i에서, 패터닝된 제 1 층 (213) 은 제 2 스페이서들 (221) 을 남기도록 선택적으로 제거된다. 제 2 스페이서들 (221) 은 훨씬 보다 작은 CD를 갖는 피처들을 형성하기 위해 훨씬 보다 작은 CD를 갖는 마스크를 제공할 수도 있다.
제 2 스페이서들 (221) 의 패턴은 제 2 층 (205) 으로 전사될 수도 있다. 도 2a 내지 도 2i에 도시된 기법들과 같은, 다중 패터닝 기법들은 보다 작은 CD들을 달성하기 위해 사용될 수도 있다. 그러나, 다중 패터닝 기법들은 상이한 툴들 및 플랫폼들 사이에서 이송하는 것을 필요로 할 수도 있는 에칭 단계들 및 증착 단계들 뿐만 아니라 도 3a에 도시된 바와 같이 에칭 단계와 증착 단계 사이에 부가적인 세정 단계들을 사용한다.
도 3a는 종래의 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 3a의 이러한 프로세스 흐름이 상기 논의된 바와 같은 다중 패터닝 스킴들 (multiple patterning schemes) 로 제한되지 않고, 종래의 에칭 및 ALD 프로세스들을 사용하는 다른 스킴들에 적용할 수도 있다는 것이 이해될 것이다. 도 3a에서, 블록 (301) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (303) 에서 세정 단계를 겪도록 세정 챔버로 이송되고, 블록 (305) 에서 ALD 단계를 겪도록 ALD 챔버로 이송되고, 블록 (307) 에서 세정 단계를 겪도록 동일하거나 상이한 세정 챔버로 다시 이송되고, 그리고 블록 (309) 에서 동일하거나 상이한 에칭 챔버로 다시 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판은 3 내지 5 개의 상이한 챔버들을 통해 4 번의 기판 이송들을 겪을 수도 있다. 일부 구현예들에서, 블록 (301) 의 에칭 단계는 마스크를 규정할 수도 있고, 블록 (305) 에서 ALD 단계는 CD 제어를 수행할 수도 있고, 그리고 블록 (309) 에서 에칭 단계는 최종 구조체를 규정할 수도 있다.
증착 및 에칭을 위해 분리된 챔버들의 사용은 프로세싱 시간, 프로세싱 단계들, 및 비용들을 상승시키고, 이에 따라 쓰루풋에 악영향을 갖는다. 더욱이, 분리된 챔버들의 사용은 일 챔버로부터 또 다른 챔버로 기판들을 이송할 것을 필요로 하고, 이는 진공 파괴들을 수반하고 원치 않은 재료들 또는 입자들이 기판들과 콘택트하게 될 가능성을 증가시킨다. 이는 기판 상에서 재료 기능성 및/또는 무결성 손실을 발생시킬 수도 있다. 게다가, 도 3a에 도시된 바와 같이, 세정 프로세스가 에칭 프로세스와 증착 프로세스 사이에 일반적으로 요구되고, 세정 프로세스는 기판 상의 재료 속성들 및 구조체에 영향을 줄 수 있다. 예를 들어, 희석된 플루오르화 수소 (HF) 산 세정 프로세스가 마스크 구조체들 상에 영향을 갖고 성능에 악영향을 줄 수 있다.
상이한 툴들에서 에칭 단계들 및 증착 단계들을 수행하는 것과 연관된 문제들을 방지하는 동안 보다 작은 CD들을 달성하기 위해 플라즈마 에칭 챔버는 증착을 수행하도록 활용되고 구성될 수도 있다. 이러한 증착 프로세스들은 CVD (chemical vapor deposition) 프로세스 및 PECVD (plasma enhanced chemical vapor deposition) 프로세스를 포함할 수도 있다. 그러나, 이러한 증착 프로세스들은 통상적으로 컨포멀하지 않은 막들을 증착한다. 보다 구체적으로, 증착 프로세스들은 종횡비에 종속되고 보다 개방된 공간들 또는 보다 넓은 피치들에 보다 많은 재료를 증착하여, 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착을 발생시킨다. 구체적으로, 보다 많은 증착은 치밀한 피처들에서보다 격리된 피처들에서 발생하고, 격리된 피처들에 대한 CD 바이어스는 치밀한 피처들에 대한 CD 바이어스보다 크다.
본 개시의 구현예들은 플라즈마 챔버에서 ALD 단계들 및 에칭 단계들의 통합과 관련된다. 분리된 챔버에서 수행된 ALD 대신 그리고 동일한 챔버에서 CVD/PECVD를 사용하는 대신 인시츄 ALD를 사용함으로써, 독립형 ALD 툴들 및 부가적인 세정 툴들이 제거된다. 더욱이, 프로세싱 시간 및 비용들은 부가적인 기판 이송들 및 세정 시간을 제거함으로써 감소된다. 이에 더하여, 인시츄 ALD를 사용하는 것은 기판 이송들 사이 (예를 들어, 엑스시츄 (ex-situ) 증착과 세정 사이) 원치 않은 재료들, 대기, 및/또는 수분에 기판을 노출할 수도 있는, 진공 파괴들을 방지한다. 인시츄 ALD를 사용하는 것은 또한 상이한 종횡비들의 구조체들 또는 피처들에 걸쳐 불균일한 증착의 영향을 감소시킨다. 인시츄 ALD는 상기 기술된 도 1의 프로세싱 장치 (100) 에서 플라즈마 챔버와 같은, 플라즈마 에칭 챔버에서 수행된 ALD를 지칭할 수도 있다.
도 3b는 통합된 에칭 프로세스 및 ALD 프로세스를 사용한 기판 이송을 위한 예시적인 프로세스 흐름을 도시한다. 도 3b의 이러한 프로세스 흐름은 상기 논의된 바와 같은 다중 패터닝 스킴들로 제한되지 않고, 보다 작은 CD들을 달성하고 CD들을 제어하기 위한 다른 스킴들에 적용될 수도 있다는 것이 이해될 것이다. 도 3b에서, 블록 (351) 에서 기판이 에칭 챔버에 제공되고 에칭 단계를 겪고, 블록 (353) 에서 ALD 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (355) 에서 에칭 단계를 겪도록 동일한 에칭 챔버에서 유지되고, 블록 (357) 에서 세정 단계를 겪도록 세정 챔버로 이송된다. 에칭-증착-에칭 시퀀스 수행시, 기판이 2 개의 상이한 챔버들을 통해 한번의 기판 이송을 겪을 수도 있다. 일부 구현예들에서, 블록 (351) 에서 에칭 단계가 마스크를 규정할 수도 있고, 블록 (353) 에서 ALD 단계는 CD 제어를 수행할 수도 있고, 그리고 블록 (355) 에서 에칭 단계는 최종 구조체를 규정할 수도 있다.
인시츄 ALD 및 에칭을 사용한 CD 제어
본 개시의 구현예들은 인시츄 ALD 및 에칭을 사용한 CD 제어 방법에 관한 것이다. 구체적으로, ALD 단계 및 에칭 단계의 사이클들은 동일한 프로세스 챔버 또는 툴에서 수행된다. 일부 구현예들에서, ALD 단계 및 에칭 단계의 사이클들은 도 1에 기술된 플라즈마 프로세싱 장치에서 수행된다. 에칭과 동일한 플라즈마 프로세싱 장치에서 수행된 ALD의 사이클들은 기판의 하나 이상의 피처들의 CD를 제어하도록 사용되는 컨포멀한 증착을 제공한다.
도 4는 일부 구현예들에 따른, 에칭 프로세스 및 ALD 프로세스를 사용하여 CD 복구를 위한 예시적인 방법의 흐름도이다. 프로세스 (400) 의 동작들은 상이한 순서들 및/또는 상이하거나, 보다 적거나 부가적인 동작들로 수행될 수도 있다.
프로세스 (400) 의 블록 (410) 에서, 기판의 제 1 층은 플라즈마 챔버에서 피처들의 마스크 패턴을 형성하도록 에칭된다. 플라즈마 챔버는 후속 에칭 프로세스 및 증착 프로세스를 수행하도록 구성될 수도 있다. 플라즈마 챔버의 양태들은 도 1의 프로세싱 장치 (100) 에 대해 기술될 수도 있다. 피처들의 마스크 패턴은 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 갖는다. 피처들의 마스크 패턴은 에칭에 의해 패터닝될 수도 있고, 피처들의 마스크 패턴은 후속하는 제조 단계들 동안 마스크로서 역할할 수도 있다. 일부 구현예들에서, 피처들의 마스크 패턴을 규정하기 위한 제 1 층은 레지스트 또는 포토레지스트 재료를 포함할 수도 있다. 일부 구현예들에서, 피처들의 마스크 패턴을 규정하기 위한 제 1 층은 하드 마스크 재료를 포함할 수도 있다. 일부 구현예들에서, 피처들의 마스크 패턴을 규정하기 위한 제 1 층은 실리콘 또는 다른 반도전 재료를 포함할 수도 있다. 종래의 에칭 프로세스 및 패터닝 프로세스는 제 1 층에 피처들의 마스크 패턴을 형성하도록 사용될 수도 있다.
프로세스 (400) 의 일부 구현예들에서, 기판이 플라즈마 챔버에 제공된다. 기판은 플라즈마 챔버의 기판 지지부 상에 위치될 수도 있다. 일부 구현예들에서, 기판은 실리콘 기판들을 포함하는, 200-㎜, 300-㎜, 또는 450-㎜ 기판과 같은 반도체 기판일 수 있다. 일부 구현예들에서, 기판은 피처들의 마스크 패턴으로 사전 패터닝되어 플라즈마 챔버에 제공된다.
일부 구현예들에서, 피처들의 마스크 패턴은 기판의 격리 피처 영역의 하나 이상의 격리 피처들 및 기판의 치밀 피처 영역의 하나 이상의 치밀 피처들을 포함할 수도 있다. 하나 이상의 치밀 피처들은 격리 피처 영역의 하나 이상의 격리 피처들보다 높은 피처 밀도를 치밀 피처 영역에서 갖는다. 하나 이상의 치밀 피처들은 하나 이상의 격리 피처들보다 높은 종횡비들을 갖는 피처들을 제공할 수도 있다.
일부 구현예들에서, 피처들의 마스크 패턴은 제 1 재료를 갖는 하나 이상의 피처들 및 제 1 재료와 상이한 제 2 재료를 갖는 하나 이상의 다른 피처들을 포함할 수도 있다. 피처들의 마스크 패턴은 2 개의 상이한 재료들을 포함할 수도 있고, 2 개의 상이한 재료들은 패시베이션 프로세스 또는 에칭 프로세스에서 상이하게 반응할 수도 있다. 2 개의 상이한 재료들은 상이한 피치들을 갖는 마스크 또는 마스크들을 생성하도록 사용될 수도 있다. 예를 들어, 제 1 재료는 실리콘을 포함할 수도 있고 제 2 재료는 실리콘-게르마늄 또는 게르마늄을 포함할 수도 있다.
일부 구현예들에서, 피처들의 마스크 패턴의 적어도 일부는 테이퍼링된 프로파일을 가질 수도 있다. 패터닝 프로세스들은 어느 정도의 테이퍼를 갖는 마스크 프로파일을 생성할 수도 있다. 일부 구현예들에서, 블록 (410) 에서 수행된 에칭은 테이퍼링된 프로파일을 직선화 (straighten) 할 수도 있고 후속 증착에 의해 유발된 모든 핀치-오프 (pinch-off) 또는 머징 (merging) 을 감소시킬 수도 있다. 일부 구현예들에서, 프로세스 (400) 는 후속 증착 전에 테이퍼링된 프로파일을 수정하기 위해 테이퍼링된 프로파일을 갖는 피처들의 마스크 패턴의 적어도 일부를 이방성으로 에칭하는 것을 더 포함한다.
피처들의 마스크 패턴은 복수의 기하학적 구조체들, 스페이서들, 또는 피처들을 포함할 수도 있고, 각각은 피처들의 마스크 패턴의 CD에 대응하는 폭을 갖는다. 일부 구현예들에서, 피처들의 마스크 패턴의 기하학적 구조체들, 스페이서들, 또는 피처들 각각은 동일하거나 실질적으로 유사한 폭을 갖는다. 피처들의 마스크 패턴의 폭 또는 CD에 대해, 본 개시 전반에서 "실질적으로 유사한"은 언급된 값의 ± 5 ％ 이내의 값들을 지칭한다. 따라서, 피처들의 마스크 패턴의 CD 또는 공간 CD는 기판 상에 제공될 때 피처들의 마스크 패턴에 걸쳐 상대적으로 일관되거나 일정하다. 일부 구현예들에서, 하나 이상의 격리 피처들과 하나 이상의 치밀 피처들 사이의 CD 또는 공간 CD는 동일하거나 실질적으로 유사할 수도 있다. 일부 구현예들에서, 피처들의 마스크 패턴의 공간 CD는 약 5 ㎚ 이하이다.
피처들의 마스크 패턴을 형성하기 위해 제 1 층을 에칭한 후, 피처들의 마스크 패턴의 CD는 통상적으로 피처들의 마스크 패턴을 사용하여 형성될 복수의 구조체들의 CD와 동일하지 않을 것이다. 이는 패시팅 (faceting), 마스크의 부식, 및 측방향 에칭으로 인한 언더커팅 (undercutting) 의 효과들에 기여할 수도 있다. 일부 경우들에서, 보다 높은 정도의 오버에칭 (overetch) 이 보다 작은 CD를 희생하여, 마스크 개방 에칭 프로세스의 프로세스 윈도우를 증가시키도록 의도적으로 수행된다. 그 결과, 피처들의 마스크 패턴을 사용하여 형성될 복수의 구조체들의 CD는 피처들의 마스크 패턴의 CD보다 작을 수도 있다.
패시베이션 기법들은 에칭으로 인한 CD 손실을 최소화하도록 마스크에 적용될 수도 있다. 예를 들어, "플래시 (flash)" 패시베이션 또는 에칭 부산물 재증착 형태의 플라즈마 기반 패시베이션은 패시팅, 마스크의 부식, 및 측방향 에칭으로 인한 언더커팅의 효과들을 최소화하도록 사용되었다. 그러나, 플라즈마 기반 패시베이션 기법들은 일반적으로 종횡비 종속이고, 보다 많은 재료가 치밀 피처들보다 격리 피처들에서 로딩된다는 것을 의미한다. 플라즈마 기반 기법들은 또한 재료 종속적이고, 상이한 재료들 사이에서 보다 많거나 보다 적은 패시베이팅 재료가 로딩된다는 것을 의미한다. 게다가, 플라즈마 기반 패시베이션 기법들, 예컨대 산소 "플래시" 패시베이션은 산화를 통해 타깃 피처 상의 재료를 소비하고 CD 손실을 유발한다. "플래시" 패시베이션은 표면과 반응하고 표면 상의 재료 (예를 들어, 옥사이드 또는 나이트라이드) 의 패시베이팅 층을 형성하기 위해 분해된 라디칼들의 플라즈마를 형성하도록 산소 (O2) 및/또는 질소 (N2) 와 같은 가스를 스트라이킹 하는 것을 지칭할 수 있다. 패시베이션 기법들은 일반적으로 패시팅, 마스크의 부식, 및 측방향 에칭으로 인한 언더커팅의 효과들을 최소화할 수도 있지만 CD를 제어하거나 CD를 미세 튜닝하지 않는다. 즉, CD 손실은 종래의 패시베이션 기법들을 사용하여 제한될 수도 있지만 패시베이션 기법 자체는 CD를 정밀하게 튜닝하기 위해 적용되지 않는다.
프로세스 (400) 의 블록 (420) 에서, 제 1 패시베이션 층이 플라즈마 챔버에서 ALD에 의해 피처들의 마스크 패턴 상에 증착된다. 제 1 패시베이션 층은 목표된 폭으로 피처들의 마스크 패턴의 폭을 증가시키는 두께로 증착된다. 블록 (420) 에서 ALD는 동작들 사이에 진공 파괴를 도입하지 않고 블록 (410) 에서 에칭과 동일한 플라즈마 챔버에서 수행된다.
ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면으로 적어도 하나의 반응물질을 전달 및 흡착하고, 이어서 막의 부분적인 층을 형성하도록 흡착된 반응물질과 하나 이상의 반응물질들을 반응시키기 위한 동작들을 포함한다. CVD 기법과 달리, ALD 프로세스들은 층-단위 (layer-by-layer) 기준으로 막들을 증착하기 위한 표면-자기-제한된 증착 반응들을 사용한다. 통상적인 ALD 사이클은: (i) 기판 표면 상으로 전구체 재료를 전달 및 흡착시키는 도징하는 (dosing) 단계, (ii) 챔버로부터 과잉 전구체 재료를 퍼지하고 기판 표면 상에 자기-제한된 모노레이어를 남기는 단계, (iii) 흡착된 전구체 재료와 반응하도록 반응물질 재료를 전달하는 단계, 및 (iv) 챔버로부터 반응되지 않은 반응물질 재료 또는 반응 부산물들의 퍼징하는 단계를 포함할 수도 있다. 도즈 단계는 일단 활성 사이트들 (active site) 이 전구체 재료에 의해 점유되면, 부가적인 전구체 재료가 기판 표면 상에 거의 또는 전혀 흡착되지 않도록, 자기-제한 방식으로 전구체 재료를 흡착할 수도 있다. 반응물질 재료는 자기-제한 또는 흡착-제한 방식으로 전구체 재료와 유사하게 반응할 수도 있다. 퍼지 단계들은 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거하도록 선택가능하게 수행될 수도 있고, 이에 따라 ALD 사이클을 완료한다. ALD는 고 종횡비 피처들에서조차 고 단차 커버리지를 갖는 매우 컨포멀한 막들을 제공하도록 사용될 수도 있다.
제 1 패시베이션 층은 피처들의 마스크 패턴 상에 ALD에 의해 컨포멀하게 증착될 수도 있다. 제 1 패시베이션 층을 컨포멀하게 증착하기 위한 ALD 프로세스는 하나 이상의 사이클들로 발생할 수도 있고, 사이클 각각은 피처들의 마스크 패턴 상에 흡착이 제한되는 양의 패시베이션 재료를 생성한다. 사이클 각각은 제어된 양의 전구체 재료가 자기-제한 방식으로 기판 표면 상에 흡착되도록 기판 표면으로 전달되는, 도즈 단계를 포함할 수도 있다. 이는 또한 기판 표면을 포화로 "소킹 (soaking)"하는 것으로 공지된다. 사이클 각각은 반응물질 재료가 기판 표면 상의 전구체 재료와 반응하고 흡착이 제한되는 양의 패시베이션 재료를 형성하도록 제공되는, 도즈 단계에 이어 변환 단계를 더 포함할 수도 있다. 반응물질 재료는 반응물질 가스를 포함할 수도 있고, RF 전력 소스는 플라즈마 챔버에서 반응물질 가스의 플라즈마를 생성한다. 반응물질 가스는 예를 들어, 산소 함유 가스 (예를 들어, O2) 또는 질소-함유 가스 (예를 들어, N2 또는 NH3) 를 포함할 수도 있다. 반응물질 가스의 라디칼들 및 다른 대전된 종이 전구체 재료를 흡착이 제한되는 양의 패시베이션 재료로 변환하도록 전구체 재료와 반응한다. 일부 구현예들에서, 반응물질 가스는 전구체 재료로 변환하도록 플라즈마를 형성하기 위해 약 0.5 초 내지 약 5 초와 같은 상대적으로 짧은 시간 양에서 RF 전력 전달에 노출된다. 이는 또한 상대적으로 짧은 시간 양에서 전달된 RF 전력으로부터의 플라즈마를 사용하여 기판 표면 상의 전구체 재료를 변환하기 위한 "플래시" 동작으로 공지된다. 일부 구현예들에서, 퍼지 단계가 사이클을 완료하기 위해 플라즈마 챔버로부터 과잉 전구체 재료, 반응 부산물들, 및/또는 반응되지 않은 반응물질 재료를 제거할 수도 있다. 일부 구현예들에서, 도즈 단계 및 변환 단계는 제 1 패시베이션 층의 목표된 두께가 증착될 때까지 반복될 수도 있다.
제 1 패시베이션 층은, 예를 들어, 옥사이드 (예를 들어, SiOx) 또는 나이트라이드 (예를 들어, SixNy) 를 포함할 수도 있다. 제 1 패시베이션 층은 블록 (430) 에서 기술된 에칭 프로세스와 같은 후속 에칭 프로세스 동안 피처들의 마스크 패턴의 측벽들을 포함하여 피처들의 마스크 패턴을 보호하도록 역할한다.
제 1 패시베이션 층은 ALD에 의해 컨포멀하게 증착되고 고 단차 커버리지, 예컨대 85 ％ 초과, 90 ％ 초과, 또는 95 ％ 초과의 단차 커버리지를 가질 수도 있다. 제 1 패시베이션 층의 고 컨포멀성 (conformality) 은 피처들의 마스크 패턴의 표면 및 측벽들을 따라 상대적으로 균일한 두께의 제 1 패시베이션 층을 제공한다. 일부 구현예들에서, 제 1 패시베이션 층의 두께는 약 0.1 ㎚ 내지 약 5 ㎚ 또는 약 0.5 ㎚ 내지 약 3 ㎚일 수도 있다. 제 1 패시베이션 층의 두께는 피처들의 마스크 패턴의 폭을 선형 관계로 목표된 폭까지 증가시킬 수도 있고, 목표된 폭은 후속하여 형성될 복수의 구조체들의 목표된 CD에 대응한다. 이에 따라, 피처들의 마스크 패턴의 CD는 제 1 패시베이션 층의 두께에 의해 제어될 수도 있다. 일부 구현예들에서, 블록 (410) 에서 에칭으로부터 임의의 CD 손실은 증착된 제 1 패시베이션 층의 두께에 의해 복구될 수도 있다. 일부 구현예들에서, CD는 피처들의 마스크 패턴의 CD를 제어, 이에 따라 후속하여 형성될 복수의 구조체들 또는 피처들의 CD를 제어하기 위해 블록 (420) 에서 정밀하게 튜닝될 수도 있다. CD 제어 또는 복구를 위한 관련 CD는 제조될 반도체 디바이스의 적용예에 종속될 수도 있다. 에칭 후, 남아 있는 재료의 CD는 일부 경우들에서, 패터닝 및 게이트 에칭에 이어서 게이트 또는 트랜지스터 사이즈와 같은, 관련 CD일 수도 있다. 또는, 제거된 재료의 CD (예를 들어, 공간 CD) 는, 일부 경우들에서, 후속하여 충진될 수도 있거나 충진되지 않을 수도 있는, 공간, 트렌치, 또는 홀이 에칭에 이어 개방될 때와 같이 관련 CD일 수도 있다. 증착된 제 1 패시베이션 층으로부터 CD 이득은 종횡비 독립적이고 재료 독립적일 수도 있다. 게다가, CD는 후속 에칭 성능에 영향을 주지 않고 블록 (420) 에서 튜닝될 수도 있다. 즉, CD는 격리 피처들과 치밀 피처들 사이 CD 로딩에 최소 또는 무시할 수 있는 영향으로, 그리고 격리 피처들과 치밀 피처들 사이 깊이 로딩에 최소 또는 무시할 수 있는 영향으로 튜닝될 수도 있다.
프로세스 (400) 의 블록 (430) 에서, 목표된 폭을 갖는 복수의 구조체들을 형성하기 위해 플라즈마 챔버에서 기판의 제 2 층이 에칭된다. 블록 (430) 에서 에칭은 동작들 사이에 진공 파괴를 파괴하지 않고 블록 (410) 에서의 에칭 및 블록 (420) 에서의 ALD와 동일한 플라즈마 챔버에서 수행된다.
제 2 층은 기판의 다양한 기하구조 피처들을 패터닝하기 위한 타깃 층일 수도 있고, 이러한 기하구조 피처들은 복수의 구조체들에 대응할 수도 있고 또는 복수의 구조체들에 의해 규정될 수도 있다. 기하구조 피처들은 예를 들어, 상호 접속 라인들, 콘택트들, 트렌치들, 리세스들, 공간들, 홀들, 등을 포함할 수도 있다. 복수의 구조체들은 피처들의 마스크 패턴을 사용하여 규정될 수도 있고, 복수의 구조체들의 CD는 피처들의 마스크 패턴의 CD와 동일하거나 실질적으로 유사하다. 피처들의 마스크 패턴과 복수의 구조체들 사이의 CD 차에 대해, 본 개시 전반에서 "실질적으로 유사" 언급된 값의 ± 5 ％ 이내의 값들을 참조한다. 일부 구현예들에서, 복수의 구조체들의 CD는 약 20 ㎚ 이하, 약 15 ㎚ 이하, 또는 약 10 ㎚ 이하일 수도 있다. 기술될 CD가 피처들의 마스크 패턴에 의해 규정된 복수의 구조체들의 CD를 참조하지만, 관련 CD는 피처들의 마스크 패턴에 의해 규정된 트렌치들, 리세스들, 공간들, 및 홀들과 같은 복수의 기하구조 피처들의 공간 CD일 수도 있다는 것이 이해될 것이다.
플라즈마 챔버에서 수행된 에칭은 제 2 층에 피처들을 형성하기 위한 제 2 층을 이방성 에칭 쓰루일 수도 있다. 에칭은 제 1 층의 재료 및 제 1 패시베이션 층보다 제 2 층의 재료를 에칭하는 것에 선택적일 수도 있다. 그렇게, 블록 (430) 에서 수행된 에칭은 피처들의 마스크 패턴을 에칭하지 않고 제 2 층을 선택적으로 에칭한다. 일부 구현예들에서, 에칭은 제 1 깊이까지 제 2 층을 통해 연장할 수도 있고, 제 1 깊이는 최종 깊이보다 작다. 예를 들어, 제 1 깊이는 최종 깊이의 20 ％, 30 ％, 40 ％, 50 ％, 60 ％, 등과 같은 최종 깊이의 임의의 적합한 백분율일 수도 있다. 따라서, 다중 에칭들은 최종 깊이에 도달하도록 수행될 수도 있다.
일부 구현예들에서, 플라즈마 챔버에서 ALD 및 에칭의 동작들은 최종 깊이가 달성될 때까지 반복된다. 최종 깊이는 부분적으로 제 2 층을 통해 또는 전체적으로 제 2 층을 통해 연장할 수도 있다. 일부 구현예들에서, 최종 깊이는 제 3 층, 제 4 층, 등과 같은 부가적인 하부 층들을 통해 연장할 수도 있다. 반복된 에칭 동작은 제 2 층 또는 제 2 층 아래에 있는 제 3 층을 에칭 쓰루할 수도 있다. 일부 구현예들에서, 플라즈마 챔버에서 ALD 및 에칭의 동작들은 다중 패터닝 프로세스에서 반복된다. 예를 들어, 에칭 동작에 이어지는 ALD 동작 각각은 기판 피처들 CD를 더 튜닝하거나 감소시키기 위해 제 2 패시베이션 층, 제 3 패시베이션 층, 등과 같은 부가적인 패시베이션 층들을 컨포멀하게 증착할 수도 있다. 그리고, ALD 동작에 이어지는 에칭 동작 각각은 제 2 층 또는 제 3 층, 제 4 층, 제 5 층, 등과 같은 아래에 놓인 층들을 에칭 쓰루할 수도 있다. 일부 구현예들에서, 프로세스 (400) 는 기판의 제 2 층 에칭 후 ALD에 의해 복수의 구조체들 상에 제 2 패시베이션 층을 증착하는 단계를 더 포함하고, 제 2 패시베이션 층은 목표된 CD 이득에 대응하는 두께로 증착된다. 프로세스 (400) 는 목표된 CD를 갖는 복수의 피처들 (예를 들어, 트렌치들) 을 형성하기 위해 기판의 제 2 층 또는 제 3 층을 에칭하는 단계를 더 포함할 수도 있다. 이러한 종류의 다중 패터닝 스킴은 에칭-증착-에칭 동작들 사이에 기판을 이송하지 않고 제어된 방식으로 CD들을 축소하는 것을 인에이블할 수도 있다.
제 1 패시베이션 층은 블록 (430) 에서 에칭으로부터 피처들의 마스크 패턴을 보호한다. 피처들의 마스크 패턴의 측벽들 및 표면은 종횡비에 독립 및 재료에 독립인 최소 CD 손실로 보호된다. 더욱이, 피처들의 마스크 패턴의 측벽들 및 표면은 상이한 재료들과 종횡비들 사이의 최소 CD 손실, 상이한 재료들과 종횡비들 사이의 최소 프로파일 로딩, 및 상이한 재료들과 종횡비들 사이의 최소 깊이 로딩으로 보호된다.
일부 구현예들에서, 블록 (420) 에서 플라즈마 챔버에서의 ALD에 의한 증착 및 블록 (430) 에서 플라즈마 챔버에서의 제 2 층을 에칭하는 동작들이 프로세스 (400) 에서 반복된다. 피처들의 마스크 패턴이 격리 피처들과 치밀 피처들을 포함하면, CD 이득은 ALD에 의한 증착 및 제 2 층 에칭 동작들을 반복한 후 동일하거나 실질적으로 유사하다. 피처들의 마스크 패턴이 상이한 재료들을 포함하면, CD 이득은 ALD에 의한 증착 및 제 2 층 에칭 동작들을 반복한 후 동일하거나 실질적으로 유사하다.
도 5a 내지 도 5c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다. 도 6a 내지 도 6c는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 격리 기판 피처들 및 치밀 기판 피처들의 개략적인 예시들이다. 종래의 에칭-증착-에칭 프로세스 대 인시츄 ALD 에칭-증착-에칭 프로세스에서 격리 피처들과 치밀 피처들 사이의 비교는 격리 피처들과 치밀 피처들의 CD 바이어스 및 CD 이득의 효과들을 드러낸다.
도 5a는 기판 (502) 및 피처들 (504a, 504b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (510) 를 도시한다. 피처들 (504a, 504b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (504a, 504b) 의 마스크 패턴은, 치밀 피처들 (504a) 이 격리 피처들 (504b) 보다 높은 피처 밀도를 갖는, 기판 (502) 의 치밀 피처 영역의 치밀 피처들 (504a) 과 기판 (502) 의 격리 피처 영역의 격리 피처들 (504b) 사이에서 구별될 수도 있다. 치밀 피처 영역의 치밀 피처들 (504a) 은 격리 피처 영역의 격리 피처들 (504b) 보다 높은 종횡비를 갖는 갭들을 규정할 수도 있다. 피처들 (504a, 504b) 의 마스크 패턴은 도 5a에 도시된 바와 같이 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 5b는 기판 (502), 피처들 (504a, 504b) 의 마스크 패턴, 및 피처들 (504a, 504b) 의 마스크 패턴 상에 증착된 제 1 패시베이션 층 (506) 을 포함하는 부분적으로 제조된 디바이스 구조체 (520) 를 도시한다. 제 1 패시베이션 층 (506) 은 플라즈마 챔버에서, CVD 또는 PECVD와 같은 종래의 증착 프로세스를 사용하여 증착될 수도 있다. 대안적으로, 제 1 패시베이션 층 (506) 은 피처들 (504a, 504b) 의 마스크 패턴의 일부가 산화 또는 질화를 통해 소비될 수도 있는, 플라즈마 기반 "플래시 (flash)" 패시베이션 기법을 사용하여 증착될 수도 있다. 도 5b에 도시된 바와 같이, 제 1 패시베이션 층 (506) 의 두께는 치밀 피처 영역의 치밀 피처들 (504a) 상보다 격리 피처 영역의 격리 피처들 (504b) 상에서 보다 크다. 격리 피처들 (504b) 은 치밀 피처들 (504a) 보다 많은 증착을 받는다. 따라서, CD 이득은 치밀 피처 영역에서보다 격리 피처 영역에서 보다 크다. 부분적으로 제조된 디바이스 구조체 (520) 는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 후 디바이스 구조체 (510) 를 나타낸다.
도 5c는 기판 (502), 피처들 (504a, 504b) 의 마스크 패턴, 피처들 (504a, 504b) 의 마스크 패턴 상에 증착된 제 1 패시베이션 층 (506), 및 기판 (502) 내 복수의 피처들 (508) 을 포함하는 부분적으로 제조된 디바이스 구조체 (530) 를 도시한다. 복수의 피처들 (508) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (502) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (508) 은 피처들 (504a, 504b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (509) 에 의해 규정될 수도 있다. 피처들 (508) 의 종횡비는 기판 (502) 의 격리 피처 영역에서보다 치밀 피처 영역에서 보다 높을 수도 있다. 도 5c에 도시된 바와 같이, 격리 피처 영역의 CD 바이어스 또는 CD 로딩은 치밀 피처 영역의 CD 바이어스 또는 CD 로딩보다 크다. 플라즈마 챔버에서 종래의 증착 프로세스를 적용하는 것은 증착의 균일도가 종횡비에 종속되기 때문에 정밀한 CD 제어를 허용하지 않는다. 부분적으로 제조된 디바이스 구조체 (530) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (520) 를 나타낸다.
도 6a는 기판 (602) 및 피처들 (604a, 604b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (610) 를 도시한다. 피처들 (604a, 604b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (604a, 604b) 의 마스크 패턴은, 치밀 피처들 (604a) 이 격리 피처들 (604b) 보다 높은 피처 밀도를 갖는, 기판 (602) 의 치밀 피처 영역의 치밀 피처들 (604a) 과 기판 (602) 의 격리 피처 영역의 격리 피처들 (604b) 사이에서 구별될 수도 있다. 치밀 피처 영역의 치밀 피처들 (604a) 은 격리 피처 영역의 격리 피처들 (604b) 보다 높은 종횡비를 갖는 갭들을 규정할 수도 있다. 피처들 (604a, 604b) 의 마스크 패턴은 도 6a에 도시된 바와 같이 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 6b는 기판 (602), 피처들 (604a, 604b) 의 마스크 패턴, 및 피처들 (604a, 604b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (606) 을 포함하는 부분적으로 제조된 디바이스 구조체 (620) 를 도시한다. 제 1 패시베이션 층 (606) 은 상기 기술된 바와 같이, 플라즈마 챔버에서, 인시츄 ALD 프로세스를 사용하여 증착될 수도 있다. 도 6b에 도시된 바와 같이, 제 1 패시베이션 층 (606) 의 두께는 치밀 피처 영역의 치밀 피처들 (604a) 상과 격리 피처 영역 격리 피처들 (604b) 상에서 비교적 균일하다. 제 1 패시베이션 층 (606) 의 두께는 피처들 (604a, 604b) 의 마스크 패턴의 CD를 복구하거나 튜닝하도록 제어될 수도 있다. 그렇게, 후속 에칭에 의해 형성될 피처들의 CD는 정밀하게 튜닝될 수도 있다. 도 6b에 도시된 바와 같이, 치밀 피처 영역의 치밀 피처들 (604a) 과 격리 피처 영역의 격리 피처들 (604b) 사이 CD 이득은 동일하거나 실질적으로 유사하다. 인시츄 ALD를 사용한 치밀 피처들 (604a) 과 격리 피처들 (604b) 사이의 CD 이득 또는 CD 바이어스에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 0.5 ㎚ 이내의 값들을 참조한다. 부분적으로 제조된 디바이스 구조체 (620) 는 플라즈마 챔버에서 인시츄 ALD 프로세스를 사용한 증착 후 디바이스 구조체 (610) 를 나타낸다.
도 6c는 기판 (602), 피처들 (604a, 604b) 의 마스크 패턴, 피처들 (604a, 604b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (606), 및 기판 (602) 내 복수의 피처들 (608) 을 포함하는 부분적으로 제조된 디바이스 구조체 (630) 를 도시한다. 복수의 피처들 (608) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (602) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (608) 은 피처들 (604a, 604b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (609) 에 의해 규정될 수도 있다. 피처들 (608) 의 종횡비는 기판 (602) 의 격리 피처 영역에서보다 치밀 피처 영역에서 보다 높을 수도 있다. 도 6c에 도시된 바와 같이, 치밀 피처 영역과 격리 피처 영역 사이의 CD 바이어스 또는 CD 로딩은 동일하거나 실질적으로 유사하다. 플라즈마 챔버에서 인시츄 ALD를 적용하는 것은 증착 균일도가 종횡비에 독립적이기 때문에 정밀한 CD를 허용한다. 부분적으로 제조된 디바이스 구조체 (630) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (620) 를 나타낸다.
도 7a 내지 도 7c는 플라즈마 챔버에서 종래의 증착 프로세스를 사용하여 증착 및 에칭을 겪는 상이한 재료들의 기판 피처들의 개략적인 예시들이다. 도 8a 내지 도 8c는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 상이한 재료들의 기판 피처들의 개략적인 예시들이다. 종래의 에칭-증착-에칭 프로세스 대 인시츄 ALD 에칭-증착-에칭 프로세스에서 상이한 재료들로 이루어진 피처들 사이의 비교는 상이한 재료들로 이루어진 피처들의 CD 바이어스 및 CD 이득의 효과들을 드러낸다.
도 7a는 기판 (702) 및 피처들 (704a, 704b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (710) 를 도시한다. 피처들 (704a, 704b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (704a, 704b) 의 마스크 패턴은 제 1 재료를 갖는 제 1 피처들 (704a) 및 제 2 재료를 갖는 제 2 피처들 (704b) 을 포함할 수도 있고, 제 2 재료는 제 1 재료와 상이하다. 예로서, 제 1 재료는 실리콘을 포함할 수 있고 제 2 재료는 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 또 다른 예로서, 제 1 재료는 옥사이드를 포함할 수 있고 제 2 재료는 탄소를 포함할 수 있다. 일부 구현예들에서, 피처들 (704a, 704b) 의 마스크 패턴과 같은 마스크는 상이한 피치들을 생성하도록 상이한 재료들을 사용할 수도 있다. 따라서, 제 1 피처들 (704a) 은 제 1 피치를 가질 수도 있고 제 2 피처들 (704b) 은 제 2 피치를 가질 수도 있고, 제 2 피치는 제 1 피치보다 크다. 피처들 (704a, 704b) 의 마스크 패턴은 도 7a에 도시된 바와 같은 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 7b는 기판 (702), 피처들 (704a, 704b) 의 마스크 패턴, 및 제 1 피처들 (704a) 상의 제 1 패시베이션 층 (706a) 및 제 2 피처들 (704b) 상의 제 2 패시베이션 층 (706b) 을 포함하는 부분적으로 제조된 디바이스 구조체 (720) 를 도시한다. 제 1 패시베이션 층 (706a) 및 제 2 패시베이션 층 (706b) 은 플라즈마 챔버에서 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스를 사용하여 형성될 수도 있다. 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스는 기판 (702), 제 1 피처들 (704a), 및 제 2 피처들 (704b) 의 표면을 패시베이팅 재료 (예를 들어, 옥사이드 또는 나이트라이드) 로 변환하기 위해 기판 (702), 제 1 피처들 (704a), 및 제 2 피처들 (704b) 의 표면을 O2 또는 N2과 같은 가스의 분해된 라디칼들의 플라즈마에 노출한다. 상이한 재료들은 상이한 재료들 사이에 가변하는 정도의 패시베이션을 발생시키는, 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스에 상이하게 반응할 수도 있다. 도 7b에 도시된 바와 같이, 제 2 패시베이션 층 (706b) 의 두께는 제 1 패시베이션 층 (706a) 의 두께보다 크다. 이는 제 1 재료보다 두꺼운 패시베이팅 재료로 제 2 재료를 변환하는 결과일 수 있다. 일부 구현예들에서, 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스에 의해 제 1 재료보다 많은 제 2 재료가 소비된다. 따라서, CD 이득은 제 1 피처들 (704a) 에서보다 제 2 피처들 (704b) 에서 보다 크다. 부분적으로 제조된 디바이스 구조체 (720) 는 플라즈마 챔버에서 패시베이션 후 디바이스 구조체 (710) 를 나타낸다.
도 7c는 기판 (702), 피처들 (704a, 704b) 의 마스크 패턴, 제 1 피처들 (704a) 상의 제 1 패시베이션 층 (706a) 및 제 2 피처들 (704b) 상의 제 2 패시베이션 층 (706b) 및 기판 (702) 내 복수의 피처들 (708) 을 포함하는 부분적으로 제조된 디바이스 구조체 (730) 를 도시한다. 복수의 피처들 (708) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (702) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (708) 은 피처들 (704a, 704b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (709) 에 의해 규정될 수도 있다. 제 1 피처들 (704a) 상의 제 1 패시베이션 층 (706a) 의 두께는 제 2 피처들 (704b) 의 제 2 패시베이션 층 (706b) 의 두께와 상이하다. 이뿐 아니라, 제 1 피처들 (704a) 상의 제 1 패시베이션 층 (706a) 의 에칭 내성은 제 2 피처들 (704b) 상의 제 2 패시베이션 층 (706b) 의 에칭 내성과 상이할 수도 있다. 도 7c에 도시된 바와 같이, 제 2 피처들 (704b) 의 CD 바이어스 또는 CD 로딩은 제 1 피처들 (704a) 의 CD 바이어스 또는 CD 로딩보다 크다. 플라즈마 챔버에서 종래의 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스를 적용하는 것은 패시베이션의 균일도가 종횡비에 종속되기 때문에 정밀한 CD 제어를 허용하지 않는다. 부분적으로 제조된 디바이스 구조체 (730) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (720) 를 나타낸다.
도 8a는 기판 (802) 및 피처들 (804a, 804b) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (810) 를 도시한다. 피처들 (804a, 804b) 의 마스크 패턴은 플라즈마 챔버에서 에칭에 따라 패터닝될 수도 있고 규정될 수도 있다. 피처들 (804a, 804b) 의 마스크 패턴은 제 1 재료를 갖는 제 1 피처들 (804a) 및 제 2 재료를 갖는 제 2 피처들 (804b) 을 포함할 수도 있고, 제 2 재료는 제 1 재료와 상이하다. 예로서, 제 1 재료는 실리콘을 포함할 수 있고 제 2 재료는 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 또 다른 예로서, 제 1 재료는 옥사이드를 포함할 수 있고 제 2 재료는 탄소를 포함할 수 있다. 일부 구현예들에서, 피처들 (804a, 804b) 의 마스크 패턴과 같은 마스크는 상이한 피치들을 생성하도록 상이한 재료들을 사용할 수도 있다. 따라서, 제 1 피처들 (804a) 은 제 1 피치를 가질 수도 있고 제 2 피처들 (804b) 은 제 2 피치를 가질 수도 있고, 제 2 피치는 제 1 피치보다 크다. 피처들 (804a, 804b) 의 마스크 패턴은 도 8a에 도시된 바와 같은 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 8b는 기판 (802), 피처들 (804a, 804b) 의 마스크 패턴, 및 피처들 (804a, 804b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (806) 을 포함하는 부분적으로 제조된 디바이스 구조체 (820) 를 도시한다. 제 1 패시베이션 층 (806) 은 상기 기술된 바와 같이, 플라즈마 챔버에서, 인시츄 ALD 프로세스를 사용하여 증착될 수도 있다. 도 8b에 도시된 바와 같이, 제 1 패시베이션 층 (806) 의 두께는 제 1 피처들 (804a) 상과 제 2 피처들 (804b) 상에서 비교적 균일하다. 제 1 패시베이션 층 (806) 의 두께는 피처들 (804a, 804b) 의 마스크 패턴의 CD를 복구하거나 튜닝하도록 제어될 수도 있다. 그렇게, 후속 에칭에 의해 형성될 피처들의 CD는 정밀하게 튜닝될 수도 있다. 도 8b에 도시된 바와 같이, 제 1 재료로 이루어지고 제 1 피치를 갖는 제 1 피처들 (804a) 과 제 2 재료로 이루어지고 제 2 피치를 갖는 제 2 피처들 (804b) 사이 CD 이득은 동일하거나 실질적으로 유사하다. 인시츄 ALD를 사용한 제 1 피처들 (804a) 과 제 2 피처들 (804b) 사이의 CD 이득 또는 CD 바이어스에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 0.5 ㎚ 이내의 값들을 참조한다. 부분적으로 제조된 디바이스 구조체 (820) 는 플라즈마 챔버에서 인시츄 ALD 프로세스를 사용한 증착 후 디바이스 구조체 (810) 를 나타낸다.
도 8c는 기판 (802), 피처들 (804a, 804b) 의 마스크 패턴, 피처들 (804a, 804b) 의 마스크 패턴 상에 컨포멀하게 증착된 제 1 패시베이션 층 (806), 및 기판 (802) 내 복수의 피처들 (808) 을 포함하는 부분적으로 제조된 디바이스 구조체 (830) 를 도시한다. 복수의 피처들 (808) 은 플라즈마 챔버에서 에칭 프로세스에 따라 형성될 수도 있다. 에칭 프로세스는 목표된 깊이로 기판 (802) 에 재료의 층을 이방성으로 에칭할 수도 있다. 복수의 피처들 (808) 은 피처들 (804a, 804b) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (809) 에 의해 규정될 수도 있다. 종래의 플라즈마 기반 "플래시" 패시베이션 프로세스에서 산화 또는 질화를 제 1 피처들 (804a) 의 제 1 재료 중 일부 및 제 2 피처들 (804b) 의 제 2 재료의 일부를 변환하는 대신, 인시츄 ALD 프로세스는 자기-제한 방식으로 흡착된 전구체 재료와 반응한다. 제 1 피처들 (804a) 상의 제 1 패시베이션 층 (806) 의 두께 제 2 피처들 (804b) 상의 제 1 패시베이션 층 (806) 의 두께는 동일하거나 실질적으로 유사하다. 이에 더하여, 인시츄 ALD 프로세스가 패시베이팅 재료를 형성하기 위해 상이한 재료들을 변환하지 않기 때문에 제 1 피처들 (804a) 및 제 2 피처들 (804b) 상의 제 1 패시베이션 층 (806) 의 에칭 내성은 동일하다. 도 8c에 도시된 바와 같이, 제 1 피처들 (804a) 에서 CD 바이어스 또는 CD 로딩은 제 2 피처들 (804b) 에서 CD 바이어스 또는 CD 로딩과 동일하거나 실질적으로 유사하다. 플라즈마 챔버에서 인시츄 ALD를 적용하는 것은 증착 균일도가 재료에 독립적이기 때문에 정밀한 CD를 허용한다. 부분적으로 제조된 디바이스 구조체 (830) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (820) 를 나타낸다.
도 9a 내지 도 9c는 별도의 툴들에서 증착 및 에칭을 겪는 테이퍼링된 기판 피처들의 개략적인 예시들이다. 도 10a 내지 도 10d는 일부 구현예들에 따른, 통합된 ALD 및 에칭 프로세스들을 사용하여 증착 및 에칭을 겪는 테이퍼링된 기판 피처들의 개략적인 예시들이다. 도 9a 내지 도 9c에서 별도의 챔버 또는 툴에서 ALD를 통해 층을 증착하는 대신, 상기 기술된 바와 같은 인시츄 ALD는 격리 피처들과 치밀 피처들 사이에 최소 깊이 로딩으로 CD를 제어하기 위해 에칭-증착 프로세스들을 사이클링할 수도 있다.
도 9a는 기판 (902) 및 피처들 (904) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (910) 를 도시한다. 피처들 (904) 의 마스크 패턴의 피처들 각각은 테이퍼링된 프로파일을 가질 수도 있다. 도 9a에서, 피처들 (904) 의 마스크 패턴 사이의 공간은 치밀 피처 영역의 적어도 일부를 규정할 수도 있고 피처들 (904) 의 마스크 패턴의 왼쪽으로의 공간은 격리 피처 영역의 적어도 일부를 규정할 수도 있다. 따라서, 피처들 (904) 의 마스크 패턴은 피처들 사이에 상이한 피치를 가질 수도 있다. 일부 구현예들에서, 피처들 (904) 의 마스크 패턴은 에칭 동작에 이어 패터닝되고 규정될 수도 있다. 일부 구현예들에서, 피처들 (904) 의 마스크 패턴은 하드 마스크를 포함할 수도 있다. 피처들 (904) 의 마스크 패턴은 도 9a에 도시된 바와 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 9b는 기판 (902), 피처들 (904) 의 마스크 패턴, 및 피처들 (904) 의 마스크 패턴 상에 컨포멀하게 증착된 층 (906) 을 포함하는 부분적으로 제조된 디바이스 구조체 (920) 를 도시한다. 증착된 층 (906) 은 ALD와 같은 적합한 증착 기법을 사용하여 컨포멀하게 증착될 수도 있다. 일부 구현예들에서, 층 (906) 은 패시베이션 층일 수도 있다. 패시베이션 층은 옥사이드 및/또는 나이트라이드를 포함할 수도 있다. 층 (906) 이 컨포멀하게 증착되지만, 층 (906) 의 두께는 피처들 (904) 의 마스크 패턴의 측벽들 및 표면들을 따라 균일하지 않을 수도 있다. 피처들 (904) 사이 공간 또는 피처들 (904) 의 마스크 패턴의 공간 CD는 상대적으로 작거나 좁을 수도 있다. 게다가, 층 (906) 의 증착은 특히, 증착이 에칭 프로세스와 별도의 챔버 또는 툴에서 수행된다면, 상대적으로 두꺼운 층을 발생시킬 수도 있다. 그렇지 않으면, 층 (906) 의 증착은 목표된 두께에 도달하기 전에 몇몇 이송 단계들 및 세정 단계들을 겪을 수도 있다. 도 9b에 도시된 바와 같이, 테이퍼링된 프로파일을 갖는 피처들 (904) 의 마스크 패턴의 좁은 공간 CD와 조합된 두껍게 증착된 층 (906) 이 층 (906) 의 머징 (merging) 을 발생시킨다. 층 (906) 의 머징은 피처들 (904) 사이의 치밀 피처 영역에서 발생할 수도 있다. 치밀 피처 영역의 피처들 (904) 사이의 보다 두꺼운 컨포멀한 증착과 좁은 공간은 치밀 피처 영역에서 "핀치-오프 (pinch-off)"를 야기하고, 층 (906) 의 두께는 격리 피처 영역에서보다 치밀 피처 영역에서 보다 크다. 예를 들어, 피처들 (904) 의 마스크 패턴의 공간 CD가 5 ㎚보다 작고 층 (906) 의 두께가 3 ㎚보다 크고 피처들 (904) 의 마스크 패턴 상에 컨포멀하게 증착되면, 층 (906) 의 "핀치-오프" 또는 머징이 도 9b에 도시된 치밀 피처 영역에서 발생한다. ALD를 사용한 증착을 사용하여도, 치밀 피처 영역의 CD 바이어스 또는 CD 로딩이 여전히 발생할 수도 있다. 부분적으로 제조된 디바이스 구조체 (920) 는 증착 챔버 또는 툴에서 ALD를 사용한 증착 후, 디바이스 구조체 (910) 를 나타낸다.
도 9c는 기판 (902), 피처들 (904) 의 마스크 패턴, 적어도 부분적으로 피처들 (904) 의 마스크 패턴 상의 층 (906), 및 기판 (902) 의 격리 피처 영역의 제 1 깊이까지 연장하는 제 1 피처 (908a) 및 기판 (902) 의 치밀 피처 영역의 제 2 깊이까지 연장하는 제 2 피처 (908b) 를 포함하는 부분적으로 제조된 디바이스 구조체 (930) 를 도시한다. 피처들 (908a, 908b) 은 증착 챔버로부터 분리된 에칭 챔버 또는 플라즈마 챔버에서 에칭 프로세스에 이어 또는 "브레이크-쓰루 (break-through)"로 형성될 수도 있다. "브레이크-쓰루"는 피처들 (908a, 908b) 을 형성하기 위해 적어도 기판 (902) 의 부분을 이방성 에칭 쓰루이다. 피처들 (908a, 908b) 은 피처들 (904) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (909) 에 의해 규정될 수도 있다. 층 (906) 의 적어도 일부는 에칭 후 피처들 (904) 의 마스크 패턴의 측벽들 상에 유지될 수도 있다. 이방성 에칭은 격리 피처 영역에서 기판 (902) 의 표면에서 피처들 (904) 의 좌측으로 층 (906) 의 부분들을 제거할 수도 있고 제 1 피처 (908a) 를 형성하기 위해 격리 피처 영역의 기판 (902) 의 부분들을 제거할 수도 있다. 이방성 에칭은 또한 치밀 피처 영역의 기판 (902) 의 표면에서 피처들 (904) 사이의 층 (906) 의 부분들을 제거할 수도 있고 제 2 피처 (908b) 를 형성하기 위해 치밀 피처 영역의 기판 (902) 의 부분들을 제거할 수도 있다. 제 1 피처 (908a) 는 격리 피처 영역의 제 1 깊이까지 연장하고 제 2 피처 (908b) 는 치밀 피처 영역의 제 2 깊이까지 연장하고, 제 1 깊이는 제 2 깊이보다 크다. 치밀 피처 영역의 "브레이크-쓰루"는 보다 두꺼운 양의 층 (906) 을 에칭 쓰루하기 때문에, 제 2 깊이는 제 1 깊이보다 얕다. 이에 따라, 깊이 로딩은 격리 피처 영역과 치밀 피처 영역 사이에서 발생한다. 부분적으로 제조된 디바이스 구조체 (930) 는 플라즈마 챔버 또는 에칭 챔버에서 에칭 후 디바이스 구조체 (920) 를 나타낸다.
도 10a는 기판 (1002) 및 피처들 (1004) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (1010) 를 도시한다. 피처들 (1004) 의 마스크 패턴의 피처들 각각은 테이퍼링된 프로파일을 가질 수도 있다. 도 10a에서, 피처들 (1004) 의 마스크 패턴 사이의 공간은 치밀 피처 영역의 적어도 일부를 규정할 수도 있고 피처들 (1004) 의 마스크 패턴의 좌측으로의 공간은 격리 피처 영역의 적어도 일부를 규정할 수도 있다. 따라서, 피처들 (1004) 의 마스크 패턴은 피처들 사이의 상이한 피치를 가질 수도 있다. 일부 구현예들에서, 피처들 (1004) 의 마스크 패턴은 에칭 동작에 이어 패터닝되고 규정될 수도 있다. 일부 구현예들에서, 피처들 (1004) 의 마스크 패턴은 하드 마스크를 포함할 수도 있다. 피처들 (1004) 의 마스크 패턴은 도 10a에 도시된 바와 동일하거나 실질적으로 유사한 CD를 가질 수도 있다.
도 10b는 기판 (1002) 및 피처들 (1004) 의 마스크 패턴을 포함하는 부분적으로 제조된 디바이스 구조체 (1020) 를 도시하고, 피처들 (1004) 의 마스크 패턴의 테이퍼링된 프로파일은 에칭에 의해 부분적으로 수정되거나 직선화 (straighten) 된다. 에칭 이전에, 도 10b에 도시된 바와 같이 일부 구현예들에서, 에칭 동작은 증착 이전에 수행될 수도 있다. 이방성 에칭은 마스크 프로파일을 직선화하고 후속 증착의 모든 "핀치-오프" 또는 머징 가능성을 감소시키기 위해 피처들 (1004) 의 마스크 패턴의 에지들을 제거할 수도 있다. 이방성 에칭은 또한 격리 피처 영역 및 치밀 피처 영역의 기판 (1002) 의 적어도 일부를 제거할 수도 있다. 에칭 동작은 격리 피처 영역에 제 1 얕은 피처 (1008a) 그리고 치밀 피처 영역에 제 2 얕은 피처 (1008b) 를 형성하고, 얕은 피처들 (1008a, 1008b) 각각의 깊이는 동일하거나 실질적으로 유사하다. 얕은 피처들 (1008a, 1008b) 의 깊이에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 ± 5 ％ 이내의 값들을 참조한다. 에칭 동작은 또한 후속 증착 동작들에서 사용된 플라즈마 챔버에서 수행될 수도 있다. 부분적으로 제조된 디바이스 구조체 (1020) 는 플라즈마 챔버에서 피처들 (1004) 의 마스크 패턴을 수정하기 위해 에칭 후의 디바이스 구조체 (1010) 를 나타낸다.
도 10c는 기판 (1002), 직선화된 프로파일을 갖는 피처들 (1004) 의 마스크 패턴, 및 피처들 (1004) 의 마스크 패턴 상에 컨포멀하게 증착된 층 (1006) 을 포함하는 부분적으로 제조된 디바이스 구조체 (1030) 를 도시한다. 증착된 층 (1006) 은 플라즈마 챔버에서 상기 기술된 바와 같이 인시츄 ALD를 사용하여 컨포멀하게 증착될 수도 있다. 일부 구현예들에서, 층 (1006) 은 패시베이션 층일 수도 있다. 패시베이션 층은 옥사이드 및/또는 나이트라이드를 포함할 수도 있다. 층 (1006) 의 증착은 특히 증착이 후속 에칭 프로세스와 동일한 챔버에서 수행되기 때문에, 상대적으로 박층을 발생시킬 수도 있다. 예를 들어, 층 (1006) 은 약 3 ㎚ 이하, 또는 약 0.3 ㎚ 내지 약 2 ㎚의 두께를 가질 수도 있다. 층 (1006) 의 목표된 두께는 상이한 챔버들 또는 툴들 사이에서 이송할 필요 없이 플라즈마 챔버에서 증착-에칭 동작들 사이에서 순차적으로 사이클링함으로써 달성될 수도 있다. 게다가, 피처들 (1004) 사이의 공간 또는 피처들 (1004) 의 마스크 패턴의 공간 CD는 도 10b에서 이방성 에칭을 수행함으로써 확대될 수도 있다. 도 10c에 도시된 바와 같이, 층 (1006) 의 두께는 피처들 (1004) 의 마스크 패턴의 측벽들 및 표면들을 따라 상대적으로 균일하다. 층 (1006) 은 부분적으로 확대된 CD 공간, 직선화된 마스크 프로파일, 및 인시츄 ALD를 사용하여 피처들 (1004) 의 마스크 패턴 상에 박형으로 증착된 층 (1006) 으로 인해 치밀 피처 영역에서 "핀치-오프" 및 머징을 방지한다. ALD 증착 단계 및 이방성 에칭 단계는 핀치 오프 또는 깊이 로딩 없이 최종 CD 타깃에 도달하도록 사이클들로 반복될 수 있다. CD 바이어스 또는 CD 로딩은 치밀 피처 영역 및 격리 피처 영역에서 동일하거나 실질적으로 유사하다. 치밀 피처 영역 및 격리 피처 영역 층 (1006) 의 CD 바이어스에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 0.3 ㎚ 이내의 값들을 참조한다. 컨포멀하게 증착된 층 (1006) 의 두께는 기판 (1002) 에서 형성될 후속 피처들의 CD를 제어하도록 사용될 수도 있다. 부분적으로 제조된 디바이스 구조체 (1030) 는 플라즈마 챔버에서 ALD를 사용한 증착 후 디바이스 구조체 (1020) 를 나타낸다.
도 10d는 기판 (1002), 직선화된 프로파일을 갖는 피처들 (1004) 의 마스크 패턴, 컨포멀하게 증착된 피처들 (1004) 의 마스크 패턴 상의 층 (1006), 및 기판 (1002) 의 격리 피처 영역의 제 1 깊이까지 연장하는 제 1 피처 (1018a) 및 기판 (1002) 의 치밀 피처 영역의 제 2 깊이까지 연장하는 제 2 피처 (1018b) 를 포함하는 부분적으로 제조된 디바이스 구조체 (1030) 를 도시한다. 피처들 (1018a, 1018b) 은 플라즈마 챔버에서 에칭 프로세스에 이어 또는 "브레이크-쓰루"로 형성될 수도 있다. "브레이크-쓰루"는 피처들 (1018a, 1018b) 을 형성하기 위해 적어도 기판 (1002) 의 부분을 이방성 에칭 쓰루이다. 피처들 (1018a, 1018b) 은 피처들 (1004) 의 마스크 패턴 아래에 놓인 복수의 구조체들 (1009) 에 의해 규정될 수도 있다. 층 (1006) 의 적어도 일부는 에칭 후 피처들 (1004) 의 마스크 패턴의 측벽들 상에 유지될 수도 있다. 이방성 에칭은 격리 피처 영역 및 치밀 피처 영역의 기판 (1002) 의 부분들을 제거할 수도 있다. 제 1 피처 (1018a) 는 격리 피처 영역의 제 1 깊이까지 연장하고 제 2 피처 (1018b) 는 치밀 피처 영역의 제 2 깊이까지 연장하고, 제 1 깊이와 제 2 깊이 사이의 깊이 변화는 동일하거나 실질적으로 유사하다. 치밀 피처 영역 및 격리 피처 영역에서 피처들 (1018a, 1018b) 사이의 깊이 변화 또는 깊이 로딩에 대해, 본 개시 전반에서 "실질적으로 유사"는 언급된 값의 ± 5 ％ 이내의 값들을 참조한다. 도 10d에서 수행된 이방성 에칭 후, ALD 동작 및 에칭 동작의 부가적인 사이클들이 피처들 (1018a, 1018b) 의 목표된 CD가 달성될 때까지 플라즈마 챔버에서 반복될 수도 있다. 이는 피처들 (1018a, 1018b) 의 CD의 미세 튜닝을 허용한다. ALD 동작 및 에칭 동작의 부가적인 사이클들은 격리 피처 영역과 치밀 피처 영역 사이에 최소 깊이 로딩으로 반복될 수도 있다. 부분적으로 제조된 디바이스 구조체 (1040) 는 플라즈마 챔버에서 에칭 후 디바이스 구조체 (1030) 를 나타낸다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 이는 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시예들은 제한이 아닌 예시로서 간주되어야 하고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (20)

  1. 플라즈마 챔버에서, 피처들의 마스크 패턴을 형성하도록 기판의 제 1 층을 에칭하는 단계로서, 상기 피처들의 마스크 패턴은 상기 피처들의 마스크 패턴에 의해 형성될 복수의 구조체들의 목표된 폭보다 작은 폭을 갖는, 상기 에칭하는 단계;
    상기 플라즈마 챔버에서, 원자 층 증착 (ALD: atomic layer deposition) 에 의해 상기 피처들의 마스크 패턴 상에 제 1 패시베이션 층을 증착하는 단계로서, 상기 제 1 패시베이션 층은 상기 피처들의 마스크 패턴의 상기 폭을 상기 목표된 폭으로 증가시키는 두께로 증착되는, 상기 제 1 패시베이션 층을 증착하는 단계; 및
    상기 플라즈마 챔버에서, 상기 목표된 폭을 갖는 상기 복수의 구조체들을 형성하도록 상기 기판의 제 2 층을 에칭하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 피처들의 마스크 패턴은 격리 (isolated) 피처 영역에 하나 이상의 격리 피처들 및 상기 격리 피처 영역보다 높은 피처 밀도를 갖는 치밀 (dense) 피처 영역에 하나 이상의 치밀 피처들을 포함하는, 방법.
  3. 제 2 항에 있어서,
    상기 제 1 패시베이션 층을 증착한 후 상기 격리 피처 영역의 상기 하나 이상의 격리 피처들과 상기 치밀 피처 영역의 상기 하나 이상의 치밀 피처들 사이의 CD (critical dimension) 이득은 동일하거나 실질적으로 유사한, 방법.
  4. 제 2 항에 있어서,
    상기 기판의 상기 제 2 층의 에칭 후 상기 격리 피처 영역과 상기 치밀 피처 영역 사이의 깊이 변화는 동일하거나 실질적으로 유사한, 방법.
  5. 제 2 항에 있어서,
    상기 플라즈마 챔버에서 ALD에 의한 증착 및 상기 제 2 층 에칭 단계들을 반복하는 단계를 더 포함하고, 상기 ALD에 의한 증착 및 상기 제 2 층 에칭 단계들을 반복하는 단계 후 상기 격리 피처 영역의 격리 피처들과 상기 치밀 피처 영역의 치밀 피처들 사이의 CD 이득은 동일하거나 실질적으로 유사한, 방법.
  6. 제 2 항에 있어서,
    상기 하나 이상의 격리 피처들과 상기 하나 이상의 치밀 피처들 사이 상기 피처들의 마스크 패턴의 CD는 상기 제 1 패시베이션 층을 증착하기 이전에 동일하거나 실질적으로 유사한, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 구조체들은 적어도 제 1 종횡비를 갖는 제 1 피처 및 상기 제 1 종횡비와 상이한 제 2 종횡비를 갖는 제 2 피처를 규정하고, 상기 제 1 피처와 상기 제 2 피처 사이의 CD 이득은 상기 기판의 상기 제 2 층의 에칭 후 동일하거나 실질적으로 유사한, 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 피처들의 마스크 패턴은 제 1 재료를 갖는 하나 이상의 제 1 피처들 및 상기 제 1 재료와 상이한 제 2 재료를 갖는 하나 이상의 제 2 피처들을 포함하고, 상기 하나 이상의 제 1 피처들과 상기 하나 이상의 제 2 피처들 사이의 CD 이득은 상기 제 1 패시베이션 층 증착 후 동일하거나 실질적으로 유사한, 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 챔버에서 ALD에 의한 증착 및 상기 제 2 층 에칭 단계들을 반복하는 단계를 더 포함하고, 상기 하나 이상의 제 1 피처들과 상기 하나 이상의 제 2 피처들 사이의 CD 이득은 ALD에 의한 증착 및 상기 제 2 층 에칭 단계들의 반복 후 동일하거나 실질적으로 유사한, 방법.
  10. 제 8 항에 있어서,
    상기 제 1 재료는 실리콘을 포함하고 그리고 상기 제 2 재료는 실리콘-게르마늄 또는 게르마늄을 포함하는, 방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버에서 ALD에 의한 증착 및 상기 제 2 층 에칭 단계들은 단계들 사이에 진공 파괴 (vacuum break) 를 도입하지 않고 수행되는, 방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 목표된 폭은 상기 복수의 구조체들의 목표된 CD에 대응하는, 방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 구조체들의 CD는 약 20 ㎚ 이하인, 방법.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 패시베이션 층의 두께는 약 0.5 ㎚ 내지 약 3 ㎚인, 방법.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 피처들의 마스크 패턴의 피처들 중 하나 이상은 테이퍼링된 (tapered) 프로파일을 갖고, 그리고 상기 방법은 ALD에 의해 상기 제 1 패시베이션 층을 증착하기 전 상기 테이퍼링된 프로파일을 수정하도록 상기 피처들의 마스크 패턴의 적어도 부분을 이방성으로 에칭하는 단계를 더 포함하는, 방법.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 피처들의 마스크 패턴의 공간 CD는 약 5 ㎚ 이하인, 방법.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 플라즈마 챔버에서, 상기 기판의 상기 제 2 층 에칭 후 ALD에 의해 상기 복수의 구조체들 상에 제 2 패시베이션 층을 증착하는 단계로서, 상기 제 2 패시베이션 층은 목표된 CD 이득에 대응하는 두께로 증착되는, 상기 제 2 패시베이션 층을 증착하는 단계를 더 포함하는, 방법.
  18. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 패시베이션 층은 실리콘 옥사이드 (SiOx) 를 포함하는, 방법.
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판의 상기 제 2 층을 에칭하는 단계는 최종 목표된 깊이보다 낮은 깊이로 상기 제 2 층을 에칭하는, 방법.
  20. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    ALD에 의해 상기 제 1 패시베이션 층을 증착하는 단계는,
    상기 피처들의 마스크 패턴 상에 흡착하도록 상기 플라즈마 챔버 내로 전구체를 도입하는 단계,
    흡착이 제한되는 양 (adsorption-limited amount) 의 상기 제 1 패시베이션 층을 형성하도록 플라즈마로 상기 전구체를 변환하는 단계, 및
    상기 제 1 패시베이션 층의 두께가 상기 피처들의 마스크 패턴 상에 증착될 때까지 상기 전구체를 도입하는 단계 및 상기 전구체를 변환하는 단계를 반복하는 단계를 포함하는, 방법.
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