TW201936965A - 針對臨界尺寸控制在單一電漿腔室中的原子層沉積和蝕刻 - Google Patents

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Abstract

本文描述利用整合式原子層沉積(ALD)及蝕刻處理之基板特徵部的臨界尺寸(CD)控制方法及設備。方法包含：蝕刻以在基板上形成特徵部遮罩圖案，該特徵部遮罩圖案所具有的寬度小於待後續由該特徵部遮罩圖案所形成的結構之期望寬度；藉由ALD以保形地沉積鈍化層，其使該特徵部遮罩圖案之寬度增加至該期望寬度；以及蝕刻該基板之膜層至期望深度以形成具有該期望寬度的複數結構。

Description

針對臨界尺寸控制在單一電漿腔室中的原子層沉積和蝕刻
本揭示內容大體上關於在半導體裝置製造中之整合式沉積及蝕刻處理，更具體而言，關於在積體電路製造中之臨界尺寸控制之整合式原子層沉積(ALD)及蝕刻處理。
隨著半導體工業中之裝置及特徵部尺寸持續縮小，小臨界尺寸之特徵部之圖案化在先進積體電路(ICs)之製造中將持續變得重要。現今的微影方法可能受限於其圖案化小臨界尺寸特徵部的能力。
此揭示內容係關於臨界尺寸(CD)控制之方法。該方法包含在一電漿腔室中蝕刻基板的第一層以形成特徵部遮罩圖案，該特徵部遮罩圖案所具有的寬度小於待由該特徵部遮罩圖案所形成的複數結構之期望寬度。該方法更包含在該電漿腔室中藉由原子層沉積(ALD)以在該特徵部遮罩圖案上沉積第一鈍化層，該第一鈍化層係沉積以具有使該特徵部遮罩圖案之寬度增加至該期望寬度的厚度。該方法更包含在該電漿腔室中蝕刻該基板的第二層以形成具有該期望寬度的該複數結構。
在一些實施例中，該特徵部遮罩圖案包含在孤立特徵部區域中的一或更多孤立特徵部、及在密集特徵部區域中的一或更多密集特徵部，該密集特徵部區域具有比該孤立特徵部區域更大的特徵部密度。在沉積該第一鈍化層之後，CD增益在該孤立特徵部區域中的該一或更多孤立特徵部、與該密集特徵部區域中的該一或更多密集特徵部之間係相同或實質上相似的。在蝕刻該基板的該第二層之後，深度變化在該孤立特徵部區域與該密集特徵部區域之間係相同或實質上相似的。在一些實施例中，該方法更包含在該電漿腔室中重複藉由ALD進行沉積及蝕刻該第二層之操作，其中，在重複藉由ALD進行沉積及蝕刻該第二層之操作之後，CD增益在該孤立特徵部區域中的孤立特徵部、與該密集特徵部區域中的密集特徵部之間係相同或實質上相似的。在一些實施例中，該特徵部遮罩圖案包含具有第一材料的一或更多第一特徵部、及具有第二材料的一或更多第二特徵部，該第二材料係不同於該第一材料，其中，在沉積該第一鈍化層之後，CD增益在該一或更多第一特徵部、與該一或更多第二特徵部之間係相同或實質上相似的。在一些實施例中，在不於操作之間引入真空破壞的情況下執行在該電漿腔室中藉由ALD進行沉積及蝕刻該第二層之操作。在一些實施例中，該第一鈍化層的厚度係介於約0.5 nm至約3 nm之間。在一些實施例中，該方法更包含在蝕刻該基板的該第二層之後，在該電漿腔室中藉由ALD以在該複數結構上沉積第二鈍化層，該第二鈍化層係沉積以具有對應於一期望CD增益的厚度。在一些實施例中，該第一鈍化層包含矽氧化物(SiOx )。在一些實施例中，藉由ALD以沉積該第一鈍化層之步驟包含：將前驅物導入該電漿腔室中以吸附於該特徵部遮罩圖案上，利用電漿使該前驅物轉化以形成吸附受限量的該第一鈍化層，以及重複將該前驅物導入及使該前驅物轉化之操作，直到在該特徵部遮罩圖案上沉積該厚度之該第一鈍化層為止。
以下參照圖式以進一步說明該等及其他態樣。
前言
在以下的敘述中，說明了大量的特定細節，以提供對本發明的徹底理解。在毋須若干或全部此等特定細節之情況下即可實行本發明。在其他範例中，為了不使本發明晦澀難懂，習知的處理操作不會有詳細描述。雖然本發明與特定實施例一同敘述，但應理解，並非試圖限制本發明。
在本揭示內容中，用語「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」、及「部分加工之積體電路」係可互換地使用。該領域中具通常知識者將會理解：用語「部分加工之積體電路」可指涉在其上的積體電路加工之許多階段之任一者期間的矽晶圓。用於半導體裝置產業中的晶圓或基板通常具有200 mm、或300 mm、或450 mm的直徑。以下的詳細說明假設在晶圓上施行本揭示內容。然而，本揭示內容並非如此受限。工件可為各種外形、尺寸、及材料。除了半導體晶圓之外，可利用本揭示內容的其他工件包含各種物件，例如印刷電路板等。 整合式蝕刻/ALD處理設備
隨著特徵部尺寸縮小、節距變得更小、且互補式金屬氧化物半導體(CMOS)技術進展至更小的節點，薄保形沉積技術將繼續變得重要。原子層沉積(ALD)為非常適合沉積薄保形膜的成膜技術，因為ALD沉積單一薄層的材料，厚度受到一或更多前驅反應物的量所限制，該一或更多前驅反應物可在本身的成膜化學反應之前吸附於基板表面上(亦即，形成吸附受限層)。藉由ALD而形成的每一層係薄且保形的，且所形成之膜係實質上與底下的裝置結構及特徵部之形狀一致。
習知上，在分別的工具或平台上執行ALD及蝕刻處理。例如，ALD腔室不進行蝕刻處理，而蝕刻腔室不進行ALD處理。進行沉積處理的電漿蝕刻腔室利用電漿誘發之沉積處理以形成膜，該等膜係不保形的且係與深寬比相依的。
依據一些實施例，圖1為用於執行蝕刻及ALD操作的範例處理設備之示意圖。處理設備100可為一感應耦合式電漿處理設備。處理設備100包含諸如電漿蝕刻腔室之電漿腔室132。在一些實施例中，由加州費利蒙的蘭姆研究公司所生產的Kiyo™反應器為一合適反應器之範例，該反應器可用作電漿蝕刻腔室。
有關用於執行蝕刻及ALD操作之處理設備100的細節係在以下美國專利申請案中敘述：由Zhou等人於2017年08月04日提交的案名為「INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCH CHAMBER AND IN-SITU ETCH-ALP METHOD」的美國專利申請案第15/669,871號，為所有目的而藉由參照全文將其引入。
電漿腔室132可包含可由腔室壁114及窗部106所界定的整體腔室結構。窗部106可由石英或其他介電材料所製成。在一些實施例中，電漿腔室132包含設置於電漿腔室132內部的基板支座116。在一些實施例中，基板支座116為用以支撐基板112的靜電夾頭，在該基板112上執行沉積/蝕刻處理。靜電夾頭可包含靜電電極，用以夾持及解除夾持基板112。可為此目的而提供濾波器及DC箝位電源(未圖示)。亦可提供用於將基板112抬升離開基板支座116的其他控制系統。基板支座116係配置以接收及固持基板112。
在一些實施例中，基板支座116可包含加熱器(未圖示)以加熱基板112。基板支座116可於提高的溫度下操作，例如介於約-20°C至約150°C之間。溫度會取決於處理操作及特定配方。在一些實施例中，電漿腔室132亦可於特定壓力下操作，例如介於約1 mTorr至約1 Torr之間的壓力。
在一些實施例中，處理設備100可包含射頻(RF)電源120，其可用於為基板支座116提供偏壓/供電。RF電源120可由一或更多RF產生器所界定。若設置複數RF產生器，則可使用不同的頻率以達到各種調諧特性。偏壓匹配電路118係耦接於RF電源120與基板支座116之間。藉此方式，RF電源120係連接至基板支座116。
線圈134係定位於窗部106上方。線圈134可由導電材料所製成，且包含至少一個完整的匝。圖1中所示之線圈134包含至少三匝。RF電源121係配置以將RF功率供應至線圈134。匹配電路102係耦接於RF電源121與線圈134之間。藉此方式，RF電源121係連接至線圈134。在一些實施例中，選用性的法拉第屏蔽(未圖示)係定位於線圈134與窗部106之間。可使法拉第屏蔽相對於線圈134而維持於一間隔關係。可將法拉第屏蔽緊接地設置於窗部106上方。法拉第屏蔽可防止金屬或其他物種沉積於電漿腔室132之窗部106上。
RF功率係從RF電源121供應至線圈134，以使RF電流流過線圈134。流過線圈134的RF電流可在線圈134周圍產生電磁場。電磁場在電漿腔室132內產生感應電流，該感應電流作用於存在於電漿腔室132中的氣體以產生電漿。來自電漿的各種離子及/或自由基可與基板112相互作用，以執行沉積或蝕刻操作。
在一些實施例中，處理設備100選用性地包含電漿格柵(未圖示)，其可用以將電漿腔室132分為上部及下部。電漿格柵可用以限制進入電漿腔室132之下部的熱電子量。在一些實施例中，處理設備100係設計以操作使得存在於電漿腔室132之下部中的電漿為離子-離子電漿，而存在於電漿腔室132之上部中的電漿為電子-離子電漿。
處理氣體可透過第一氣體注射器104而從電漿腔室132之頂部、及/或透過第二氣體注射器110而從電漿腔室132之側面導入至電漿腔室132中。處理氣體可包含經汽化之液體前驅物或經汽化之固體前驅物，其可在處理設備100上游的固體源蒸發器(未圖示)中汽化。可透過第一氣體注射器104及/或第二氣體注射器110而供應一或更多反應物氣體。在一些實施例中，可以噴淋頭取代氣體注射器104、110。應理解，可提供額外的或其他的氣體供應部，俾將不同的氣體供應至電漿腔室132以進行各種類型的操作。
將氣體注入電漿腔室132中的各種方式顯示：可從各種位置將處理氣體、經汽化之液體前驅物、及/或經汽化之固體前驅物提供至電漿腔室132中。在一些實施例中，僅使用第一氣體注射器104。在一些其他的實施例中，僅使用第二氣體注射器110。在一些其他的實施例中，使用第一氣體注射器104與第二氣體注射器110兩者。在一些實施例中，歧管122控制將哪些氣體供應至不同氣體管線之各者。歧管122使任何類型的氣體(反應物、載體、前驅物等)能夠從不同氣體管線之任一者提供。在一些實施例中，載體氣體可包含諸如氧(O2 )、氮(N2 )、及氦(He)之氣體。該等氣體可在未混合的情況下導入至電漿腔室132中、或可在導入至電漿腔室132中之前與其他氣體混合。
歧管122可用於選擇、切換、及/或混合來自輸送系統128中之各別輸送系統的輸出。在一些實施例中，輸送系統128可包含蝕刻氣體輸送系統127及液體輸送系統129。可配置蝕刻氣體輸送系統127以輸出蝕刻劑氣體。蝕刻劑氣體之範例包含(但不限於)氯(Cl2 )、溴化氫(HBr)、及六氟化硫(SF6 )。可配置液體輸送系統129以提供液體前驅物，在ALD處理中液體前驅物被汽化並以蒸氣形式輸送。經汽化之液體前驅物可被導入至電漿腔室132中，並可吸附於基板112之表面上。可使用電漿使經吸附之前驅物轉化以形成吸附受限量的膜。範例液體前驅物可具有以下化學式之化學組成：Cx Hy Nz Oa Sib 。
真空泵浦130係連接至電漿腔室132，且可用以從電漿腔室132中抽出處理氣體並維持電漿腔室132內的特定壓力。可將閥126設置於排放部124與真空泵浦130之間，俾控制施用於電漿腔室132之真空抽吸的量。在一些實施例中，真空泵浦130可為一或二級機械乾式泵浦及/或渦輪分子泵浦。在一些實施例中，可在每次完成ALD處理之後啟動真空泵浦130以將電漿腔室132排淨。
當於無塵室或製造設施中裝設處理設備100時，可將其耦接至設施(未顯示)。設施包含提供處理氣體、真空、溫度控制、以及環境粒子控制的管路。當該等設施被裝設於標的製造設施中時，其可耦接至處理設備100。此外，可將處理設備100耦接至傳送腔室，該傳送腔室容許機械臂利用自動化系統將基板傳送進出電漿腔室132。
在一些實施例中，系統控制器108(其可包括一或更多實體或邏輯控制器)控制處理設備100的一些或所有操作。系統控制器108可包括一或更多記憶裝置與一或更多處理器。處理器可包含中央處理單元(CPU)或電腦、類比及/或數位輸入/輸出連接件、步進馬達控制板、與其他類似元件。在處理器上執行用以執行適當的控制操作之指令。該等指令可在與系統控制器108相關的記憶裝置上儲存，或可透過網路提供該等指令。在某些實施例中，系統控制器108執行系統控制軟體。
系統控制軟體可包含控制以下腔室操作條件之任一或多者之應用及/或大小之時序的指令：氣體之混合及/或組成、腔室壓力、腔室溫度、晶圓/晶圓支座溫度、施加至基板之偏壓(其在許多實施例中可為零)、施加至線圈或其他電漿產生元件的頻率及功率、基板位置、基板移動速度、以及由工具所執行的特定處理之其他參數。系統控制軟體可以任何適當方式配置。例如，可寫入各種處理工具元件之子程式或控制物件，以控制處理工具元件的操作，該等處理工具元件係執行各種處理工具之處理所必須的。可以任何合適的電腦可讀取程式語言為系統控制軟體編碼。
在一些實施例中，系統控制軟體包含輸入/輸出控制(IOC)序列指令，用以控制上述的各種參數。例如，半導體製造處理之每一階段可包含以系統控制器108執行的一或更多指令。例如，用以設定一階段之處理條件的指令可包含在相對應的配方階段中。在一些實施例中，可依序配置配方階段，俾使摻雜處理中的步驟係以該處理階段之特定順序加以執行。例如，可配置配方以執行蝕刻操作、且包含在蝕刻操作之各者之間執行的ALD處理之一或更多循環。
在一些實施例中，系統控制器108配置有用以執行以下操作之一或多者的指令：在電漿腔室132中蝕刻基板112的第一層以形成特徵部遮罩圖案，該特徵部遮罩圖案所具有的寬度小於待由該特徵部遮罩圖案所形成的複數結構之期望寬度；在電漿腔室132中藉由ALD以在該特徵部遮罩圖案上沉積第一鈍化層，該第一鈍化層係沉積以具有使該特徵部遮罩圖案之寬度增加至該期望寬度的厚度；以及在電漿腔室132中蝕刻基板112的第二層以形成具有該期望寬度的該複數結構。於電漿腔室132中，在不引入真空破壞的情況下執行蝕刻及沉積操作。在一些實施例中，系統控制器108係進一步配置以執行以下操作：在電漿腔室132中重複藉由ALD進行沉積及蝕刻之操作。
在一些實施例中，可採用其他電腦軟體及/或程式。為此用途的程式或程式之部分的範例包含基板定位程式、處理氣體組成控制程式、壓力控制程式、加熱器控制程式、以及RF電源控制程式。
在一些情況下，系統控制器108控制氣體濃度、基板移動、及/或供應至線圈134及/或基板支座116的功率。系統控制器108可透過以下方式而控制氣體濃度：例如開啟及關閉相關的閥以產生一或更多進氣流，該一或更多進氣流提供適當濃度的必要反應物。可透過以下方式而控制基板移動：例如指示基板定位系統依需求而移動。供應至線圈134及/或基板支座116的功率可加以控制俾提供特定的RF功率位準。若使用格柵，則可藉由系統控制器108以調整RF功率，俾在電漿腔室132之上部中產生電子-離子電漿，而在電漿腔室132之下部中產生離子-離子電漿。此外，可配置系統控制器108，以在電子-離子電漿不形成於電漿腔室132之下部中之情況下將功率供應至基板支座116。
系統控制器108可基於感測器輸出(例如當功率、電位、壓力等達到某閾值時)、操作時序(例如在製程中的某些時刻開啟閥)、或基於從使用者所接收之指令而控制該等或其他態樣。
在一些實施例中，系統控制器108為系統的部分，該系統可為上述範例的部分。此類系統可包含半導體處理設備，含一或複數處理工具、一或複數腔室、用於處理的一或複數工作台、及/或特定處理元件(晶圓底座、氣流系統等)。該等系統可與電子裝置整合，以於半導體晶圓或基板之處理前、處理期間、及處理後控制其操作。可將該等電子裝置稱為「控制器」，其可控制一或複數系統的各種元件或子部件。依據處理之需求及/或系統之類型，可將系統控制器108程式化以控制本文中所揭示之處理的任一者，包含處理氣體之輸送、溫度設定(如：加熱及/或冷卻)、壓力設定、真空設定、功率設定、RF產生器設定、RF匹配電路設定、頻率設定、流動速率設定、流體輸送設定、位置及操作設定、進出工具及連接至特定系統或與特定系統介面接合的其他傳送工具及/或負載閘之基板傳送。
廣泛而言，可將系統控制器108定義為具有接收指令、發送指令、控制操作、允許清潔操作、允許端點量測等之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。該積體電路可包含儲存程式指令的韌體形式之晶片、數位信號處理器(DSPs)、定義為特殊應用積體電路(ASICs)之晶片、及/或執行程式指令(如軟體)之一或更多的微處理器或微控制器。程式指令可為以各種個別設定(或程式檔案)之形式傳送到系統控制器108的指令，其定義用以在半導體基板上、或針對半導體基板、或對系統執行特定處理的操作參數。在一些實施中，該等操作參數可為由製程工程師所定義之配方的部分，該配方係用以在基板之一或更多的膜層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶粒的製造期間，完成一或更多的處理步驟。
在一些實施中，系統控制器108可為電腦的部分或耦接至電腦，該電腦係與系統整合、耦接至系統、或透過網路連接至系統、或上述之組合。例如，系統控制器108係可位於「雲端」、或為晶圓廠主機電腦系統的全部或部分，其可允許基板處理之遠端存取。該電腦能達成對該系統之遠端存取，以監視製造操作之目前進度、查看過去製造操作之歷史、查看來自多個製造操作之趨勢或性能指標，俾改變目前處理之參數，以設定處理步驟而接續目前的處理、或開始新的處理。在一些範例中，遠端電腦(如伺服器)可透過網路將處理配方提供給系統，該網路可包含區域網路或網際網路。該遠端電腦可包含可達成參數及/或設定之輸入或編程的使用者介面，該等參數或設定接著自該遠端電腦傳送至該系統。在一些範例中，系統控制器108接收資料形式之指令，在一或更多的操作期間，其針對該待執行的處理步驟之各者而指定參數。應理解，該等參數可特定於待執行之處理的類型、及工具(系統控制器108係配置成與該工具介面接合或控制該工具)的類型。因此，如上所述，系統控制器108可分散，例如藉由包含一或更多的分離的控制器，其透過網路連接在一起並朝共同的目標而作業，例如本文中所敘述之處理及控制。用於此類目的之分開的系統控制器108之範例可為腔室上之一或更多的積體電路，其與位於遠端(例如為平台等級、或為遠端電腦的部分)之一或更多的積體電路連通，其結合以控制該腔室上的處理。
範例系統可包含(但不限於)電漿蝕刻腔室或模組、沉積腔室或模組、旋轉沖洗腔室或模組、金屬電鍍腔室或模組、潔淨腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、徑跡腔室或模組、及可與半導體基板之製造及/或生產有關或用於其中的任何其他半導體處理系統。
如上所述，依據將藉由工具執行之(複數)處理步驟，系統控制器108可與半導體製造工廠中之下列一或更多者進行通訊：其他工具電路或模組、其他工具元件、群集工具、其他工具介面、鄰接之工具、鄰近之工具、遍布工廠的工具、主電腦、另一系統控制器108、或材料運輸中所使用之工具，該材料運輸中所使用之工具將基板容器輸送往返於工具位置及/或裝載埠。 圖案化及臨界尺寸
隨著裝置特徵部縮小且半導體裝置中的節距變小，控制和微調基板特徵部的臨界尺寸(CD)變得更為重要。CD亦可稱為「最小特徵部尺寸」或「目標設計準則」。在一些實施例中，CD可指涉最小的幾何特徵部之尺寸(例如，互連線、接觸窗、渠溝等的寬度)。在一些實施例中，CD可指涉圖案化處理可達成的最窄寬度。
圖案化方法用於許多半導體製造處理中，以達成期望的臨界尺寸。遮罩(例如光阻圖案或硬遮罩)可具有一CD，其為最小特徵部之寬度。在一些實施例中，當透過遮罩而執行蝕刻操作時可形成特徵部。
在追求具有更小CD的特徵部時，需要具有更小CD的遮罩。光阻遮罩一般上具有取決於波長的光學性質，較長波長之光阻遮罩暴露於較長波長的光有較大的理論CDs，而較短波長之光阻遮罩暴露於較短波長的光有較小的理論CDs。然而，相比於較長波長之光阻遮罩，使用較短波長之光阻遮罩可能帶來額外的問題。例如，較短波長之光阻遮罩可能不具有與較長波長之光阻遮罩一樣高的選擇性，且在電漿蝕刻之情況下可能較容易變形。
可利用各種圖案化架構(例如單一圖案化或多重圖案化)來形成或提供本揭示內容之遮罩。尤其，多重圖案化已用於使微影技術擴展至其光學限制之外。雙重圖案化及四重圖案化為用以使微影技術擴展至其光學限制之外的範例技術，且現今雙重圖案化廣泛用於產業中，用於小於約80 nm之節距。當前的雙重圖案化技術通常使用側壁間隔件以及兩個遮罩步驟以圖案化渠溝。正型及負型雙重圖案化處理兩者中的雙重圖案化(尤其係線的圖案化)方法涉及使用間隔件及遮罩。可藉由ALD或藉由電漿輔助原子層沉積(PEALD)而在圖案化芯部上沉積間隔件，且間隔件可用以產生較小節距的圖案。
圖2A–2I為依據一些實施例之範例多重圖案化架構中之基板的示意圖。圖2A顯示具有以下結構的基板：在第一層203上以微影方式界定或圖案化的芯部201、在第一層203底下的第二層205、及在第二層205底下的第三層207。熟習本技藝者將理解，適用於本文所述之半導體處理的多層堆疊體亦可包含其他層，例如蝕刻停止層、頂蓋層、及其他底下層。
如圖2A所示，圖案化芯部201可為光阻，或者可包含非晶碳或非晶矽材料。可透過任何合適的沉積技術將圖案化芯部201沉積於第一層203上方，該沉積技術可涉及在沉積腔室中由沉積氣體(例如碳氫化合物前驅物)產生電漿。第一層203、第二層205、或第三層207可為最終在多重圖案化處理中被圖案化的目標層。目標層可為半導體、介電質、或其他層，且可由例如矽(Si)、氧化矽(SiO2 )、氮化矽(SiN)、或氮化鈦(TiN)所製成。在圖2B中，保形膜209被沉積於圖案化芯部201上方。可藉由一些實施例中的ALD或PEALD以沉積保形膜209。保形膜209可被定向地蝕刻以形成間隔件219，如圖2C所示。間隔件219可為氧化物(例如氧化矽(SiO2 )或氧化鈦(TiO2 ))、或可為氮化物(例如氮化矽(SiN))。間隔件219之圖案係用以將後續的膜層圖案化。應理解，本文所用之用語「間隔件」意指與芯部材料相鄰的遮罩材料。在圖2D中，圖案化芯部201被選擇性地蝕刻，在基板上留下孤立的間隔件219。本文所用之選擇性移除或選擇性蝕刻係界定為相對於一材料而蝕刻另一材料。例如，在圖2D中，相對於間隔件219而蝕刻圖案化芯部201。間隔件219之圖案可具有一期望節距或CD，其中CD可等於或少於約50 nm。在圖2E中，利用圖案化的間隔件219作為遮罩以蝕刻第一層203，從而將圖案轉移至第一層203以形成圖案化第一層213。可利用化學品以蝕刻圖案化第一層213，該化學品係適用於蝕刻第一層203但不適用於蝕刻圖案化間隔件219。在一些實施例中，圖案化第一層213可為一非晶碳層、非晶矽層、或光阻，例如聚甲基丙烯酸甲酯、或聚甲基戊醯胺(PMGI)、或酚甲醛樹脂。在圖2F中，將間隔件219選擇性地移除以留下圖案化第一層213。圖案化第一層213可提供具有較小CD的遮罩，用以形成具有較小CD的特徵部。然而，圖案化第一層213可替代性地提供第二芯部材料以用於後續的圖案化。在圖2G中，可在圖案化第一層213(例如，第二芯部材料)上方沉積第二保形膜220。第二保形膜220可為藉由ALD或PEALD而沉積的介電材料。例如，第二保形膜220可為矽氧化物。在圖2H中，第二保形膜220被定向地蝕刻以形成位在圖案化第一層213兩側的第二間隔件221。在圖2I中，將圖案化第一層213選擇性地移除以留下第二間隔件221。第二間隔件221可提供具有甚至更小之CD的遮罩，用以形成具有甚至更小之CD的特徵部。
可將間隔件221之圖案轉移至第二層205。多重圖案化技術(例如圖2A–2I所示之技術)可用以實現較小的CDs。然而，多重圖案化技術使用蝕刻步驟及沉積步驟，其可能需要在不同工具及平台之間轉移、以及在蝕刻與沉積步驟之間的額外清潔步驟，如圖3A所示。
圖3A顯示使用習知蝕刻及ALD處理的基板傳輸之範例程序流程。應理解，圖3A中的此等程序流程並不限於如上討論的多重圖案化架構，而可應用於使用習知蝕刻及ALD處理的其他架構。在圖3A中，一基板被提供於蝕刻腔室中，並在方塊301經歷蝕刻步驟，被傳送至清潔腔室以在方塊303經歷清潔步驟，被傳送至ALD腔室以在方塊305經歷ALD步驟，被傳送回到相同或不同的清潔腔室以在方塊307經歷清潔步驟，並且在方塊309被傳送回到相同或不同的蝕刻腔室。在執行蝕刻-沉積-蝕刻序列的過程中，基板可經歷4次基板傳送通過3-5個不同的腔室。在一些實施例中，在方塊301的蝕刻步驟可界定一遮罩，在方塊305的ALD步驟可執行CD控制，且在方塊309的蝕刻步驟可界定最終結構。
針對沉積及蝕刻而使用分別的腔室使得處理時間、處理步驟、及成本增加，因此對產能造成不利的影響。此外，使用分別的腔室需要從一腔室傳輸基板至另一腔室，其導致真空破壞並使不樂見之材料或粒子與基板相接觸的可能性增加。此可能導致基板上的材料功能性及/或完整性損失。此外，如圖3A所示，在蝕刻與沉積處理之間一般需要清潔處理，其中該清潔處理可能影響基板上之材料特性及結構。例如，稀釋氫氟(HF)酸清潔處理會對遮罩結構造成影響，並可能對性能造成不利的影響。
為了實現較小的CDs，同時避免相關於在不同工具中執行蝕刻步驟及沉積步驟的問題，可利用電漿蝕刻腔室並將其用於執行沉積。此等沉積處理可包含化學氣相沉積(CVD)及電漿輔助化學氣相沉積(PECVD)處理。然而，此等沉積處理通常沉積不保形的膜。具體而言，該等沉積處理係取決於深寬比且在較開放的間隔或較寬的節距中沉積較多材料，導致在不同深寬比之結構或特徵部的不均勻沉積。具體而言，較多沉積會發生於孤立特徵部中而非密集特徵部中，其中孤立特徵部的CD偏差係大於密集特徵部的CD偏差。
本揭示內容之實施例係關於在一電漿腔室中整合ALD步驟及蝕刻步驟。藉由使用原位ALD而非在單獨的腔室中實施ALD且並非在相同腔室中使用CVD/PECVD，將獨立的ALD工具及額外的清潔工具省去。再者，經由省去額外的基板傳輸及清潔時間而使處理時間及成本降低。此外，使用原位ALD避免了在基板傳輸之間(例如非原位沉積與清潔之間)的真空破壞，基板傳輸之間的真空破壞可能使基板暴露於不樂見之材料、大氣、及/或濕氣。使用原位ALD亦使在不同深寬比之結構或特徵部的不均勻沉積減少。原位ALD可指涉在電漿蝕刻腔室(例如上述圖1之處理設備100中的電漿腔室)中執行的ALD。
圖3B顯示使用整合式蝕刻及ALD處理的基板傳輸之範例程序流程。應理解，圖3B中的此等程序流程並不限於如上討論的多重圖案化架構，而可應用在用以實現較小CDs及控制CDs的其他架構。在圖3B中，一基板被提供於蝕刻腔室中，並在方塊351經歷蝕刻步驟，維持在相同蝕刻腔室中以在方塊353經歷ALD，維持在相同蝕刻腔室中以在方塊355經歷蝕刻步驟，並且被傳送至清潔腔室以在方塊357經歷清潔步驟。在執行蝕刻-沉積-蝕刻序列的過程中，基板可經歷1次基板傳送通過2個不同的腔室。在一些實施例中，在方塊351的蝕刻步驟可界定一遮罩，在方塊353的ALD步驟可執行CD控制，且在方塊355的蝕刻步驟可界定最終結構。 利用原位ALD及蝕刻進行臨界尺寸控制
本揭示內容之實施例係關於使用原位ALD及蝕刻之CD控制方法。具體而言，在相同的處理腔室或工具中執行ALD及蝕刻步驟之循環。在一些實施例中，在如圖1所述之電漿處理設備中執行ALD及蝕刻步驟之循環。在與蝕刻相同的電漿處理設備中所執行的ALD循環提供保形沉積，其用以控制基板之一或更多特徵部的CD。
圖4為依據一些實施例使用蝕刻及ALD處理的臨界尺寸(CD)回復之範例方法的流程圖。可以不同的順序及/或利用不同的、較少的、或額外的操作來執行程序400中的操作。
在程序400的方塊410，在電漿腔室中蝕刻基板的第一層以形成特徵部之遮罩圖案。可配置電漿腔室以執行後續的蝕刻及沉積處理。可針對圖1中的處理設備100而描述電漿腔室的態樣。特徵部遮罩圖案所具有的寬度小於欲由特徵部遮罩圖案所形成之複數結構的期望寬度。特徵部遮罩圖案可透過蝕刻而加以圖案化，且特徵部遮罩圖案可作為後續製造步驟期間的遮罩。在一些實施例中，用以界定特徵部遮罩圖案的第一層可包含一阻層或光阻材料。在一些實施例中，用以界定特徵部遮罩圖案的第一層可包含硬遮罩材料。在一些實施例中，用以界定特徵部遮罩圖案的第一層可包含矽或其他半導體材料。習知的蝕刻及圖案化處理可用以在第一層中形成特徵部遮罩圖案。
在程序400的一些實施例中，在電漿腔室中提供一基板。可將基板定位於電漿腔室中的基板支座上。在一些實施例中，該基板可為半導體基板，例如200-mm、300-mm、或450-mm之基板，包括矽基板。在一些實施例中，在電漿腔室中提供預先圖案化有特徵部遮罩圖案的基板。
在一些實施例中，特徵部遮罩圖案可包含在基板之孤立特徵部區域中的一或更多孤立特徵部、以及在基板之密集特徵部區域中的一或更多密集特徵部。密集特徵部區域中的一或更多密集特徵部具有比孤立特徵部區域中的一或更多孤立特徵部大的特徵部密度。該一或更多密集特徵部可提供具有比該一或更多孤立特徵部高之深寬比的特徵部。
在一些實施例中，特徵部遮罩圖案可包含具有第一材料的一或更多特徵部、以及具有第二材料的一或更多其他特徵部，其中該第二材料係不同於該第一材料。特徵部遮罩圖案可包含兩種不同材料，其中該兩種不同材料可在鈍化處理或蝕刻處理中以不同方式進行反應。兩種不同材料可用以產生具有不同節距的一或更多遮罩。例如，第一材料可包含矽，而第二材料可包含矽-鍺或鍺。
在一些實施例中，至少一些特徵部遮罩圖案可具有錐形輪廓。圖案化處理可產生具有某些程度之錐度的遮罩輪廓。在一些實施例中，在方塊410中所執行的蝕刻可將該錐形輪廓矯直，並使由後續沉積所造成的任何夾止(pinch-off)或聚合(merging)減少。在一些實施例中，程序400更包含異向地蝕刻具有錐形輪廓之特徵部遮罩圖案之至少一部分，俾在後續沉積之前修正錐形輪廓。
特徵部遮罩圖案可包含複數幾何結構、間隔件、或特徵部，以上各者皆具有對應於特徵部遮罩圖案之臨界尺寸(CD)的寬度。在一些實施例中，特徵部遮罩圖案之幾何結構、間隔件、或特徵部之各者具有相同或實質上相似的寬度。針對特徵部遮罩圖案之寬度或CD，在此揭示內容各處的「實質上相似」指涉既定值之正或負5%內的值。因此，特徵部遮罩圖案之CD或間隔CD在設置於基板上的整個特徵部遮罩圖案係相對一致或固定的。在一些實施例中，在一或更多孤立特徵部與一或更多密集特徵部之間的CD或間隔CD可為相同或實質上相似的。在一些實施例中，特徵部遮罩圖案之間隔CD係等於或少於約5 nm。
在蝕刻第一層以形成特徵部遮罩圖案之後，特徵部遮罩圖案之CD通常不等於欲利用特徵部遮罩圖案而形成之複數結構的CD。此可歸因於由橫向蝕刻所造成之刻面(faceting)、遮罩侵蝕、及底切(undercutting)的影響。在一些情況下，故意執行較高程度的過蝕刻(overetch)，俾使遮罩開口蝕刻處理的處理窗增大，但得到較小的CD。因此，欲利用特徵部遮罩圖案而形成之複數結構的CD可能小於特徵部遮罩圖案的CD。
可在遮罩上應用鈍化技術，以使肇因於蝕刻的CD損失最小化。例如「快閃」鈍化或蝕刻副產物再沉積之形式的電漿基鈍化已用於使肇因於橫向蝕刻之刻面、遮罩侵蝕、及底切的影響最小化。然而，電漿基鈍化技術一般係與深寬比相依的，其意指：相較於密集特徵部，在孤立特徵部中裝填較多的鈍化材料。電漿基鈍化技術亦係與材料相依的，其意指：在不同材料之間裝填較多或較少的鈍化材料。此外，電漿基鈍化技術(例如氧「快閃」鈍化)透過氧化而消耗目標特徵部上的材料並導致CD損失。「快閃」鈍化可指涉引燃諸如氧(O2 )及/或氮(N2 )之氣體以形成解離自由基之電漿，俾與表面反應並在表面上形成材料的鈍化層(例如氧化物或氮化物)。一般而言，鈍化技術可使肇因於橫向蝕刻之刻面、遮罩侵蝕、及底切的影響最小化，但不會控制CD或微調CD。換言之，可利用習知的鈍化技術來限制CD損失，但鈍化技術本身不適用於精確調整CD。
在程序400的方塊420，在電漿腔室中藉由原子層沉積(ALD)將第一鈍化層沉積於特徵部遮罩圖案上。該第一鈍化層係沉積以具有使特徵部遮罩圖案之寬度增加至期望寬度的厚度。方塊420的ALD係在與方塊410的蝕刻相同的電漿腔室中執行而不會在操作間引入真空破壞。
ALD為利用循序自限性反應以沉積薄材料層的技術。通常，ALD循環包含以下操作：將至少一反應物輸送和吸附至基板表面、並接著使經吸附之反應物與一或更多反應物反應以形成部分膜層的操作。不像CVD技術，ALD使用表面自限沉積反應俾以逐層方式沉積膜。典型ALD循環可包含：(i)將前驅物材料輸送和吸附至基板表面上的給劑、(ii)將過量的前驅物材料從腔室中排淨，而在基板表面上留下自限單層、(iii)輸送反應物材料以與經吸附之前驅物材料進行反應、以及(iv)將未反應之反應物材料或反應副產物從腔室中排淨。給劑步驟可以自限制方式吸附前驅物材料，使得一旦活性部位被前驅物材料所佔據，則很少或沒有額外的前驅物材料會吸附於基板表面上。反應物材料可同樣地以自限制或吸附限制的方式與前驅物材料進行反應。可選用性地執行排淨步驟，俾將過量的前驅物材料、反應副產物、及/或未反應之反應物材料從腔室中去除，從而完成ALD循環。ALD可用以提供具高階梯覆蓋率的高度保形膜，即使係在高深寬比特徵部中。
可藉由ALD將第一鈍化層保形地沉積於特徵部遮罩圖案上。用以保形地沉積第一鈍化層的ALD處理可發生在一或更多循環中，其中每一循環在特徵部遮罩圖案上產生吸附受限量的鈍化材料。每一循環可包含一給劑步驟，其中將受控量的前驅物材料輸送至基板表面，俾以自限制方式吸附於基板表面上。此亦稱為「浸泡」基板表面至飽和。每一循環可更包含在給劑步驟之後的轉化步驟，其中提供反應物材料以在基板表面上與前驅物材料進行反應，並形成吸附受限量的鈍化材料。反應物材料可包含反應物氣體，其中RF功率源使反應物氣體之電漿在電漿腔室中產生。反應物氣體可包含，例如，含氧氣體(例如O2 )或含氮氣體(例如N2 或NH3 )。反應物氣體之自由基及其他帶電物種與前驅物材料進行反應，以將前驅物材料轉化為吸附受限量的鈍化材料。在一些實施例中，反應物氣體係暴露於RF功率傳輸相對短的時間量(例如介於約0.5秒至約5秒之間)，俾形成電漿以將前驅物材料轉化。此亦稱為「快閃」操作，其使用來自在相對短之時間量內傳輸的RF功率之電漿，以將基板表面上的前驅物材料轉化。在一些實施例中，排淨步驟可將過量的前驅物材料、反應副產物、及/或未反應之反應物材料從電漿腔室中去除，以完成該循環。在一些實施例中，可重複給劑步驟及轉化步驟直到沉積了第一鈍化層之期望厚度為止。
第一鈍化層可包含，例如，氧化物(例如SiOx )或氮化物(例如Six Ny )。第一鈍化層用以在後續的蝕刻處理(例如在方塊430所描述的蝕刻處理)期間保護特徵部遮罩圖案(包括特徵部遮罩圖案的側壁)。
第一鈍化層係藉由ALD而加以保形地沉積，且可具有高階梯覆蓋率，例如大於85%、大於90%、或大於95%的階梯覆蓋率。第一鈍化層的高保形性提供沿特徵部遮罩圖案表面及側壁之相對均勻的第一鈍化層厚度。在一些實施例中，第一鈍化層之厚度可介於約0.1 nm至約5 nm之間、或介於約0.5 nm至約3 nm之間。第一鈍化層之厚度可使特徵部遮罩圖案之寬度以線性關係增加至期望寬度，其中期望寬度對應於待於隨後形成之複數結構的期望CD。因此，可透過第一鈍化層之厚度而控制特徵部遮罩圖案的CD。在一些實施例中，歸因於方塊410之蝕刻的任何CD損失可透過所沉積之第一鈍化層的厚度而回復。在一些實施例中，可在方塊420對CD進行精確調整，俾控制特徵部遮罩圖案的CD，從而控制待於隨後形成之複數結構或特徵部的CD。CD控制或回復之相關CD可取決於所製造之半導體裝置的應用。在蝕刻之後，剩餘材料的CD在一些情況下可為相關CD，例如圖案化及閘極蝕刻之後的閘極或電晶體尺寸。或者，所移除材料的CD(例如間隔CD)在一些情況下可為相關CD，例如當蝕刻之後間隔、渠溝、或孔洞被開啟時(其可能或可能不於隨後加以填充)。來自所沉積之第一鈍化層的CD增益可與深寬比無關且與材料無關。此外，可在不影響後續蝕刻性能之情況下於方塊420調整CD。換言之，可在對孤立與密集特徵部之間的CD負載影響最小或可忽略之情況下、及對孤立與密集特徵部之間的深度負載影響最小或可忽略之情況下，對 CD進行調整。
在程序400的方塊430，在電漿腔室中蝕刻基板的第二層，以形成具有期望寬度的複數結構。方塊430的蝕刻係在與方塊410的蝕刻及方塊420的ALD相同的電漿腔室中執行而不會在操作間引入真空破壞。
第二層可為用以圖案化基板之各種幾何特徵部的目標層，其中此等幾何特徵部可對應於複數結構、或可由複數結構所界定。幾何特徵部可包含，例如，互連線、渠溝、凹部、間隔、孔洞等。可利用特徵部遮罩圖案以界定複數結構，其中複數結構的CD係與特徵部遮罩圖案的CD相同或實質上相似。針對特徵部遮罩圖案與複數結構之間的CD差異，在此揭示內容各處的「實質上相似」指涉既定值之正或負5%內的值。在一些實施例中，複數結構的CD可等於或少於約20 nm、等於或少於約15 nm、或者等於或少於約10 nm。雖然所描述之CD指涉由特徵部遮罩圖案所界定之複數結構的CD，但應理解，相關CD可為由特徵部遮罩圖案所界定之複數幾何特徵部(例如渠溝、凹部、間隔、及孔洞)之間隔CD。
在電漿腔室中所執行的蝕刻可為異向性蝕刻，其通過第二層以在第二層中形成特徵部。該蝕刻可相對於第一層及第一鈍化層之材料而選擇性地蝕刻第二層材料。藉此方式，在方塊430所執行的蝕刻在不蝕刻特徵部遮罩圖案之情況下選擇性地蝕刻第二層。在一些實施例中，該蝕刻可延伸通過第二層至第一深度，其中該第一深度小於最終深度。例如，該第一深度可為最終深度之任何適當百分比，例如最終深度之20%、30%、40%、50%、60%等。因此，可執行多重蝕刻以達到最終深度。
在一些實施例中，重複電漿腔室中的ALD及蝕刻操作，直到達到最終深度為止。最終深度可部分延伸通過第二層或完全延伸通過第二層。在一些實施例中，最終深度可延伸通過額外的底下層，例如第三層、第四層等。重複的蝕刻操作可蝕刻通過第二層或在第二層下方的第三層。在一些實施例中，在多重圖案化處理中重複電漿腔室中的ALD及蝕刻操作。例如，在蝕刻操作之後的每一ALD操作可保形地沉積額外的鈍化層(例如第二鈍化層、第三鈍化層等)以進一步調整或減小基板特徵部的CD。並且，在ALD操作之後的每一蝕刻操作可蝕刻通過第二層或底下層(例如第三層、第四層、第五層等)。在一些實施例中，程序400更包含在蝕刻基板之第二層之後藉由ALD以在複數結構上沉積第二鈍化層，該第二鈍化層係沉積以具有對應於期望CD增益的厚度。程序400可更包含蝕刻基板之第二層或第三層以形成具有期望CD的複數特徵部(例如渠溝)。此類多重圖案化架構可在無蝕刻-沉積-蝕刻操作之間的基板傳輸的情況下以受控方式達成臨界尺寸之縮小。
第一鈍化層保護特徵部遮罩圖案免於在方塊430之蝕刻。在最小CD損失與深寬比無關且與材料無關的情況下保護特徵部遮罩圖案之側壁及表面。此外，在不同材料之間及不同深寬比之間的CD負載最小之情況下、在不同材料之間及不同深寬比之間的輪廓負載最小之情況下、及在不同材料之間及不同深寬比之間的深度負載最小之情況下，保護特徵部遮罩圖案之側壁及表面。
在一些實施例中，於程序400中重複以下操作：方塊420的在電漿腔室中藉由ALD進行沉積、以及方塊430的在電漿腔室中蝕刻第二層。在特徵部遮罩圖案包含孤立及密集特徵部之情況下，在重複藉由ALD進行沉積及蝕刻第二層之操作之後，CD增益係相同或實質上相似的。在特徵部遮罩圖案包含不同材料之情況下，在重複藉由ALD進行沉積及蝕刻第二層之操作之後，CD增益係相同或實質上相似的。
圖5A–5C為孤立的與密集的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(在電漿腔室中使用習知沉積處理)。圖6A–6C為孤立的與密集的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。習知蝕刻-沉積-蝕刻處理與原位ALD蝕刻-沉積-蝕刻處理中的孤立及密集基板特徵部之間的比較，揭示了孤立及密集基板特徵部中之CD偏差及CD增益的影響。
圖5A顯示部分加工之裝置結構510，其包含基板502及特徵部遮罩圖案504a、504b。可在電漿腔室中之蝕刻之後圖案化及界定特徵部遮罩圖案504a、504b。特徵部遮罩圖案504a、504b可在基板502之密集特徵部區域中的密集特徵部504a、與基板502之孤立特徵部區域中的孤立特徵部504b之間作區分，密集特徵部504a具有比孤立特徵部504b大的特徵部密度。密集特徵部區域中的密集特徵部504a可界定具有比孤立特徵部區域中的孤立特徵部504b高之深寬比的間隙。特徵部遮罩圖案504a、504b可具有相同或實質上相似的CD，如圖5A所示。
圖5B顯示部分加工之裝置結構520，其包含基板502、特徵部遮罩圖案504a、504b、及沉積於特徵部遮罩圖案504a、504b之上的第一鈍化層506。可在電漿腔室中利用習知沉積處理(例如CVD或PECVD)以沉積第一鈍化層506。或者，可利用電漿基「快閃」鈍化技術以沉積第一鈍化層506，其中特徵部遮罩圖案504a、504b之一部分可能透過氧化或氮化而消耗。如圖5B所示，第一鈍化層506在孤立特徵部區域中的孤立特徵部504b上之厚度大於在密集特徵部區域中的密集特徵部504a上之厚度。孤立特徵部504b接收比密集特徵部504a更多的沉積。因此，CD增益在孤立特徵部區域中比在密集特徵部區域中更多。部分加工之裝置結構520表示在電漿腔室中利用習知沉積處理進行沉積之後的裝置結構510。
圖5C顯示部分加工之裝置結構530，其包含基板502、特徵部遮罩圖案504a、504b、沉積於特徵部遮罩圖案504a、504b之上的第一鈍化層506、及在基板502內的複數特徵部508。複數特徵部508可在電漿腔室中的蝕刻處理之後形成。蝕刻處理可異向地蝕刻基板502中之一層材料至期望深度。複數特徵部508可由在特徵部遮罩圖案504a、504b下方的複數結構509所界定。特徵部508的深寬比在基板502之密集特徵部區域中可比在孤立特徵部區域中更高。如圖5C所示，孤立特徵部區域中的CD偏差或CD負載大於密集特徵部區域中的CD偏差或CD負載。在電漿腔室中應用習知沉積處理並不容許精確的CD控制，因為沉積均勻度係取決於深寬比。部分加工之裝置結構530表示在電漿腔室中進行蝕刻之後的裝置結構520。
圖6A顯示部分加工之裝置結構610，其包含基板602及特徵部遮罩圖案604a、604b。可在電漿腔室中之蝕刻之後圖案化及界定特徵部遮罩圖案604a、604b。特徵部遮罩圖案604a、604b可在基板602之密集特徵部區域中的密集特徵部604a、與基板602之孤立特徵部區域中的孤立特徵部604b之間作區分，密集特徵部604a具有比孤立特徵部604b大的特徵部密度。密集特徵部區域中的密集特徵部604a可界定具有比孤立特徵部區域中的孤立特徵部604b高之深寬比的間隙。特徵部遮罩圖案604a、604b可具有相同或實質上相似的CD，如圖6A所示。
圖6B顯示部分加工之裝置結構620，其包含基板602、特徵部遮罩圖案604a、604b、及保形地沉積於特徵部遮罩圖案604a、604b之上的第一鈍化層606。可利用如上述的原位ALD處理以沉積第一鈍化層606。如圖6B所示，第一鈍化層606在孤立特徵部區域中的孤立特徵部604b上與在密集特徵部區域中的密集特徵部604a上之厚度係相對均勻的。可控制第一鈍化層606的厚度以回復或調整特徵部遮罩圖案604a、604b的CD。藉此方式，可精確調整待由後續蝕刻形成之特徵部的CD。如圖6B所示，CD增益在密集特徵部區域中的密集特徵部604a與孤立特徵部區域中的孤立特徵部604b之間係相同或實質上相似的。針對利用原位ALD之密集特徵部604a與孤立特徵部604b之間的CD增益或CD偏差，在此揭示內容各處的「實質上相似」指涉與既定值相差0.5 nm內的值。部分加工之裝置結構620表示在電漿腔室中利用原位ALD處理進行沉積之後的裝置結構610。
圖6C顯示部分加工之裝置結構630，其包含基板602、特徵部遮罩圖案604a、604b、保形地沉積於特徵部遮罩圖案604a、604b之上的第一鈍化層606、及在基板602內的複數特徵部608。複數特徵部608可在電漿腔室中的蝕刻處理之後形成。蝕刻處理可異向地蝕刻基板602中之一層材料至期望深度。複數特徵部608可由在特徵部遮罩圖案604a、604b下方的複數結構609所界定。特徵部608的深寬比在基板602之密集特徵部區域中可比在孤立特徵部區域中更高。如圖6C所示，CD偏差或CD負載在密集特徵部區域與孤立特徵部區域之間係相同或實質上相似的。在電漿腔室中應用原位ALD容許精確的CD控制，因為沉積均勻度係與深寬比無關的。部分加工之裝置結構630表示在電漿腔室中進行蝕刻之後的裝置結構620。
圖7A–7C為不同材料的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(在電漿腔室中使用習知沉積處理)。圖8A–8C為不同材料的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。習知蝕刻-沉積-蝕刻處理與原位ALD蝕刻-沉積-蝕刻處理中的由不同材料所製成之特徵部之間的比較，揭示了由不同材料所製成之特徵部中之CD偏差及CD增益的影響。
圖7A顯示部分加工之裝置結構710，其包含基板702及特徵部遮罩圖案704a、704b。可在電漿腔室中之蝕刻之後圖案化及界定特徵部遮罩圖案704a、704b。特徵部遮罩圖案704a、704b可包含具有第一材料的第一特徵部704a、及具有第二材料的第二特徵部704b，該第二材料係不同於該第一材料。舉例而言，第一材料可包含矽，而第二材料可包含矽-鍺或鍺。在另一範例中，第一材料可包含氧化物，而第二材料可包含碳。在一些實施例中，諸如特徵部遮罩圖案704a、704b之遮罩可使用不同材料以產生不同節距。因此，第一特徵部704a可具有第一節距，而第二特徵部704b可具有第二節距，其中第二節距大於第一節距。特徵部遮罩圖案704a、704b可具有相同或實質上相似的CD，如圖7A所示。
圖7B顯示部分加工之裝置結構720，其包含基板702、特徵部遮罩圖案704a、704b、及在第一特徵部704a之上的第一鈍化層706a與在第二特徵部704b之上的第二鈍化層706b。可在電漿腔室中利用習知的電漿基「快閃」鈍化處理以形成第一鈍化層706a與第二鈍化層706b。習知的電漿基「快閃」鈍化處理使基板702的表面、第一特徵部704a、及第二特徵部704b暴露於氣體(例如O2 或N2 )之解離自由基之電漿，以將基板702的表面、第一特徵部704a、及第二特徵部704b轉化為鈍化材料(例如氧化物或氮化物)。不同的材料可能對於習知的電漿基「快閃」鈍化處理有不同的反應，導致不同材料間之不同的鈍化程度。如圖7B所示，第二鈍化層706b之厚度大於第一鈍化層706a之厚度。此可能係由於第二材料相較於第一材料而轉化為較厚的鈍化材料。在一些實施例中，相較於第一材料，習知的電漿基「快閃」鈍化處理消耗較多的第二材料。因此，CD增益在第二特徵部704b中比在第一特徵部704a中更多。部分加工之裝置結構720表示在電漿腔室中進行鈍化之後的裝置結構710。
圖7C顯示部分加工之裝置結構730，其包含基板702、特徵部遮罩圖案704a、704b、在第一特徵部704a之上的第一鈍化層706a與在第二特徵部704b之上的第二鈍化層706b、及在基板702內的複數特徵部708。複數特徵部708可在電漿腔室中的蝕刻處理之後形成。蝕刻處理可異向地蝕刻基板702中之一層材料至期望深度。複數特徵部708可由在特徵部遮罩圖案704a、704b下方的複數結構709所界定。在第一特徵部704a之上的第一鈍化層706a之厚度係不同於在第二特徵部704b之上的第二鈍化層706b之厚度。不僅如此，在第一特徵部704a之上的第一鈍化層706a之蝕刻阻抗可能不同於在第二特徵部704b之上的第二鈍化層706b之蝕刻阻抗。如圖7C所示，在第二特徵部704b處的CD偏差或CD負載大於在第一特徵部704a處的CD偏差或CD負載。在電漿腔室中應用習知的電漿基「快閃」鈍化處理並不容許精確的CD控制，因為鈍化均勻度係取決於材料。部分加工之裝置結構730表示在電漿腔室中進行蝕刻之後的裝置結構720。
圖8A顯示部分加工之裝置結構810，其包含基板802及特徵部遮罩圖案804a、804b。可在電漿腔室中之蝕刻之後圖案化及界定特徵部遮罩圖案804a、804b。特徵部遮罩圖案804a、804b可包含具有第一材料的第一特徵部804a、及具有第二材料的第二特徵部804b，該第二材料係不同於該第一材料。舉例而言，第一材料可包含矽，而第二材料可包含矽-鍺或鍺。在另一範例中，第一材料可包含氧化物，而第二材料可包含碳。在一些實施例中，諸如特徵部遮罩圖案804a、804b之遮罩可使用不同材料以產生不同節距。因此，第一特徵部804a可具有第一節距，而第二特徵部804b可具有第二節距，其中第二節距大於第一節距。特徵部遮罩圖案804a、804b可具有相同或實質上相似的CD，如圖8A所示。
圖8B顯示部分加工之裝置結構820，其包含基板802、特徵部遮罩圖案804a、804b、及保形地沉積於特徵部遮罩圖案804a、804b之上的第一鈍化層806。可利用如上述的原位ALD處理以沉積第一鈍化層806。如圖8B所示，第一鈍化層806在第一特徵部804a上與在第二特徵部804b上之厚度係相對均勻的。可控制第一鈍化層806的厚度以回復或調整特徵部遮罩圖案804a、804b的CD。藉此方式，可精確調整待由後續蝕刻形成之特徵部的CD。如圖8B所示，CD增益在由第一材料所製成且具有第一節距的第一特徵部804a、與由第二材料所製成且具有第二節距的第二特徵部804b之間係相同或實質上相似的。針對利用原位ALD之第一特徵部804a與第二特徵部804b之間的CD增益或CD偏差，在此揭示內容各處的「實質上相似」指涉與既定值相差0.5 nm內的值。部分加工之裝置結構820表示在電漿腔室中利用原位ALD處理進行沉積之後的裝置結構810。
圖8C顯示部分加工之裝置結構830，其包含基板802、特徵部遮罩圖案804a、804b、保形地沉積於特徵部遮罩圖案804a、804b之上的第一鈍化層806、及在基板802內的複數特徵部808。複數特徵部808可在電漿腔室中的蝕刻處理之後形成。蝕刻處理可異向地蝕刻基板802中之一層材料至期望深度。複數特徵部808可由在特徵部遮罩圖案804a、804b下方的複數結構809所界定。相對於在習知的電漿基「快閃」鈍化處理中經由氧化或氮化將第一特徵部804a中的一些第一材料、與第二特徵部804b中的一些第二材料轉化，原位ALD處理以自限制的方式與經吸附之前驅物材料進行反應。在第一特徵部804a之上的第一鈍化層806之厚度與在第二特徵部804b之上的第一鈍化層806之厚度係相同或實質上相似的。此外，在第一特徵部804a之上與在第二特徵部804b之上的第一鈍化層806之蝕刻阻抗係相同的，因為原位ALD處理並非將不同的材料轉化以形成鈍化材料。如圖8C所示，在第一特徵部804a處的CD偏差或CD負載與在第二特徵部804b處的CD偏差或CD負載係相同或實質上相似的。在電漿腔室中應用原位ALD容許精確的CD控制，因為沉積均勻度係與材料無關的。部分加工之裝置結構830表示在電漿腔室中進行蝕刻之後的裝置結構820。
圖9A–9C為在各別工具中經歷沉積及蝕刻的錐形基板特徵部之示意圖。圖10A–10D為錐形基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。相對於圖9A–9C中在各別的腔室或工具中經由ALD而沉積一膜層，如上述之原位ALD可使蝕刻-沉積處理循環進行，俾在孤立與密集特徵部之間的深度負載最小之情況下控制CD。
圖9A顯示部分加工之裝置結構910，其包含基板902及特徵部遮罩圖案904。特徵部遮罩圖案904的特徵部之各者可具有錐形輪廓。在圖9A中，特徵部遮罩圖案904之間的間隔可界定密集特徵部區域之至少一部分，且特徵部遮罩圖案904左側的間隔可界定孤立特徵部區域之至少一部分。因此，特徵部遮罩圖案904在特徵部之間可具有不同的節距。在一些實施例中，可在蝕刻操作之後圖案化及界定特徵部遮罩圖案904。在一些實施例中，特徵部遮罩圖案904可包含一硬遮罩。特徵部遮罩圖案904可具有相同或實質上相似的CD，如圖9A所示。
圖9B顯示部分加工之裝置結構920，其包含基板902、特徵部遮罩圖案904、及保形地沉積於特徵部遮罩圖案904之上的膜層906。可利用合適的沉積技術(例如ALD)以保形地沉積所沉積之膜層906。在一些實施例中，膜層906可為鈍化層。鈍化層可包含氧化物及/或氮化物。雖然膜層906係保形沉積的，但膜層906沿著特徵部遮罩圖案904之側壁及表面的厚度可能係不均勻的。特徵部遮罩圖案904之間的間隔或特徵部遮罩圖案904的間隔CD可能係相對小或窄的。此外，膜層906之沉積可能導致相對厚的層，尤其係如果在與蝕刻處理分開的腔室或工具中執行沉積的情況下。或者，膜層906之沉積在達到期望厚度之前可能經歷若干轉移步驟及清潔步驟。如圖9B所示，厚沉積膜層906與具有錐形輪廓之特徵部遮罩圖案904中的狹窄間隔CD聯合而導致膜層906之聚合(merging)。膜層906之聚合可能發生於特徵部904之間的密集特徵部區域中。較厚的保形沉積、以及密集特徵部區域中之特徵部904之間的狹窄間隔導致在密集特徵部區域中的「夾止(pinch-off)」，其中膜層906在密集特徵部區域中之厚度大於在孤立特徵部區域中之厚度。例如，若特徵部遮罩圖案904的間隔CD小於5 nm、且若膜層906之厚度大於3 nm且係保形地沉積於特徵部遮罩圖案904之上，則膜層906之「夾止」或聚合發生於密集特徵部區域中，如圖9B所示。即使利用ALD進行沉積，仍可能發生密集特徵部區域中的CD偏差或CD負載。部分加工之裝置結構920表示在沉積腔室或工具中利用ALD進行沉積之後的裝置結構910。
圖9C顯示部分加工之裝置結構930，其包含基板902、特徵部遮罩圖案904、至少部分位在特徵部遮罩圖案904之上的膜層906、及在基板902之孤立特徵部區域中延伸至第一深度的第一特徵部908a、與在基板902之密集特徵部區域中延伸至第二深度的第二特徵部908b。特徵部908a、908b可在與沉積腔室分開的蝕刻腔室或電漿腔室中的蝕刻處理或「穿透(break-through)」之後形成。「穿透」為蝕刻通過基板902之至少一部分以形成特徵部908a、908b的異向性蝕刻。特徵部908a、908b可由在特徵部遮罩圖案904下方的複數結構909所界定。在蝕刻之後，膜層906之其中至少一些可保留在特徵部遮罩圖案904的側壁上。異向性蝕刻可移除在孤立特徵部區域中基板902表面處之特徵部904左側的膜層906之部分，且可移除在孤立特徵部區域中的基板902之部分，而形成第一特徵部908a。異向性蝕刻亦可移除在密集特徵部區域中基板902表面處之特徵部904之間的膜層906之部分，且可移除在密集特徵部區域中的基板902之部分，而形成第二特徵部908b。第一特徵部908a在孤立特徵部區域中延伸至第一深度，而第二特徵部908b在密集特徵部區域中延伸至第二深度，其中第一深度大於第二深度。由於密集特徵部區域中之「穿透」蝕刻通過較厚的膜層906之量，故第二深度比第一深度淺。因此，深度負載發生於孤立特徵部區域與密集特徵部區域之間。部分加工之裝置結構930表示在電漿腔室或蝕刻腔室中進行蝕刻之後的裝置結構920。
圖10A顯示部分加工之裝置結構1010，其包含基板1002及特徵部遮罩圖案1004。特徵部遮罩圖案1004的特徵部之各者可具有錐形輪廓。在圖10A中，特徵部遮罩圖案1004之間的間隔可界定密集特徵部區域之至少一部分，且特徵部遮罩圖案1004左側的間隔可界定孤立特徵部區域之至少一部分。因此，特徵部遮罩圖案1004在特徵部之間可具有不同的節距。在一些實施例中，可在蝕刻操作之後圖案化及界定特徵部遮罩圖案1004。在一些實施例中，特徵部遮罩圖案1004可包含一硬遮罩。特徵部遮罩圖案1004可具有相同或實質上相似的CD，如圖10A所示。
圖10B顯示部分加工之裝置結構1020，其包含基板1002及特徵部遮罩圖案1004，其中特徵部遮罩圖案1004的錐形輪廓係透過蝕刻而加以部分地修正或矯直。在蝕刻之前，在如圖10B所示的一些實施例中，可在沉積之前執行蝕刻操作。異向性蝕刻可移除特徵部遮罩圖案1004的邊緣以將遮罩輪廓矯直，並使後續沉積之任何「夾止」或聚合的可能性降低。異向性蝕刻亦可移除在孤立特徵部區域中與密集特徵部區域中的基板1002之至少一部分。蝕刻操作在孤立特徵部區域中形成第一淺特徵部1008a，且在密集特徵部區域中形成第二淺特徵部1008b，其中淺特徵部1008a、1008b之各者的深度係相同或實質上相似的。針對淺特徵部1008a、1008b之深度，在此揭示內容各處的「實質上相似」指涉既定值之正或負5%內的值。可在亦用於後續沉積操作的電漿腔室中執行蝕刻操作。部分加工之裝置結構1020表示在電漿腔室中進行蝕刻以修正特徵部遮罩圖案1004之後的裝置結構1010。
圖10C顯示部分加工之裝置結構1030，其包含基板1002、具有矯直輪廓的特徵部遮罩圖案1004、及保形地沉積於特徵部遮罩圖案1004之上的膜層1006。可在電漿腔室中利用如上述之原位ALD以保形地沉積所沉積之膜層1006。在一些實施例中，膜層1006可為鈍化層。鈍化層可包含氧化物及/或氮化物。特別係因為該沉積係在與後續蝕刻處理相同的腔室中執行，因此膜層1006之沉積可引致相對薄的膜層。例如，膜層1006可具有等於或小於約3 nm、或介於約0.3 nm至約2 nm之間的厚度。可透過以下方式而達到膜層1006之期望厚度：在電漿腔室中於沉積-蝕刻操作之間依序循環而毋須傳送於不同腔室或工具之間。再者，可透過執行圖10B中的異向性蝕刻以使特徵部1004之間的間隔、或特徵部遮罩圖案1004之間隔CD加寬。如圖10C所示，膜層1006沿著特徵部遮罩圖案1004之側壁及表面的厚度係相對均勻的。部分歸因於加寬的間隔CD、矯直的遮罩輪廓、及利用原位ALD沉積於特徵部遮罩圖案1004之上的薄沉積層1006，因此膜層1006避免了密集特徵部區域中的「夾止」及聚合。可以循環的方式重複ALD沉積及異向性蝕刻步驟，以在無夾止或深度負載之情況下達到最終CD目標。CD偏差或CD負載在密集特徵部區域與孤立特徵部區域中係相同或實質上相似的。針對在密集特徵部區域與孤立特徵部區域中之膜層1006的CD偏差，在此揭示內容各處的「實質上相似」指涉與既定值相差0.3 nm內的值。保形沉積層1006之厚度可用以控制待形成於基板1002中的後成特徵部之CD。部分加工之裝置結構1030表示在電漿腔室中利用ALD進行沉積之後的裝置結構1020。
圖10D顯示部分加工之裝置結構1040，其包含基板1002、具有矯直輪廓的特徵部遮罩圖案1004、保形地沉積於特徵部遮罩圖案1004之上的膜層1006、及在基板1002之孤立特徵部區域中延伸至第一深度的第一特徵部1018a、與在基板1002之密集特徵部區域中延伸至第二深度的第二特徵部1018b。特徵部1018a、1018b可在電漿腔室中的蝕刻處理或「穿透」之後形成。「穿透」為蝕刻通過基板1002之至少一部分以形成特徵部1018a、1018b的異向性蝕刻。特徵部1018a、1018b可由在特徵部遮罩圖案1004下方的複數結構1009所界定。在蝕刻之後，膜層1006之其中至少一些可保留在特徵部遮罩圖案1004的側壁上。異向性蝕刻可移除在密集特徵部區域及孤立特徵部區域中的基板1002之部分。第一特徵部1018a在孤立特徵部區域中延伸至第一深度，而第二特徵部1018b在密集特徵部區域中延伸至第二深度，其中第一深度與第二深度之間的深度變化係相同或實質上相似的。針對在密集特徵部區域及孤立特徵部區域中的特徵部1018a、1018b之間的深度變化或深度負載，在此揭示內容各處的「實質上相似」指涉既定值之正或負5%內的值。在圖10D中執行的異向性蝕刻之後，可在電漿腔室中重複額外的ALD及蝕刻操作之循環，直到達到特徵部1018a、1018b之期望CD為止。此容許微調特徵部1018a、1018b的CD。可在孤立特徵部區域與密集特徵部區域之間的深度負載最小之情況下重複額外的ALD及蝕刻操作之循環。部分加工之裝置結構1040表示在電漿腔室中進行蝕刻之後的裝置結構1030。 結論
雖然上述實施例為了清楚理解的目的已以一些細節描述，但顯然地，某些改變和修飾可在隨附申請專利範圍之範疇內實施。應注意有許多替代方式執行本發明實施例的處理、系統、和設備。因此，本發明實施例係被視為說明性而非限制性，及該實施例係非限制在此給出的細節。
100‧‧‧處理設備
102‧‧‧匹配電路
104‧‧‧第一氣體注射器
106‧‧‧窗部
108‧‧‧系統控制器
110‧‧‧第二氣體注射器
112‧‧‧基板
114‧‧‧腔室壁
116‧‧‧基板支座
118‧‧‧偏壓匹配電路
120‧‧‧電源
121‧‧‧RF電源
122‧‧‧歧管
124‧‧‧排放部
126‧‧‧閥
127‧‧‧蝕刻氣體輸送系統
128‧‧‧輸送系統
129‧‧‧液體輸送系統
130‧‧‧真空泵浦
132‧‧‧電漿腔室
134‧‧‧線圈
201‧‧‧芯部
203‧‧‧第一層
205‧‧‧第二層
207‧‧‧第三層
209‧‧‧保形膜
213‧‧‧圖案化第一層
219‧‧‧間隔件
220‧‧‧第二保形膜
221‧‧‧間隔件
301‧‧‧方塊
303‧‧‧方塊
305‧‧‧方塊
307‧‧‧方塊
309‧‧‧方塊
351‧‧‧方塊
353‧‧‧方塊
355‧‧‧方塊
357‧‧‧方塊
400‧‧‧程序
410‧‧‧方塊
420‧‧‧方塊
430‧‧‧方塊
502‧‧‧基板
504a‧‧‧密集特徵部
504b‧‧‧孤立特徵部
506‧‧‧第一鈍化層
508‧‧‧特徵部
509‧‧‧複數結構
510‧‧‧裝置結構
520‧‧‧裝置結構
530‧‧‧裝置結構
602‧‧‧基板
604a‧‧‧密集特徵部
604b‧‧‧孤立特徵部
606‧‧‧第一鈍化層
608‧‧‧特徵部
609‧‧‧複數結構
610‧‧‧裝置結構
620‧‧‧裝置結構
630‧‧‧裝置結構
702‧‧‧基板
704a‧‧‧第一特徵部
704b‧‧‧第二特徵部
706a‧‧‧第一鈍化層
706b‧‧‧第二鈍化層
708‧‧‧特徵部
709‧‧‧複數結構
710‧‧‧裝置結構
720‧‧‧裝置結構
730‧‧‧裝置結構
802‧‧‧基板
804a‧‧‧第一特徵部
804b‧‧‧第二特徵部
806‧‧‧第一鈍化層
808‧‧‧特徵部
809‧‧‧複數結構
810‧‧‧裝置結構
820‧‧‧裝置結構
830‧‧‧裝置結構
902‧‧‧基板
904‧‧‧特徵部遮罩圖案
906‧‧‧膜層
908a‧‧‧第一特徵部
908b‧‧‧第二特徵部
909‧‧‧複數結構
910‧‧‧裝置結構
920‧‧‧裝置結構
930‧‧‧裝置結構
1002‧‧‧基板
1004‧‧‧特徵部遮罩圖案
1006‧‧‧膜層
1008a‧‧‧第一淺特徵部
1008b‧‧‧第二淺特徵部
1009‧‧‧複數結構
1010‧‧‧裝置結構
1018a‧‧‧第一特徵部
1018b‧‧‧第二特徵部
1020‧‧‧裝置結構
1030‧‧‧裝置結構
1040‧‧‧裝置結構
圖1為依據一些實施例而用於執行蝕刻及ALD操作之範例處理設備之示意圖。
圖2A-2I為依據一些實施例之範例多重圖案化架構中之基板的示意圖。
圖3A顯示使用習知蝕刻及ALD處理的基板傳輸之範例程序流程。
圖3B顯示使用整合式蝕刻及ALD處理的基板傳輸之範例程序流程。
圖4為依據一些實施例而使用蝕刻及ALD處理的臨界尺寸(CD)回復之範例方法的流程圖。
圖5A-5C為孤立的與密集的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(在電漿腔室中使用習知沉積處理)。
圖6A-6C為孤立的與密集的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。
圖7A-7C為不同材料的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(在電漿腔室中使用習知沉積處理)。
圖8A-8C為不同材料的基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。
圖9A-9C為在各別工具中經歷沉積及蝕刻的錐形基板特徵部之示意圖。
圖10A-10D為錐形基板特徵部之示意圖，該等基板特徵部經歷沉積及蝕刻(使用依據一些實施例的整合式ALD及蝕刻處理)。

Claims (20)

  1. 一種用於臨界尺寸(CD)控制之方法，其包含： 在一電漿腔室中蝕刻基板的第一層以形成特徵部遮罩圖案，該特徵部遮罩圖案所具有的寬度小於待由該特徵部遮罩圖案所形成的複數結構之期望寬度； 在該電漿腔室中藉由原子層沉積(ALD)以在該特徵部遮罩圖案上沉積第一鈍化層，該第一鈍化層係沉積以具有使該特徵部遮罩圖案之寬度增加至該期望寬度的厚度；以及 在該電漿腔室中蝕刻該基板的第二層以形成具有該期望寬度的該複數結構。
  2. 如申請專利範圍第1項之用於臨界尺寸(CD)控制之方法，其中該特徵部遮罩圖案包含在孤立特徵部區域中的一或更多孤立特徵部、及在密集特徵部區域中的一或更多密集特徵部，該密集特徵部區域具有比該孤立特徵部區域更大的特徵部密度。
  3. 如申請專利範圍第2項之用於臨界尺寸(CD)控制之方法，其中，在沉積該第一鈍化層之後，臨界尺寸(CD)增益在該孤立特徵部區域中的該一或更多孤立特徵部、與該密集特徵部區域中的該一或更多密集特徵部之間係相同或實質上相似的。
  4. 如申請專利範圍第2項之用於臨界尺寸(CD)控制之方法，其中，在蝕刻該基板的該第二層之後，深度變化在該孤立特徵部區域與該密集特徵部區域之間係相同或實質上相似的。
  5. 如申請專利範圍第2項之用於臨界尺寸(CD)控制之方法，更包含： 在該電漿腔室中重複藉由ALD進行沉積及蝕刻該第二層之操作，其中，在重複藉由ALD進行沉積及蝕刻該第二層之操作之後，CD增益在該孤立特徵部區域中的孤立特徵部、與該密集特徵部區域中的密集特徵部之間係相同或實質上相似的。
  6. 如申請專利範圍第2項之用於臨界尺寸(CD)控制之方法，其中，在沉積該第一鈍化層之前，該特徵部遮罩圖案之CD在該一或更多孤立特徵部、與該一或更多密集特徵部之間係相同或實質上相似的。
  7. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該複數結構至少界定具有第一深寬比的第一特徵部、及具有第二深寬比的第二特徵部，該第二深寬比係不同於該第一深寬比，其中，在蝕刻該基板的該第二層之後，CD增益在該第一特徵部、與該第二特徵部之間係相同或實質上相似的。
  8. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該特徵部遮罩圖案包含具有第一材料的一或更多第一特徵部、及具有第二材料的一或更多第二特徵部，該第二材料係不同於該第一材料，其中，在沉積該第一鈍化層之後，CD增益在該一或更多第一特徵部、與該一或更多第二特徵部之間係相同或實質上相似的。
  9. 如申請專利範圍第8項之用於臨界尺寸(CD)控制之方法，更包含： 在該電漿腔室中重複藉由ALD進行沉積及蝕刻該第二層之操作，其中，在重複藉由ALD進行沉積及蝕刻該第二層之操作之後，CD增益在該一或更多第一特徵部、與該一或更多第二特徵部之間係相同或實質上相似的。
  10. 如申請專利範圍第8項之用於臨界尺寸(CD)控制之方法，其中該第一材料包含矽，且該第二材料包含矽-鍺或鍺。
  11. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中，在不於操作之間引入真空破壞的情況下執行在該電漿腔室中藉由ALD進行沉積及蝕刻該第二層之操作。
  12. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該期望寬度對應於該複數結構的期望臨界尺寸。
  13. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該複數結構的臨界尺寸係等於或小於約20 nm。
  14. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該第一鈍化層的厚度係介於約0.5 nm至約3 nm之間。
  15. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該特徵部遮罩圖案之特徵部的一或多者具有錐形輪廓，且其中該方法更包含：在藉由ALD以沉積該第一鈍化層之前，異向地蝕刻該特徵部遮罩圖案之至少一部分，以修正該錐形輪廓。
  16. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該特徵部遮罩圖案之間隔CD係等於或小於約5 nm。
  17. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，更包含： 在蝕刻該基板的該第二層之後，在該電漿腔室中藉由ALD以在該複數結構上沉積第二鈍化層，該第二鈍化層係沉積以具有對應於一期望CD增益的厚度。
  18. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中該第一鈍化層包含矽氧化物(SiOx )。
  19. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中蝕刻該基板的該第二層之步驟將該第二層蝕刻至小於最終期望深度的深度。
  20. 如申請專利範圍第1-6項之任一項之用於臨界尺寸(CD)控制之方法，其中藉由ALD以沉積該第一鈍化層之步驟包含： 將前驅物導入該電漿腔室中以吸附於該特徵部遮罩圖案上， 利用電漿使該前驅物轉化以形成吸附受限量的該第一鈍化層，以及 重複將該前驅物導入及使該前驅物轉化之操作，直到在該特徵部遮罩圖案上沉積該厚度之該第一鈍化層為止。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734228B2 (en) * 2017-12-19 2020-08-04 Tokyo Electron Limited Manufacturing methods to apply stress engineering to self-aligned multi-patterning (SAMP) processes
KR20200098673A (ko) 2017-12-22 2020-08-20 와치 아웃 에스아 이중 구조를 가지는 3차원 타겟, 이러한 타겟을 이용한 광학 측정 디바이스 및 방법
US11127599B2 (en) * 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
JP2020122740A (ja) * 2019-01-31 2020-08-13 セイコーエプソン株式会社 構造体形成方法およびデバイス
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
EP3958293A4 (en) * 2020-05-22 2022-12-28 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE HOLES, SEMICONDUCTOR DEVICE PREPARATION METHOD, AND SEMICONDUCTOR DEVICE
CN113707659B (zh) * 2020-05-22 2023-12-12 长鑫存储技术有限公司 半导体器件中孔、半导体器件的制备方法及半导体器件
US11264281B2 (en) * 2020-07-09 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced loading effect
US20220301887A1 (en) * 2021-03-16 2022-09-22 Applied Materials, Inc. Ruthenium etching process

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472397B2 (ja) * 1994-11-01 2003-12-02 松下電器産業株式会社 ドライエッチング方法
US7758794B2 (en) 2001-10-29 2010-07-20 Princeton University Method of making an article comprising nanoscale patterns with reduced edge roughness
JP4066517B2 (ja) * 1998-06-17 2008-03-26 ソニー株式会社 電子装置の製造方法
KR100767762B1 (ko) 2000-01-18 2007-10-17 에이에스엠 저펜 가부시기가이샤 자가 세정을 위한 원격 플라즈마 소스를 구비한 cvd 반도체 공정장치
US20030010354A1 (en) 2000-03-27 2003-01-16 Applied Materials, Inc. Fluorine process for cleaning semiconductor process chamber
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US7271108B2 (en) 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7459363B2 (en) 2006-02-22 2008-12-02 Micron Technology, Inc. Line edge roughness reduction
CN102318037B (zh) 2007-12-21 2014-03-05 朗姆研究公司 利用arc层打开的cd偏置负载控制
US8029688B2 (en) 2008-01-07 2011-10-04 Samsung Electronics Co., Ltd. Method of fine patterning semiconductor device
US7998872B2 (en) 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
JP5223364B2 (ja) 2008-02-07 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
JP5254049B2 (ja) 2008-02-15 2013-08-07 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
JP4972594B2 (ja) 2008-03-26 2012-07-11 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US20110104901A1 (en) 2008-06-13 2011-05-05 Tokyo Electron Limited Semiconductor device manufacturing method
KR100992653B1 (ko) * 2008-10-13 2010-11-05 주식회사 동부하이텍 원자층 증착방식을 이용한 미세홀 패턴 형성방법
JP5386962B2 (ja) 2008-12-12 2014-01-15 三菱電機株式会社 エッチング方法およびエッチング方法を用いた半導体装置の製造方法
KR101532012B1 (ko) 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8298949B2 (en) 2009-01-07 2012-10-30 Lam Research Corporation Profile and CD uniformity control by plasma oxidation treatment
EP2306497B1 (en) 2009-10-02 2012-06-06 Imec Method for manufacturing a low defect interface between a dielectric and a III/V compound
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8608852B2 (en) 2010-06-11 2013-12-17 Applied Materials, Inc. Temperature controlled plasma processing chamber component with zone dependent thermal efficiencies
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
KR101819721B1 (ko) 2011-04-07 2018-02-28 피코순 오와이 플라즈마 소오스를 갖는 원자층 퇴적
US8298951B1 (en) 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
US20130189845A1 (en) 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
US8716149B2 (en) 2012-05-29 2014-05-06 GlobalFoundries, Inc. Methods for fabricating integrated circuits having improved spacers
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
JP2014107520A (ja) 2012-11-30 2014-06-09 Hitachi High-Technologies Corp プラズマエッチング方法
US8815685B2 (en) 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
JP6095528B2 (ja) 2013-09-04 2017-03-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR101674972B1 (ko) * 2013-12-26 2016-11-10 한국과학기술원 나노 스케일 패터닝 방법 및 이로부터 제조된 전자기기용 집적소자
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9899234B2 (en) * 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
JP6334296B2 (ja) 2014-07-04 2018-05-30 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR102269055B1 (ko) 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
CN105470132B (zh) 2014-09-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9818633B2 (en) 2014-10-17 2017-11-14 Lam Research Corporation Equipment front end module for transferring wafers and method of transferring wafers
US9659929B2 (en) 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9653571B2 (en) 2015-06-15 2017-05-16 International Business Machines Corporation Freestanding spacer having sub-lithographic lateral dimension and method of forming same
JP6468955B2 (ja) 2015-06-23 2019-02-13 東京エレクトロン株式会社 シリコン含有膜の成膜方法及び成膜装置
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US20170053793A1 (en) * 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
CN108076667A (zh) 2015-09-18 2018-05-25 英特尔公司 非平面晶体管界面的基于氘的钝化
KR102207120B1 (ko) 2016-01-29 2021-01-22 도쿄엘렉트론가부시키가이샤 메모리 핀 패턴을 형성하기 위한 방법 및 시스템
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
KR102452999B1 (ko) * 2016-05-03 2022-10-07 삼성전자주식회사 반도체 장치 제조 방법
US9997631B2 (en) 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10483169B2 (en) * 2016-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET cut-last process using oxide trench fill
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10319588B2 (en) * 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10770354B2 (en) * 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process

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