KR102627546B1 - 이방성 텅스텐 에칭을 위한 방법 및 장치 - Google Patents

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Abstract

텅스텐-함유 재료 (예컨대 도핑되거나 도핑되지 않은 텅스텐 금속) 를 이방성으로 에칭하기 위한 방법들은 Cl2 플라즈마 및 산소-함유 라디칼들을 사용하는 텅스텐 표면의 순환적 처리를 포함한다. 염소 플라즈마를 사용한 처리는 기판이 전기적으로 바이어스되는 동안 수행되어 기판 상에서 수평 표면들의 두드러진 에칭을 발생시킨다. 산소-함유 라디칼들을 사용한 처리는 에칭할 기판의 표면을 패시베이팅하고, 리세스된 피처들의 측벽들과 같은, 기판의 수직 표면들을 에칭으로부터 보호한다. Cl2 플라즈마 및 산소-함유 라디칼들을 사용한 처리는 목표된 양의 재료를 제거하기 위해 반복될 수 있다. 이방성 에칭은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드와 같은 유전체 재료들의 존재시 선택적으로 수행될 수 있다.

Description

이방성 텅스텐 에칭을 위한 방법 및 장치{METHOD AND APPARATUS FOR ANISOTROPIC TUNGSTEN ETCHING}
본 발명은 기판 상의 재료의 층들을 제거하는 방법들에 관련된다. 방법들은 반도체 기판 상의 텅스텐-함유 재료의 이방성 제거에 특히 유용하다.
반도체 기판들 상의 IC (integrated circuits) 의 제조는 유전체층의 도전 경로들의 목표된 패턴을 형성하기 위해 재료들의 복수의 층들의 증착 및 에칭을 수반한다. 이방성 에칭 (즉 선택된 방향으로 두드러진 에칭) 은 반도체 기판들 상에 리세스된 피처들을 형성하기 위한 유익한 툴이다. 이방성 에칭의 통상적인 예에서, 재료는 수평 에칭 없이, 수직 방향으로 에칭된다. 예를 들어, 재료는 리세스된 피처의 폭을 보존하면서 리세스된 피처의 하단부로부터 제거될 수 있다.
텅스텐 및 텅스텐-함유 재료들은 DRAM (dynamic random-access memory) 및 3D NAND 제조시 도전층들로서 및 보다 최근에는 하드마스크들로서 IC 제조시 많은 용도들을 제공하는 재료들로서 알려졌다. CVD (chemical vapor deposition), ALD (atomic layer deposition), 및 PVD (physical vapor deposition) 를 포함하는 텅스텐 증착을 위해 사용될 수 있는 다양한 방법들이 있지만, 텅스텐 에칭을 위한 방법들은 여전히 제한된다. 구체적으로, 이방성 텅스텐 에칭을 위한 방법들, 특히 실리콘 옥사이드 및 실리콘 나이트라이드와 같은 유전체 재료들의 존재 시 선택적인 이방성 텅스텐 에칭을 위한 방법들을 개발할 필요가 있다.
본 명세서에 제공된 방법들은, 예를 들어 DRAM 및 3D NAND 디바이스들의 제조 동안 반도체 웨이퍼 상의 텅스텐-함유 하드마스크의 에칭과 같은, 집적 회로 제작을 위한 프로세스들에 사용될 수도 있다. 이 방법들은 텅스텐-함유 재료의 이방성 제거에 적합하다. 예를 들어, 이 방법들은 리세스된 피처의 측벽들로부터 텅스텐-함유 재료의 제거를 방지하는 동안, 리세스된 피처의 하단부에서 텅스텐-함유 재료를 제거하기 위해 사용될 수 있다. 대량의 텅스텐-함유 재료는 지향성으로 제거될 수 있다.
일 양태에서, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법이 제공된다. 이 방법은, (a) 텅스텐-함유 재료를 포함하는 반도체 기판을 플라즈마 에칭 프로세스 챔버에 제공하는 단계; (b) Cl2를 포함하는 제 1 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료와 플라즈마-활성화된 염소를 반응시키기 위해 플라즈마를 형성하는 단계; (c) 상기 단계 (b) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 1 프로세스 가스를 제거하는 단계; (d) 산소 라디칼 소스를 포함하는 제 2 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료의 표면을 패시베이팅하기 위해 산소 라디칼들을 포함하는 플라즈마를 형성하는 단계; 및 (e) 상기 단계 (d) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 2 프로세스 가스를 제거하는 단계를 포함하고, 이 방법은 상기 텅스텐-함유 재료를 선택된 방향으로 주로 에칭한다. 플라즈마 활성화된 염소를 사용하는 지향성 에칭을 보장하기 위해 상대적으로 큰 전기적 바이어스가 기판-홀딩 지지부에 인가되어야 한다. 일부 실시예들에서 적어도 약 500 V의 바이어스가 기판-홀딩 지지부에 제공된다.
일부 실시예들에서, 제 1 프로세스 가스는 본질적으로 Cl2로 구성된다. 일부 구현예들에서 제 1 프로세스 가스는 Cl2, 및 N2, He, Ar, H2, 및 이들의 조합들로 구성된 그룹으로부터 선택된 불활성 가스를 포함한다. 일부 실시예들에서 Cl2를 사용하는 기판의 처리 동안 플라즈마를 펄싱하는 것이 바람직하다. 예를 들어, 플라즈마 펄싱은 약 5 내지 50 ％의 듀티 사이클로 기판 홀더에서의 바이어스 전압을 간헐적으로 상승시킴으로써 수행될 수도 있다.
다양한 산소-함유 가스들이 패시베이션 단계에서 사용될 수 있다. 예를 들어, 일부 실시예들에서 제 2 프로세스 가스는 O2, O3, CO, CO2, COS, SO2 및 이들의 혼합물들로 구성된 그룹으로부터 선택된 산소 라디칼들의 소스를 포함한다. 일부 실시예들에서 산소 라디칼들의 소스로서 O2를 사용하는 것이 바람직하다.
목표된 양의 재료를 에칭하기 위해, 단계들 (b) 내지 (e) 는 통상적으로 몇회 반복된다. 일부 실시예들에서 단계들 (b) 내지 (e) 는 적어도 3 회 반복된다.
기술된 방법에서, 에칭 단계 및 패시베이션 단계의 순서는 반전될 수도 있다. 예를 들어, 일부 실시예들에서 단계 (b) 및 단계 (c) 는 단계 (d) 및 단계 (e) 전에 수행된다. 다른 실시예들에서, 단계 (d) 및 단계 (e) 는 단계 (b) 및 (c) 전에 수행된다.
텅스텐-함유 재료의 에칭은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 이들의 조합들과 같은 다른 재료들에 대해 선택적으로 수행될 수 있다. 일부 실시예들에서 기판은 텅스텐-함유 재료의 노출된 층 및 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드로 구성된 그룹으로부터 선택된 유전체 재료의 노출된 층을 포함하고, 텅스텐-함유 재료는 유전체 재료에 대해 적어도 약 2:1의 선택도로 선택적으로 에칭된다.
일 구현예에서 반도체 기판은 리세스된 피처를 포함하고, 리세스된 피처는 하단부에 텅스텐-함유 재료의 노출된 층을 포함한다. 에칭은 리세스된 피처의 폭 또는 직경을 실질적으로 변경하지 않고 리세스된 피처의 하단부로부터 텅스텐-함유 재료를 제거한다. 일부 실시예들에서 리세스된 피처의 폭 또는 직경은 약 150 ㎚ 미만이다.
본 명세서에 제공된 에칭 방법들은 상대적으로 대량의 텅스텐-함유 재료를 이방성으로 에칭하도록 사용될 수 있다. 예를 들어, 일부 실시예들에서, 에칭된 텅스텐-함유층은 약 1000 내지 7000 Å의 두께를 가질 수도 있다. 일부 실시예들에서, 단계 (b) 내지 단계 (e) 의 1 사이클은 기판으로부터 상기 텅스텐-함유 재료의 약 10 내지 50 ㎚를 제거한다.
본 명세서에 제공된 방법들은 포토리소그래픽 패터닝을 수반하는 프로세싱 스킴에 통합될 수 있다. 일부 실시예들에서, 제공된 방법들은: 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 광에 노출시키는 단계; 포토레지스트를 패터닝하고 패턴을 기판으로 전사하고 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함한다.
또 다른 양태에서, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치가 제공된다. 이 장치는, (a) 프로세스 가스의 도입을 위한 유입부를 갖는 프로세스 챔버; (b) 상기 텅스텐-함유 재료의 에칭 동안 상기 반도체 기판을 제자리에 홀딩하기 위해 구성된 상기 프로세스 챔버 내의 기판 지지부로서, 상기 기판 지지부는 적어도 상기 에칭의 일부 동안 바이어스되도록 구성되는, 상기 기판 지지부; (c) 상기 프로세스 챔버 내에서 플라즈마를 형성하기 위해 구성된 시스템; 및 (d) 제어기를 포함하고, 상기 제어기는, (i) Cl2를 포함하는 제 1 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료와 플라즈마-활성화된 염소를 반응시키기 위해 플라즈마를 형성하기 위한 인스트럭션; (ii) 상기 인스트럭션 (i) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 1 프로세스 가스를 제거하기 위한 인스트럭션; (iii) 산소 라디칼 소스를 포함하는 제 2 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료의 표면을 패시베이팅하기 위해 산소 라디칼들을 포함하는 플라즈마를 형성하기 위한 인스트럭션; 및 (iv) 상기 인스트럭션 (iii) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 2 프로세스 가스를 제거하기 위한 인스트럭션을 포함하고, 상기 인스트럭션들은 상기 텅스텐-함유 재료를 선택된 방향으로 주로 에칭한다.
또 다른 양태에서, 본 명세서에 제공된 장치 및 스텝퍼를 포함하는 시스템이 제공된다.
또 다른 양태에서, 비일시적인 컴퓨터 머신-판독가능 매체가 제공되고, 이 매체는 플라즈마 에칭 장치를 위한 프로그램 인스트럭션들을 포함하고, 프로그램 인스트럭션들은, (i) Cl2를 포함하는 제 1 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료와 플라즈마-활성화된 염소를 반응시키기 위해 플라즈마를 형성하기 위한 코드; (ii) 상기 인스트럭션 (i) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 1 프로세스 가스를 제거하기 위한 코드; (iii) 산소 라디칼 소스를 포함하는 제 2 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 상기 텅스텐-함유 재료의 표면을 패시베이팅하기 위해 산소 라디칼들을 포함하는 플라즈마를 형성하기 위한 코드; 및 (iv) 상기 인스트럭션 (iii) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 2 프로세스 가스를 제거하기 위한 코드를 포함하고, 상기 인스트럭션들은 상기 텅스텐-함유 재료를 선택된 방향으로 주로 에칭한다.
본 발명의 이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 보다 상세히 기술될 것이다.
도 1은 본 명세서에 제공된 실시예에 따른 에칭 방법을 위한 프로세스 흐름도이다.
도 2a 내지 도 2e는 본 명세서에 제공된 실시예들에 따른 에칭을 겪는 기판의 단면 도시를 제공한다.
도 3은 일 실시예에 따라, 본 명세서에 제공된 에칭 반응들을 수행하기에 적합한 장치의 개략적인 단면 도시이다.
도 4는 본 명세서에 게종된 일 실시예에 따라 플라즈마 내의 Cl2 에칭 동안 RF (radio frequency) 펄스들을 예시하는 타이밍도이다.
본 발명의 양태들은 부분적으로 제조된 집적 회로들과 같은, 기판들로부터 텅스텐-함유 재료의 이방성 에칭으로 지향된다. 예를 들어 방법들은 DRAM 및 3D NAND 제작시 텅스텐-함유 하드마스크들을 에칭하기 위해서뿐만 아니라 텅스텐-함유 게이트 전극들을 에칭하기 위해 사용될 수 있다. 본 발명의 방법들이 반도체 기판들 (즉, 구조체의 임의의 위치에 반도체 재료를 함유하는 기판들) 의 프로세싱시 특정한 용도를 찾아내지만, 이 방법들은 또한 다른 애플리케이션들에 채용될 수 있다. 제공된 방법들은 Cl2-계 에천트 및 산소계 패시베이션 제제의 순차적인 인가를 사용하는 텅스텐-함유 재료의 이방성 제거를 달성한다.
제공된 방법들에 따라 제거될 수 있는 텅스텐-함유 재료는 통상적으로 적어도 약 30 ％ 원자 텅스텐 (적어도 약 50 ％, 적어도 약 75 ％, 또는 적어도 약 95 ％ 원자 텅스텐) 을 함유한다. 예들은 도핑된 텅스텐 금속, 도핑되지 않은 텅스텐 금속 (예를 들어, 적어도 약 95 ％ 순수 텅스텐 금속), 화학량론적 텅스텐 화합물 및 비화학량론적 텅스텐 화합물, 뿐만 아니라 합금들 및 고용체들 (solid solutions) 을 포함한다. 예를 들어 텅스텐은 질소, 탄소, 인 및 이들의 조합들로 도핑될 수도 있다.
본 명세서에 제공된 방법들은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드와 같은 실리콘-함유 유전체 재료들의 존재 시 텅스텐-함유 재료를 선택적으로 에칭할 수 있다. 이들 유전체 재료들은 도핑되거나 도핑되지 않을 수도 있고, 화학량론적일 필요는 없다. 본 명세서에 사용된 바와 같이 용어 "실리콘 옥사이드"는 TEOS (tetraethylorthosilicate), BSG (borosilicate glass), BPSG (borophosphosilicate glass), HDP (high density plasma) CVD 옥사이드, 및 SA (subatmospheric) CVD 옥사이드와 같은 다양한 타입들의 실리콘 옥사이드들, 실리케이트들, 및 실리케이트-계 유리들을 포함한다. (단일의 목표된 방향에서의 에칭 레이트들의 비를 지칭하는) 선택도는 적어도 약 2:1이고, 일부 실시예들에서, 적어도 약 3:1이다.
일부 실시예들에서, 방법들은 에칭의 고 이방성을 특징으로 한다. 따라서, 텅스텐은 바람직하게, 리세스된 피처의 폭이 실질적으로 변화되지 않을 수도 있는 동안 (즉, 변화되지 않고 남아 있거나 50 ％ 이하, 예컨대 10 ％ 이하만큼 증가될 수도 있음), 목표된 방향, 예를 들어, 리세스된 피처의 하단부로부터 제거될 수 있다. 일부 실시예들에서 바람직한 방향에서 텅스텐-함유 재료의 에칭 레이트 (예를 들어, 리세스된 피처의 하단부로부터의 제거 레이트) 대 바람직하지 않은 방향으에서의 에칭 레이트 (예를 들어, 리세스된 피처의 측벽으로부터의 제거 레이트) 는 적어도 약 20 대 1, 바람직하게 50 대 1, 훨씬 더 바람직하게, 100 대 1이다.
방법들은 임의의 양의 텅스텐-함유 재료의 제거를 위해 사용될 수 있고, 상대적으로 좁은 리세스된 피처들 (예를 들어, 약 150 ㎚ 미만, 예컨대 약 20 내지 150 ㎚, 또는 약 20 내지 50 ㎚의 폭을 갖는 피처들) 의 하단 부분들로부터 상대적으로 많은 양 (예컨대 약 3,000 Å 내지 7,000 Å) 의 텅스텐-함유 재료의 제거에 특히 유용하다. 제공된 방법들은 불소계 화학물질을 사용하여 수행된 종래의 텅스텐 에칭들에 비해 뚜렷한 장점들을 나타낼 수도 있다. 장점들은 노출된 실리콘 옥사이드의 존재 시 높은 텅스텐 에칭 선택도, 및 에칭 동안 리세스된 피처들의 폭을 보존하게 하는 우수한 이방성을 포함할 수도 있다. 제공된 방법들은 또한 플라즈마 내에 Cl2 및 O2의 동시 도입에 의존하는 방법들보다 상당히 보다 높은 에칭 레이트들을 제공할 수도 있다. 예를 들어 제공된 방법들의 에칭 레이트는 통상적으로 적어도 약 20 ㎚/min, 예컨대 적어도 약 40 ㎚/min, 예를 들어, 약 40 내지 100 ㎚/min이다. 제공된 방법들의 또 다른 장점은 고 종횡비 리세스된 피처들의 에칭 효율성이다. 따라서, 예를 들어, 텅스텐-함유 재료는 적어도 약 5:1, 예컨대 적어도 약 8:1의 종횡비를 갖는 리세스된 피처들 (예를 들어, 약 10:1의 종횡비를 갖는 피처들) 의 하단 부분들로부터 제거될 수 있다.
방법들은 이제 예로서 텅스텐 에칭을 사용하여 예시될 것이다. 상기 기술된 임의의 텅스텐-함유 재료가 이들 방법들을 사용하여 유사하게 에칭될 수 있다는 것이 이해된다.
텅스텐 에칭 방법을 위한 프로세스 흐름도의 예가 도 1에 제공된다. 에칭의 다양한 스테이지들을 예시하는 기판의 단면 도시들은 도 2a 내지 도 2e에 도시된다.
프로세스는 텅스텐층을 포함하는 기판을 프로세스 챔버 내에 위치시킴으로써 (101)에서 시작한다. 일반적으로, 노출된 텅스텐층들을 포함하는 매우 다양한 기판들이 사용될 수 있다. 기판은 또한 또 다른 재료, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 이들의 조합의 노출된 층을 포함할 수도 있다. 일부 실시예들에서 기판은 리세스된 피처를 포함하고, 텅스텐층은 리세스된 피처의 하단부에 배치된다. 이러한 기판은 도 2a에 예시된다. 기판은 텅스텐층 (101), 텅스텐층 (101) 위에 배치된 실리콘 옥사이드 또는 실리콘 나이트라이드층 (103), 및 리세스된 피처의 하단부에서 텅스텐이 노출되도록 실리콘 옥사이드 또는 실리콘 나이트라이드층 (103) 내에 형성된 리세스된 피처 (105) 를 포함한다. 텅스텐은 플라즈마 내에서 생성된 이온들을 기판을 향하여 수직으로 지향시키기 위해 기판 홀더로의 바이어스의 인가와 함께 플라즈마 생성을 허용하는 임의의 프로세스 챔버 내에서 에칭될 수 있다. 다양한 건식 에칭 챔버들은 이러한 에칭에 적합하다. 적합한 장치의 예는 Lam Research Corporation으로부터 입수가능한 KiyoFX 장치이다. ECR (electron cyclotron resonance) 소스를 갖는 장치가 또한 에칭을 위해 사용될 수도 있다.
기판이 프로세스 챔버 내에 위치된 후, Cl2를 포함하는 프로세스 가스는 프로세스 챔버 내로 흐르고, 단계 (103) 에서 도시된 바와 같이, 염소 이온들을 사용하여 텅스텐의 지향성 에칭을 허용하는, 바이어스가 기판에 인가되는 동안 플라즈마가 형성된다. 이 단계는 에칭 단계로서 지칭된다. 일부 실시예들에서 프로세스 가스는 본질적으로 Cl2로 구성된다. 일부 실시예들에서 프로세스 가스는 질소, 수소, 헬륨, 아르곤 및 네온과 같은 하나 이상의 불활성 가스들을 더 포함할 수도 있다. 프로세스 가스는 바람직하게 어떠한 상당한 양의 불소-함유 가스들도 함유하지 않는다. 예를 들어, Cl2-함유 프로세스 가스는 완전히 불소-함유 가스들이 없을 수도 있거나 이러한 가스의 1 체적％ 이하를 함유할 수도 있다. 일부 실시예들에서 Cl2-함유 프로세스 가스는 상당한 양의 산소-함유 가스들을 함유하지 않는다. 예를 들어, Cl2-함유 프로세스 가스는 완전히 산소-함유 가스들이 없을 수도 있거나 이러한 가스들의 1 체적％ 이하를 함유할 수도 있다. Cl2 플라즈마를 사용하는 이방성 에칭의 중요한 특징은 지향성 에칭을 보장하는, 기판 홀더에 인가된 상대적으로 고 바이어스이고, 에칭의 방향은 Cl+ 이온 충돌의 방향에 의해 결정된다. Cl+ 이온들은 음으로 바이어스된 기판을 향해 유인되고 (attracted) 텅스텐과 반응하고, 반응 시 형성된 WClx를 기판의 표면으로부터 제거하기에 충분한 에너지를 갖는다. Cl+ 처리의 지향성으로 인해, 기판 상의 수평 표면들 (예를 들어, 리세스된 피처의 하단부) 로부터의 텅스텐 제거 레이트는 수직 표면들 (예를 들어, 리세스된 피처의 측벽들) 로부터의 텅스텐 제거 레이트보다 보다 높다. 기판 척에 인가된 바이어스는 적어도 약 500 V이어야 한다. 예를 들어, 일부 실시예들에서 적어도 약 750 V, 예컨대 적어도 약 1000 V의 바이어스를 인가하는 것이 바람직하다. 일부 실시예들에서 약 1000 내지 1700 V의 바이어스가 인가된다. 일부 실시예들에서, 바이어스를 펄스들로 인가하는 것이 바람직하고, 펄스 각각은 상기 열거된 전압 레벨로 제공되고, 펄스들 간의 기준 레벨은 0 V 또는 상대적으로 저전위 (예를 들어, 약 200 V 미만) 일 수도 있다. 일부 실시예들에서 펄싱의 듀티 사이클은 약 5 내지 50 ％이다. 일 예에서 듀티 사이클은 10 ％이고 주파수는 100 ㎐이다. 바이어스는 통상적으로 기판에서 음의 DC 바이어스를 유도하는 RF 바이어스이다. 도 2b는 플라즈마 내의 Cl2 에칭 동안 얻어진 기판을 예시한다. 기판을 향해 수직으로 지향된 Cl+ 이온들은 리세스된 피처 (105) 의 하단부에서 텅스텐층 (101) 을 에칭한다. 에칭된 부분 (107) 은 에칭이 수직 방향으로 이방성으로 진행하기 때문에 리세스된 피처의 실질적인 확장은 도시하지 않는다.
Cl2 처리가 완료된 후, 과잉 Cl2 및 반응 생성물들은 프로세스 챔버로부터 제거된다. 예를 들어, 프로세스 챔버는 퍼징 가스 (예를 들어, 질소, 수소, 헬륨, 아르곤, 네온 또는 이들의 조합) 를 사용하여 퍼징될 수도 있고/있거나 배기될 수도 있다.
다음에, 단계 105에서 기판은 산소 라디칼들과 콘택트한다. 이 단계의 목적은 저에너지 Cl+ 이온들을 사용한 후속하는 에칭을 향해 텅스텐의 표면을 패시베이팅하는 것이다. 이 단계는 패시베이션 단계라고 지칭된다. 이 단계는 프로세스 챔버 내로 O2, O3, CO, CO2, COS, SO2 및 이들의 혼합물들과 같은 산소 라디칼들의 소스를 포함하는, 제 2 프로세스 가스를 도입하는 단계 및 플라즈마를 형성하는 단계를 포함한다. 예를 들어, 일부 실시예들에서, 제 2 프로세스 가스는 O2를 포함하거나 본질적으로 O2로 구성된다. 일부 실시예들에서, 불활성 가스, 예를 들어, He, Ar, Ne 또는 이들 가스들의 조합은 산소 라디칼들의 소스에 부가하여 제 2 프로세스 가스에 포함될 수도 있다. 일부 실시예들에서 CH3F와 같은 하이드로플루오로카본이 제 2 프로세스 가스에 첨가된다. 바람직하게, 하이드로플루오로카본 플로우 대 산소 라디칼들의 소스 플로우의 플로우 레이트 비는 약 1 대 10 미만이다. 플라즈마가 높은 지향성이 아니도록 플라즈마가 프로세스 챔버 내에서 형성되고, 이 단계에서 기판 홀더 RF 바이어스는 상대적으로 낮게 유지되거나 없다. 일부 실시예들에서 기판 홀더 RF 바이어스는 약 200 V 미만, 예컨대 약 150 V 미만이다. 일부 실시예들에서 약 100 V의 바이어스가 사용된다. 일부 실시예들에서 플라즈마 함유 산소 라디칼들은 기판이 프로세싱되는 프로세스 챔버 내에서 바로 형성된다. 다른 실시예들에서, 산소 라디칼들은 프로세스 챔버와 연결된 리모트 플라즈마 챔버 내에서 형성될 수도 있고, 산소 라디칼들은 리모트 플라즈마 챔버로부터 도관을 통해 프로세스 챔버로 공급된다.
도 2c는 산소 패시베이션 단계를 겪는 기판을 도시한다. WOx 및 WClOx 종을 포함하는 패시베이션층 (109) 은 모든 가용 텅스텐 표면들 상에 형성되고, 이 경우에 리세스된 피처의 하단부 뿐만 아니라 리세스된 피처의 측벽들의 텅스텐-함유부를 포함한다.
다음에, 프로세스 챔버는 산소 라디칼들의 소스를 제거하기 위해 퍼지 및또는 배기되고, 단계 107에서 추가 에칭이 필요한 지 여부가 결정된다. 많은 실시예들에서, Cl2 에칭 단계 및 산소 패시베이션 단계는 복수 회, 예컨대 적어도 3회 반복되어야 한다. 종종, 약 10 내지 30 사이클이 수행된다. 에칭이 더 이상 목표되지 않을 때, 프로세스는 종료된다.
도 2d는 플라즈마 내의 Cl2를 사용하여 제 2 에칭 사이클을 겪는 기판을 예시한다. 이 단계에서, 패시베이션층 (109) 은 리세스된 피처의 측벽 상에서 보존되지만, 지향성 에칭에 의해 리세스된 피처의 하단부로부터 제거된다. 텅스텐의 부가적인 양이 리세스된 피처의 하단부로부터 제거되어, 패시베이션되지 않은 구역 (111) 을 개방한다. 다음에, 프로세스 챔버의 퍼지 또는 배기 후에, 이 구역은 산소 라디칼들을 사용한 처리에 의해 패시베이션되고, 패시베이션층 (109) 이 다시 한번 모든 가용 노출된 텅스텐 표면을 덮는 도 2e에 도시된 구조체를 제공한다.
에칭 프로세스는 리세스된 피처의 폭을 실질적으로 변화시키지 않고 상대적으로 다량의 텅스텐을 제거할 수 있다. 일부 경우들에서 약 1000 내지 7000 Å, 예컨대 약 300 내지 7000 Å의 두께를 갖는 층들이 제거된다. 통상적으로 에칭의 사이클 (Cl2 플라즈마를 사용는 일 에칭 동작 및 산소 라디칼들을 사용하는 일 패시베이션) 각각은 약 5 내지 50 ㎚ 두께, 예컨대 10 내지 50 ㎚의 텅스텐층을 제거한다.
사이클 당 제거된 텅스텐의 양은 리세스된 피처의 폭을 보존하려는 요구에 의해 좌우된다. 따라서, 에칭 단계가 보다 긴 시간 동안 수행된다면, 보다 두꺼운 텅스텐층이 에칭되고, 리세스된 피처의 폭은 일부 측방향 에칭으로 인해 증가될 수도 있다. 빈번한 패시베이션 단계들은 측방향 에칭이 억제되고 리세스된 피처의 폭이 실질적으로 보존된다는 것을 보장한다.
Cl2 플라즈마 처리 및 산소 라디칼들을 사용한 패시배이션의 순서는 도 1에 도시된 바와 같을 수도 있거나, 반전될 수도 있다. 예를 들어, 일부 실시예들에서 프로세스는 패시베이션 단계의 산소 라디칼들을 사용한 기판의 처리로 시작하고 에칭 단계의 플라즈마 내의 Cl2를 사용한 처리가 이어지고, 프로세스 챔버는 처리 각각 후에 과잉 반응물질들 및 반응 생성물들을 제거하기 위해 퍼지되고/되거나 배기된다. 다음에, 패시베이션 단계 및 에칭 단계는 목표된 양의 재료를 에칭하기 위해 필요에 따라 여러번 반복될 수도 있다.
기술된 건식 에칭 방법들을 위한 프로세스 조건들은 가변할 수 있다. 일부 실시예들에서, 프로세스는 약 0.5 내지 400 mTorr의 압력에서 그리고 약 30 내지 100 ℃, 예컨대 약 30 내지 70 ℃의 온도에서 수행된다 (온도는 기판 홀더에서 측정됨). 일부 실시예들에서, 플라즈마는 예를 들어, 약 13.56 ㎒의 주파수에서 동작하는 유도 결합 플라즈마 (ICP) 여기 소스를 사용하여 생성된다.
장치
본 명세서에 제공된 프로세스들은 플라즈마 생성을 위해 구성되고, 기판 홀더로 바이어스를 제공하기 위한 시스템을 갖는 임의의 장치에서 실시될 수 있다. 이들 장치들은 ICP (inductively coupled plasma), CCP (capacitively couled plasma) 를 생성하기 위한 소스들 및 ECR 소스들을 갖는 장치들을 포함할 수도 있다.
적합한 장치는 통상적으로 프로세스 가스의 도입을 위한 유입부를 갖는 프로세스 챔버; 텅스텐-함유 재료의 에칭 동안 제자리에 반도체 기판을 홀딩하기 위해 구성되고, 적어도 에칭의 일부 동안 바이어스되도록 구성된 프로세스 챔버 내의 기판 지지부; 및 프로세스 챔버 내에 플라즈마를 형성하기 위해 구성된 시스템; 및 본 명세서에 기술된 임의의 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함한다.
도 3은 본 발명의 실시 시 사용될 수도 있는 에칭 반응기의 일 예의 개략도이다. 본 발명의 하나 이상의 실시예들에서, 에칭 반응기 (300) 는 안테나 전극 (314), 가스 유입부를 제공하는 가스 분배 플레이트 (306), 및 챔버 벽 (350) 에 의해 둘러싸인 에칭 프로세스 챔버 (349) 내의 정전척 (ESC) (308) 을 포함한다. 에칭 프로세스 챔버 (349) 내에서, 기판 (204) 은 정전 척 (308) 의 상단부 상에 위치된다. 정전 척 (308) 은 기판 (204) 을 홀딩하기 위한 정전척으로서 바이어스 RF 소스 (348) 로부터의 바이어스를 제공하거나 기판 (204) 을 홀딩하기 위해 또 다른 척킹력을 사용할 수도 있다. 가열 램프들과 같은 열 소스 (310) 가 기판을 가열하도록 제공된다. 가스 소스 (324) 는 가스 분배 플레이트 (306) 를 통해 에칭 챔버 (349) 에 연결된다.
바이어스 RF 소스 (348) 및 여기 RF 소스 (352) 는 안테나 전극 (314) 및 ESC (308) 로 전력을 제공하기 위해 제어기 (335) 를 통해 에칭 프로세스 챔버 (349) 에 전기적으로 연결된다. 바이어스 RF 소스 (348) 는 바이어스 RF 전력을 생성하고 바이어스 RF 전력을 에칭 프로세스 챔버 (349) 로 공급한다. 이 예에서, 바이어스 RF 전력은 2 ㎒의 주파수를 갖는다. 여기 RF 소스 (352) 는 소스 RF 전력을 생성하고 소스 RF 전력을 에칭 프로세스 챔버 (349) 에 제공한다. 이 예에서, 이 소스 RF 전력은 13.56 ㎒의 주파수를 갖는다.
상이한 RF 신호들이 상단 전극 및 하단 전극의 상이한 조합들에 공급될 수도 있다. 바람직하게, 최저 주파수의 RF는 상부에 에칭될 재료가 위치되는 ESC (308) 를 통해 인가되어야 한다. 이 예에서, 여기 RF 소스 (352) 는 안테나 전극 (314) 으로 전력을 제공한다.
제어기 (335) 는 또한 가스 소스 (324) 에 연결된다. 제어기 (335) 는 에칭 프로세스 챔버 (349) 로의 에칭 가스의 플로우, 챔버 압력 뿐만 아니라, RF 소스들 (348 및 352) 로부터의 RF 전력의 생성, ESC (308), 안테나 전극 (314), 및 배기 펌프 (320) 를 제어한다. 가스 분배 플레이트 (306) 는 가스 소스 (324) 에 연결되고, 가스 소스 (324) 로부터의 가스를 위한 가스 유입부로서 기능한다. 배기 펌프 (320) 는 가스 분배 플레이트 (306) 로부터 플라즈마 영역 (340) 을 통해 배기 펌프 (320) 로 통과하는 가스를 제거하는 가스 유출부로서 기능한다. 배기 펌프 (320) 는 압력을 제어하는 것을 도울 수도 있다.
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 동안에 그리고 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 락들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 가공 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에서 상기 기술된 장치/프로세스는, 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공동 제조 설비 내에서 함께 수행되거나 사용될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계들 각각이 다수의 가능한 툴들을 사용하여 제공되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다.
예
실험적으로 입증된 예에서, 리세스된 피처들의 어레이 또는 매트릭스를 포함하는 기판이 제공된다. 리세스된 피처들은 10:1의 종횡비 및 27 ㎚의 폭을 갖는다. 리세스된 피처들은 실리콘 옥사이드 재료로 이루어지고 리세스된 피처들의 하단부에 노출된 텅스텐층을 갖는다. 텅스텐은 Lam Research Corporation로부터 입수가능한 Kiyo FX 장치 내에서 에칭된다. 기판은 프로세스 챔버 내에 위치되고 Cl2는 100 sccm의 플로우 레이트로 프로세스 챔버에 제공된다. 300 W의 전력을 13.56 ㎒ ICP 여기 소스에 제공함으로써, 그리고 1500 V RF 바이어스를 기판 홀딩 척에 제공함으로써 형성된다. 바이어스는 10 ％ 듀티 사이클을 갖는 펄스로 인가된다. 바이어스 펄싱을 위한 타이밍도가 도 4에 개략적으로 예시된다. 기판은 5 mTorr의 압력 및 70 ℃의 온도 (기판 홀더에서의 온도를 참조) 에서 12 초 동안 플라즈마 내의 Cl2로 처리된다. 다음에, 프로세스 챔버는 퍼지되고, O2 (200 sccm의 플로우 레이트로 제공됨) 와 CH3F (10 sccm의 플로우 레이트로 제공됨) 의 혼합물이 프로세스 챔버 내에 흐른다. 100 V의 바이어스가 기판 홀더에 제공되는 동안, 플라즈마는 2500 W의 전력을 13.56 ㎒ ICP 여기 소스에 제공함으로써 펄싱하지 않고 형성된다. 산소 라디칼들을 사용한 처리는 70 ℃의 온도에서 3 초 동안 수행된다. 이어서 프로세스 챔버는 퍼지되고, 에칭 단계 및 패시베이션 단계가 30 회 반복된다. 리세스된 피처들의 하단부로부터 제거된 텅스텐의 총 두께는 에칭 사이클 당 약 8 ㎚가 제거되어, 250 ㎚이다. 리세스된 피처들의 폭은 에칭 종료시 28 ㎚이다.
본 명세서에 기술된 예들 및 실시예들은 단지 예시를 목적으로 하고 이러한 방식의 다양한 수정들 또는 변화들이 당업자에게 제안될 것이다. 다양한 상세들이 다양한 세부 사항이 명확성을 위해 생략되었으나, 다양한 설계상 대안예가 구현될 수 있다. 따라서, 본 예들은 예시적인 것으로 간주되어야 하고 제한적인 것으로 간주되어서는 안되며, 본 발명은 본 명세서에 제시된 세부 사항에 한정되지 않고 청구항의 범위 내에서 수정될 수 있다.

Claims (23)

  1. 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법에 있어서,
    상기 방법은,
    (a) 텅스텐-함유 재료를 포함하는 반도체 기판을 플라즈마 에칭 프로세스 챔버에 제공하는 단계;
    (b) 상기 텅스텐-함유 재료와 플라즈마-활성화된 염소를 반응시키고, 상기 텅스텐-함유 재료를 에칭하고 상기 텅스텐-함유 재료의 새로운 표면을 노출하기 위해 Cl2를 포함하는 제 1 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 플라즈마를 형성하는 단계;
    (c) 상기 단계 (b) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 1 프로세스 가스를 제거하는 단계;
    (d) 상기 텅스텐-함유 재료의 상기 새로운 노출된 표면과 상기 플라즈마를 반응시키고, 이에 따라 패시베이션 층을 형성하기 위해, 산소 라디칼 소스를 포함하는 제 2 프로세스 가스를 상기 플라즈마 에칭 프로세스 챔버로 도입하고 산소 라디칼들을 포함하는 플라즈마를 형성하는 단계로서, 상기 패시베이션 층은 텅스텐 및 산소를 포함하는 화합물을 포함하는, 상기 제 2 프로세스 가스를 도입하고 플라즈마를 형성하는 단계; 및
    (e) 상기 단계 (d) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 2 프로세스 가스를 제거하는 단계를 포함하고,
    상기 방법은 주로 상기 텅스텐-함유 재료를 선택된 방향으로 에칭하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 단계 (b) 에서 플라즈마를 형성하는 단계는 기판-홀딩 지지부로 적어도 500 V의 바이어스를 제공하는 단계를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 프로세스 가스는 본질적으로 Cl2로 구성되는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 프로세스 가스는 Cl2, 및 N2, He, Ar, H2, 및 이들의 조합들로 구성된 그룹으로부터 선택된 불활성 가스를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  5. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 플라즈마를 펄싱하는 단계를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  6. 제 1 항에 있어서,
    상기 단계 (b) 는 5 내지 50 ％의 듀티 사이클로 상기 플라즈마를 펄싱하는 단계를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  7. 제 1 항에 있어서,
    상기 제 2 프로세스 가스는 O2, O3, CO, CO2, COS, SO2 및 이들의 혼합물들로 구성된 그룹으로부터 선택된 산소 라디칼들의 소스를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  8. 제 1 항에 있어서,
    상기 산소 라디칼들의 소스는 O2인, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  9. 제 1 항에 있어서,
    상기 단계 (b) 내지 상기 단계 (e) 는 반복되는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  10. 제 1 항에 있어서,
    상기 단계 (b) 내지 상기 단계 (e) 는 적어도 3 회 반복되는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  11. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드로 구성된 그룹으로부터 선택된 유전체 재료의 노출된 층을 더 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드로 구성된 그룹으로부터 선택된 유전체 재료의 노출된 층을 더 포함하고, 상기 텅스텐-함유 재료는 적어도 2:1의 에칭 선택도로 에칭되는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  13. 제 1 항에 있어서,
    상기 반도체 기판은 리세스된 피처를 포함하고, 상기 리세스된 피처는 하단부에 텅스텐-함유 재료의 노출된 층을 포함하고,
    상기 에칭은 상기 리세스된 피처의 폭 또는 직경을 실질적으로 변경하지 않고 상기 리세스된 피처의 상기 하단부로부터 상기 텅스텐-함유 재료를 제거하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  14. 제 1 항에 있어서,
    상기 방법은 1000 내지 7000 Å의 두께를 갖는 텅스텐-함유 재료의 층을 에칭하는 단계를 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  15. 제 1 항에 있어서,
    상기 반도체 기판은 리세스된 피처를 포함하고, 상기 리세스된 피처는 하단부에 텅스텐-함유 재료의 노출된 층을 포함하고, 상기 리세스된 피처의 폭 또는 직경은 150 ㎚ 미만인, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  16. 제 1 항에 있어서,
    상기 단계 (b) 내지 상기 단계 (e) 의 단일 시퀀스는 상기 텅스텐-함유 재료의 10 내지 50 ㎚를 제거하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  17. 제 1 항에 있어서,
    상기 반도체 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노출시키는 단계;
    상기 포토레지스트를 패터닝하고 패턴을 상기 반도체 기판에 전사하는 단계; 및
    상기 반도체 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 플라즈마 에칭 장치 내에서 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하는 방법.
  18. 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치에 있어서,
    상기 장치는,
    (a) 프로세스 가스의 도입을 위한 유입부를 갖는 프로세스 챔버;
    (b) 상기 텅스텐-함유 재료의 에칭 동안 상기 반도체 기판을 제자리에 홀딩하기 위해 구성된 상기 프로세스 챔버 내의 기판 지지부로서, 상기 기판 지지부는 적어도 상기 에칭의 일부 동안 바이어스되도록 구성되는, 상기 기판 지지부;
    (c) 상기 프로세스 챔버 내에서 플라즈마를 형성하기 위해 구성된 시스템; 및
    (d) 상기 텅스텐-함유 재료를 선택된 방향으로 주로 에칭하게 하기 위한 인스트럭션들을 포함하는, 제어기를 포함하고,
    상기 인스트럭션들은,
    (i) 상기 텅스텐-함유 재료와 플라즈마-활성화된 염소를 반응시키고, 상기 텅스텐-함유 재료를 에칭하고 상기 텅스텐-함유 재료의 새로운 표면을 노출하기 위해 Cl2를 포함하는 제 1 프로세스 가스를 상기 프로세스 챔버로 도입하고 플라즈마를 형성하는 단계;
    (ii) 상기 단계 (i) 후에 상기 플라즈마 에칭 프로세스 챔버로부터 상기 제 1 프로세스 가스를 제거하는 단계;
    (iii) 상기 텅스텐-함유 재료의 상기 새로운 노출된 표면과 상기 플라즈마를 반응시키고, 이에 따라 패시베이션 층을 형성하기 위해 산소 라디칼 소스를 포함하는 제 2 프로세스 가스를 상기 프로세스 챔버로 도입하고 산소 라디칼들을 포함하는 플라즈마를 형성하는 단계로서, 상기 패시베이션 층은 텅스텐 및 산소를 포함하는 화합물을 포함하는, 상기 제 2 프로세스 가스를 상기 프로세스 챔버로 도입하고 플라즈마를 형성하는 단계; 및
    (iv) 상기 단계 (iii) 후에 상기 프로세스 챔버로부터 상기 제 2 프로세스 가스를 제거하는 단계를 유발하기 위한 프로그램 인스트럭션을 포함하는, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
  19. 제 18 항에 있어서,
    상기 제어기는 상기 단계 (i) 내지 상기 단계 (iv) 를 적어도 3 회 반복하게 하는 프로그램 인스트럭션들을 더 포함하는, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
  20. 제 18 항에 있어서,
    상기 단계 (i) 를 위한 프로그램 인스트럭션들은 적어도 500 V의 바이어스를 기판-홀딩 지지부에 제공하기 위한 프로그램 인스트럭션들을 포함하는, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
  21. 제 18 항에 있어서,
    상기 프로세스 가스는 본질적으로 Cl2로 구성되는, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
  22. 제 18 항에 있어서,
    상기 산소 라디칼들의 소스는 O2인, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
  23. 제 18 항에 있어서,
    상기 산소 라디칼들의 소스는 O2, O3, CO, CO2, COS, SO2 및 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 반도체 기판 상의 텅스텐-함유 재료를 이방성으로 에칭하기 위한 플라즈마 에칭 장치.
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