KR20210134431A - 에칭 정지 층 - Google Patents

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KR20210134431A
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layer
sin
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nitride
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KR1020217035097A
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바트 제이. 반 슈라벤디크
소마나 함마
카이-린 오우
밍 리
말레이 밀란 사만타라이
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램 리써치 코포레이션
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Abstract

3D NAND 계단과 같은 구조체들의 수평 표면들에만 실리콘 나이트라이드 (SiN) 를 형성하는 방법들이 개시된다. 이는 후속하여 형성된 비아들에 대해 보다 두꺼운 랜딩 패드들을 허용한다. 일부 실시 예들에서, 방법들은 계단 위에 SiN 층의 증착에 이어서 측벽 표면들에 대해 수평 표면들 상의 SiN 층을 선택적으로 치밀화하기 위한 처리를 수반한다. 이어서 측벽 표면들로부터 SiN을 제거하기 위해 습식 에칭이 수행된다. 선택적인 처리는 수평 표면들과 측벽들 사이에 상당히 상이한 WER들 (wet etch rates) 을 발생시킨다.

Description

에칭 정지 층
반도체 디바이스 제조는 플래시 메모리의 제조를 수반한다. 디바이스들이 축소됨에 따라, 효율적인 복수의 메모리 셀들을 제조하기 위한 구조체들이 메모리 디바이스 내의 메모리 셀들의 밀도를 최대화하도록 사용된다. 3D NAND 기술 (technology) 은 메모리 셀들을 층들로 수직으로 스택함으로써 2 차원 NAND 기술과 연관된 과제들을 해결한다.
본 명세서에 포함된 배경 및 맥락적 기술들 (descriptions) 은 본 개시의 맥락을 일반적으로 제시할 목적으로만 제공된다. 본 개시의 대부분은 본 발명자들의 연구를 제시하고, 단순히 이러한 연구가 배경 기술 섹션에 기술되거나 본 명세서의 다른 곳에서 맥락으로서 제시되기 때문에 그것이 종래 기술로 인정된다는 것을 의미하지 않는다.
참조로서 인용
PCT 출원서 양식은 본 출원의 일부로서 본 명세서와 동시에 제출된다. 본 출원이 동시에 제출된 PCT 출원서에서 식별된 바의 이점 또는 우선권을 주장하는 출원 각각은 모든 목적을 위해 전체가 참조로서 본 명세서에 인용된다.
본 개시의 일 양태는 노출된 수평 나이트라이드 표면들 및 노출된 옥사이드 및 나이트라이드 측벽 표면들을 포함하는 계단 (staircase) 패턴으로 배열된 교번하는 옥사이드 층들 및 나이트라이드 층들을 기판을 제공하는 단계; 교번하는 옥사이드 층들 및 나이트라이드 층들 위에 실리콘 나이트라이드 (silicon nitride; SiN) 층을 증착하는 단계; 및 노출된 수평 나이트라이드 표면들 상에 증착된 SiN 층을 선택적으로 치밀화 (densify) 하도록 SiN 층을 처리하는 단계를 포함하는, 방법에 관한 것이다.
일부 실시 예들에서, 방법은 개별 (discrete) SiN 패드들을 형성하도록 처리된 SiN 층을 습식 에칭하는 단계를 더 포함한다. 일부 실시 예들에서, 개별 SiN 패드는 인접한 (near) 측벽 표면으로부터 적어도 10 ㎚이다. 일부 실시 예들에서, 개별 SiN 패드는 적어도 10 ㎚ 두께이다. 일부 실시 예들에서, 방법은 SiN 패드들을 텅스텐 랜딩 패드들 (landing pads) 로 교체하는 단계를 더 포함한다. 일부 실시 예들에서, 증착 동작 및 처리 동작은 동일한 챔버에서 수행된다.
일부 실시 예들에서, SiN 층을 증착하는 단계는 PECVD (plasma enhanced chemical vapor deposition) 프로세스를 포함한다.
일부 실시 예들에서, SiN 층을 처리하는 단계는 기판을 용량 결합 플라즈마 (capacitively-coupled plasma) 에 노출하는 단계를 포함한다. 이는 불활성 가스로부터 생성될 수도 있다.
일부 실시 예들에서, 증착 동작 및 처리 동작을 수행하는 단계는 컨포멀한 (conformal) SiN 층의 일부를 증착하고 이어서 증착된 부분을 처리하는 복수의 사이클들을 수행하는 단계를 포함한다.
일부 실시 예들에서, 컨포멀한 SiN 층은 복수의 서브-층들을 포함하고, 적어도 2 개의 서브-층들은 상이한 습식 에칭 레이트들 (wet etch rates; WERs) 을 가진다. 일부 이러한 실시 예들에서, 복수의 서브-층들 중 하나는 복수의 서브-층들의 다른 서브-층 또는 서브-층들보다 낮은 WER을 갖는 에칭 정지 (etch stop; ES) 서브-층이다. 일부 실시 예들에서, ES 층은 습식 에천트에서 50 Å/min 이하의 WER을 가진다. 일부 실시 예들에서, 복수의 서브-층들 중 하나는 습식 에천트에서 적어도 100 Å/min의 WER을 갖는 서브-층이다. 일부 실시 예들에서, ES 서브-층은, 각각 ES 서브-층보다 두껍고 ES 서브-층보다 큰 WER을 갖는 2 개의 서브-층들 사이에 배치된다. 일부 실시 예들에서, ES 서브-층은 SiN 층의 상단 층이다. 일부 실시 예들에서, SiN 막은 실란 (SiH4) 및 암모니아 (NH3) 로부터 증착된다. 일부 실시 예들에서, SiH4 및 NH3는 질소 (N2) 를 더 포함하는 프로세스 가스 내에 있다. 일부 실시 예들에서, 방법은 나이트라이드 층들을 텅스텐 워드라인들 (wordlines) 로 대체하는 단계를 더 포함한다.
본 개시의 또 다른 양태는 수평 표면들 및 측벽 표면들을 가진 기판을 제공하는 단계; 수평 표면들 및 측벽 표면들 위에 실리콘 나이트라이드 (SiN) 층을 증착하는 단계; 및 수평 표면들 상에 증착된 컨포멀한 SiN 층을 선택적으로 치밀화하도록 SiN 층을 처리하는 단계를 포함하는, 방법에 관한 것이다. 일부 실시 예들에서, 방법은 개별 SiN 패드들을 형성하도록 처리된 층을 습식 에칭하는 단계를 더 포함한다.
본 개시의 또 다른 양태는 수평 표면들 및 측벽 표면들을 가진 기판을 제공하는 단계; 제 1 서브-층을 형성하기 위해 하나 이상의 제 1 사이클들을 수행하는 단계로서, 하나 이상의 제 1 사이클들 각각은 PECVD에 의해 수평 표면들 및 측벽 표면들 상에 일정량의 SiN을 증착하는 단계 및 불활성 가스로부터 생성된 용량 결합 플라즈마에 증착된 양의 SiN을 노출하는 단계를 포함하는, 제 1 사이클들 수행 단계; 에칭 정지 서브-층을 형성하기 위해 하나 이상의 제 2 사이클들을 수행하는 단계로서, 하나 이상의 제 2 사이클들 각각은 PECVD에 의해 제 1 서브-층 상에 일정량의 SiN을 증착하는 단계 및 LFRF (low frequency radio frequency) 전력을 사용하여 불활성 가스로부터 생성된 용량 결합 플라즈마에 증착된 양의 SiN을 노출하는 단계를 포함하는, 제 2 사이클들 수행 단계를 포함하는 방법에 관한 것이다. 일부 실시 예들에서, 하나 이상의 제 2 사이클들의 LFRF 전력은, 있다면, 하나 이상의 제 1 사이클들의 LFRF 전력보다 크다.
본 개시의 또 다른 양태는 LFRF 플라즈마 생성기 및 HFRF 플라즈마 생성기를 포함하는 PECVD 증착 챔버; 및 본 명세서에 개시된 임의의 방법들을 수행하기 위한 인스트럭션들을 포함하는 제어기를 포함하는 장치에 관한 것이다.
본 개시의 이들 및 다른 양태들은 도면들을 참조하여 이하의 기술에서 논의된다.
도 1a는 특정한 실시 예들에 따른 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 1b는 3-D NAND 구조체를 형성하는 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 2, 도 3 및 도 4a는 패터닝 스킴 (scheme) 의 기판의 개략적인 예시들이다.
도 4b는 도 4a에 도시된 기판의 부분도이다.
도 5a, 도 6a, 도 7a, 도 8 및 도 9는 패터닝 스킴의 기판의 개략적인 예시들이다.
도 5b, 도 6b 및 도 7b는 각각 도 5a, 도 6a 및 도 7a에 도시된 기판들의 개략적인 예시들의 측면도들이다.
도 10은 특정한 실시 예들에 따른 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 11 내지 도 15는 패터닝 스킴의 기판의 개략적인 예시들이다.
도 16은 상이한 WER들 (wet etch rates) 을 갖는 서브-층들을 포함하는 다양한 실리콘 나이트라이드 (SiN) 스택들의 예들을 예시한다.
도 17은 특정한 실시 예들에 따른 SiN 패드의 타깃 분리 (S) 및 두께 (T) 를 예시한다.
도 18은 특정한 실시 예들에 따른 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 19는 특정한 실시 예들에 따라 형성된 SiN 패드들에 대한 분리 및 남아 있는 두께 대 에칭 시간을 도시하는 그래프이다.
도 20은 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 21은 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
이하의 기술에서, 제시된 실시 예들의 이해를 제공하기 위해 다수의 특정한 상세들이 제시된다. 개시된 실시 예들은 이들 특정한 상세들 중 일부 또는 전부없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 모호하게 하지 않도록 상세히 기술되지 않았다. 또한, 개시된 실시 예들이 특정한 실시 예들과 함께 기술될 것이지만, 특정한 실시 예들은 개시된 실시 예들을 제한하도록 의도되지 않는다는 것이 이해될 것이다.
이하에 개시된 구현 예들은 웨이퍼, 기판, 또는 다른 워크피스와 같은 기판 상의 재료의 증착을 기술한다. 워크피스는 다양한 형상들, 사이즈들 및 재료들일 수도 있다. 본 출원에서, 용어 "웨이퍼" 및 "기판"은 상호 교환 가능하게 사용된다.
반도체 제조는 종종 메모리 디바이스들의 제조를 수반한다. 일 예는 "수직 NAND" (VNAND) 구조체로도 지칭되는 3D NAND의 제조이다. 그러나, 3D NAND 구조체들을 형성하기 위한 기존의 기법들은 수직 스케일링으로 제한된다: 메모리 층들의 수가 증가된다. 목표된 비트 당 비용 스케일링 (cost scaling) 을 달성하기 위해, 층 증가에 비례하여 프로세스 단계들의 수를 증가시키지 않는 것이 중요하다.
3D NAND 기술에서, 옥사이드 필러는 계단 패턴 (staircase pattern) 으로 배열된 교번하는 옥사이드 층 및 나이트라이드 층 위에 증착된다. 이어서 나이트라이드 층들은 워드라인들을 형성하기 위해 통상적으로 텅스텐을 포함하는 금속 막으로 대체된다. 이어서 비아들이 옥사이드 필러 내에 형성된다. 비아들은, 이제 계단의 트레드들 (treads) 을 형성하는 텅스텐 워드라인들과 콘택트하도록 수직으로 연장한다. 텅스텐과 같은 금속은 텅스텐 워드라인들로 연장하고 텅스텐 워드라인들에 콘택트하는 상호 접속부들을 형성하도록 비아들 내에 증착된다. 3D NAND가 스케일링됨에 따라 계단은 보다 많은 트레드를 갖고 보다 깊어진다. 이에 더하여, 메모리 스택의 전체 높이를 감소시키기 위해, 워드라인들을 얇게 하는 것이 바람직하다. 계단 트레드들을 형성하는 워드라인들은 또한 비아 에칭을 위한 에칭 정지의 기능을 이행한다 (fulfill). 비용 상의 이유로 일 마스킹 및 에칭 단계로 비아들을 형성하는 것이 바람직하다. 그러나, 스케일링에 의해 요구되는 바와 같이, 계단이 보다 깊어지고 워드라인이 보다 얇아짐에 따라, 상부 워드라인들이 하단 워드라인들에 도달하기 위해 필요한 긴 오버 에칭을 견디는 것이 점점 어려워진다. 따라서, 계단 상의 보다 높은 위치들에 위치된 워드라인들 상의 콘택트 표면들은 계단 패턴의 하단부를 향해 위치된 워드라인들에 대해 오버-에칭될 수도 있다. 그 결과, 에칭은 아래의 또 다른 워드라인에 도달하도록 이들 워드라인들을 펀치 쓰루 (punch through) 할 수도 있다. 이어서 비아가 금속으로 충진될 때 이들 워드라인들은 단락될 것이고, 수율 손실을 유발할 것이다.
3D NAND 계단의 수평 표면들에만 실리콘 나이트라이드 (SiN) 의 형성을 제공하는 방법들 및 관련 장치들이 개시된다. 이는 후속하여 형성된 비아들에 대해 보다 두꺼운 랜딩 패드들 (landing pads) 을 허용한다. 일부 실시 예들에서, 방법들은 계단 위에 SiN 층의 증착에 이어서 측벽 표면들에 대해 수평 표면들 상의 SiN 층을 선택적으로 치밀화하기 위한 처리를 수반한다. 이어서 측벽 표면들로부터 SiN을 제거하기 위해 습식 에칭이 수행된다. 선택적인 처리는 수평 표면들과 측벽들 사이에 상당히 상이한 WER들 (wet etch rates) 을 발생시킨다. 습식 에칭 후, SiN 층은 수평 표면들 상에 남아 있고 측벽들로부터 제거된다. 후속 프로세싱에서 SiN 층이 텅스텐 (W) 에 의해 대체될 때, 두꺼운 W 패드가 형성된다. 이하의 방법들 및 툴들이 3D NAND 구조체의 나이트라이드 층들 상에 SiN 패드들을 형성하는 맥락에서 기술되지만, 수평 표면들 상의 선택적인 SiN 증착이 추구되는 임의의 애플리케이션에서 채용될 수도 있다.
SiN에 더하여, 이하에 기술된 방법들은 실리콘 옥시나이트라이드 (SiON) 막들을 형성하도록 적용될 수도 있다. 또한, 패드들은 임의의 적용 가능한 옥사이드, 나이트라이드, 카바이드, 옥시나이트라이드, 옥시나이트라이드 카바이드, 또는 옥시카바이드 막으로부터 형성될 수도 있다.
도 1a는 본 명세서에 기술된 방법들에 따라 수행된 동작들의 프로세스 흐름도를 도시한다. 먼저, 동작 103에서, SiN 층이 수평 표면들 및 수직 표면들 (또한 측벽 표면들로 지칭됨) 을 가진 구조체 위에 증착된다. 다양한 실시 예들에 따라, 동작 103은 PECVD (plasma enhanced chemical vapor deposition), PEALD (plasma enhanced atomic layer deposition), 또는 ALD (thermal atomic layer deposition) 을 수반할 수 있다. 컨포멀한 (conformal) 증착이 가능한 다른 증착 기법들이 사용될 수도 있다. 계단 구조체 상의 증착을 위해, 증착된 총 두께는 다음 타깃들: 1) (텅스텐 랜딩 패드 두께를 결정하는) 습식 에칭 후 수평 표면들 상에 남아 있는 SiN 두께, 2) 계단 구조체의 측벽들로부터 SiN의 최소 거리, 및 3) (1) 및 (2) 를 달성하기 위한 오버-에칭의 결여 중 하나 이상에 종속될 수 있다. 다양한 실시 예들에 따라, 두께는 300 Å 내지 900 Å일 수도 있다.
SiN 막은 구조체의 수평 표면들과 수직 표면들 모두에 증착된다. 증착 방법에 따라, 측벽 상의 두께 대 수평 표면 두께들에 일부 변동이 있을 수도 있지만, 이는 일반적으로 구조체에 컨포멀하다. 본 명세서에 사용된 바와 같은 용어 "수직"은 평면형 표면으로부터 거의 90 °뿐만 아니라 완전히 수직인 표면을 포함한다는 것을 주의해야 한다. 예를 들어, 수직 표면은 90 °로부터 ＋/－ 10 °또는 ＋/－ 5 °또는 ＋/－ 1 °또는 ＋/－ 0.5 °일 수도 있다. 유사하게, 수평 표면들은 180 °로부터 ＋/－ 5 ° 또는 ＋/－ 1 °또는 ＋/－ 0.5 °로 가변할 수도 있다.
PECVD는 상대적으로 빠른 증착을 제공하도록 사용될 수 있다. 일부 실시 예들에서, 실란 (SiH4) 및 암모니아 (NH3) 는 SiN을 형성하기 위해 PECVD 증착에서 반응될 수도 있다. 질소 (N2) 또는 아르곤 (Ar) 또는 헬륨 (He) 과 같은 불활성 가스가 캐리어 가스로 사용될 수도 있다. 다른 실리콘 함유 전구체들은 유기 실란들을 포함하지만 이로 제한되지 않는 SiN을 증착하도록 사용될 수도 있다. 유사하게, N2와 같은 다른 질소 함유 가스들이 적절하게 공-반응 물질로서 사용될 수도 있다.
동작 105에서, 실리콘 나이트라이드 막은 수평 표면들을 선택적으로 치밀화하도록 처리된다. 이러한 맥락에서, 선택적으로 치밀화는 수평 표면들 상의 SiN 막을 치밀화하는 반면, 수직 표면들 상의 SiN 막은 치밀화되지 않거나 상당히 보다 적은 정도로 치밀화되는 것을 의미한다. 동작 105는 증착된 막을 불활성 가스 플라즈마에 노출하는 것을 수반할 수 있다. PECVD 반응들 또는 PEALD 반응들을 위해, 이는 증착 챔버에서 수행될 수도 있다. 일부 실시 예들에서, 플라즈마의 방향성 (directionality) 을 상승시키기 위해 바이어스 전압이 기판에 인가될 수도 있지만, 방법은 바이어스없이 수행될 수도 있다. 예를 들어 기판 바이어스가 없는 용량 결합 인 시츄 (in-situ) Ar 플라즈마는 수평 표면들 상의 막을 선택적으로 치밀화하는 것으로 입증되었다.
동작 103 및 동작 105는 복수의 산재된 (interspersed) 스테이지들에서 수행될 수도 있다는 것을 주의해야 한다. 즉, SiN 막의 전체 두께가 형성될 때까지 제 1 양의 실리콘 나이트라이드가 증착된 후 처리될 수 있고 제 2 양의 실리콘 나이트라이드 막이 증착된 후 처리될 수도 있고, 이렇게 계속될 수도 있다. 이는 처리가 막의 전체 두께가 처리되는 것을 보장하기 위해 제한된 침투 깊이 (limited penetration depth) 를 갖는다면 유용할 수도 있다.
이어서 습식 에칭이 동작 107에서 수직 표면들로부터 SiN 막을 선택적으로 제거하도록 수행된다. 희석된 불산 (dilute hydrofluoric acid; DHF) 이 사용될 수도 있지만, 인산과 같은 다른 습식 에천트들이 사용될 수도 있다. 이하에 더 기술된 바와 같이, 일부 구현 예들에서, SiN 층은 상이한 WER들을 갖는 복수의 서브-층들을 가질 수도 있다.
도 1a의 방법은 3D NAND 구조체를 형성하는 방법의 일부로서 수행될 수도 있다. 도 1b는 3D NAND 구조체를 형성하기 위한 방법에 따라 수행된 동작들의 프로세스 흐름도를 도시한다. 동작 182에서, 기판이 제공된다. 다양한 실시 예들에서, 기판은 반도체 기판이다. 기판은 실리콘 웨이퍼, 예를 들어, 증착된 유전체, 도전, 또는 반도전 재료와 같은 하나 이상의 재료 층들을 갖는 웨이퍼들을 포함한, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수 있다. 예시적인 기판 (100) 이 도 2에 개략적인 예시로서 제공된다.
이하의 기술은 주로 텅스텐 워드라인들 및 비아들을 갖는 3D NAND 구조체들을 주로 참조하지만, 다른 금속들이 사용될 수도 있다는 것을 주의해야 한다. 예를 들어, 몰리브덴 (Mo) 이 워드라인들 및 비아들을 형성하도록 증착될 수도 있다.
도 1b를 다시 참조하면, 동작 184에서, 교번하는 옥사이드 막 및 나이트라이드 막의 막 스택 (film stack) 이 기판 상에 증착된다. 다양한 실시 예들에서, 증착된 옥사이드 층은 실리콘 옥사이드 층이다. 다양한 실시 예들에서, 증착된 나이트라이드 층은 실리콘 나이트라이드 층이다.
옥사이드 층 및 나이트라이드 층 각각은 약 10 ㎚ 내지 약 100 ㎚, 예를 들어 일부 실시 예들에서 약 25 ㎚ 내지 35 ㎚와 같이 거의 동일한 두께로 증착될 수도 있다. 옥사이드 층들은 약 실온 내지 약 700 ℃의 증착 온도에서 증착될 수도 있다. 본 명세서에 사용된 바와 같은 "증착 온도" (또는 "기판 온도") 는 증착 동안 기판을 홀딩하는 페데스탈이 설정되는 온도를 지칭한다는 것이 이해될 것이다.
교번하는 옥사이드 막 및 나이트라이드 막 스택을 형성하기 위한 옥사이드 층 및 나이트라이드 층은 ALD, PEALD, CVD (chemical vapor deposition), PECVD, 또는 스퍼터링과 같은 임의의 적합한 기법을 사용하여 증착될 수도 있다. 다양한 실시 예들에서, 옥사이드 층 및 나이트라이드 층은 PECVD에 의해 증착된다.
막 스택은, 예를 들어, 48 내지 512 층들의 교번하는 옥사이드 층 및 나이트라이드 층을 포함할 수 있고, 보다 많은 교번하는 층들이 가능하다. 옥사이드 층 또는 나이트라이드 층 각각은 하나의 층을 구성한다. 교번하는 옥사이드 층 및 나이트라이드 층을 포함하는 막 스택은 ONON (oxide-nitride-oxide-nitride) 스택으로 지칭될 수도 있다.
도 3은 기판 (100) 상에 증착된 교번하는 옥사이드 (101) 막들 및 나이트라이드 (102) 막들을 가진 기판 (100) 의 예시적인 개략적 예시를 도시한다. 도 3에 도시된 구조체는 옥사이드가 먼저 증착되고 이어서 나이트라이드, 옥사이드, 나이트라이드, 등이 증착되는 것을 도시하지만, 나이트라이드가 먼저 증착되고, 이어서 옥사이드, 나이트라이드, 옥사이드, 등이 증착될 수도 있다는 것을 주의한다.
ONON 스택의 증착에 이어, 도 1b를 참조하면, 동작 186에서, 계단 패턴이 기판 상에 형성된다. 본 명세서에 언급된 바와 같은 "계단 패턴"은 2 개 이상의 단들 (steps) 을 기술하고, 단 각각은 옥사이드 층 및 나이트라이드 층을 포함한다. 옥사이드 층 및 나이트라이드 층의 세트 각각의 상단 층은 계단 내의 단들의 형성을 위한 옥사이드 층 또는 나이트라이드 층일 수도 있다는 것이 이해될 것이다. 다양한 실시 예들에서, 계단 패턴은 24 내지 256 개의 단들을 포함한다. 계단 패턴은 다양한 패터닝 기법들을 사용하여 형성될 수도 있다. 일 기법은 계단을 형성하기 위해 옥사이드 층 및 나이트라이드 층의 세트 각각을 에칭하도록 기판 및 기판의 마스킹 영역들 위에 희생 층을 증착하는 것을 포함한다. 또 다른 기법은 포토 레지스트 패터닝, 에칭, 레지스트 트리밍, 이어서 레지스트가 재 도포되는 지점에서 너무 얇아질 때까지 에칭 및 트리밍 동작들을 반복하는 것을 포함한다.
도 4a는 최상단 나이트라이드 층 위에 하드 마스크 (110) 를 갖는 옥사이드 층들 (111) 및 나이트라이드 층들 (112) 의 계단 패턴을 포함하는 기판 (100) 의 예를 제공한다. 도 4a가 계단 패턴의 4 개의 단들을 도시하지만, 계단 패턴은 24 내지 256 개의 단들과 같은 임의의 수의 단들을 가질 수도 있다는 것이 이해될 것이다. 단 각각은 나이트라이드 층 및 옥사이드 층을 포함한다. 그 위의 단의 에지로부터 밖으로 연장하는 단 각각의 영역은 단의 "노출된" 영역 또는 단의 최상부 층, 또는 그 위의 증착에 적합한 부분으로 지칭될 수도 있다. 도시된 바와 같이, 노출된 영역은 나이트라이드이다.
예를 들어, 계단의 폭-넓이 (width-wide) 방향을 가로 질러 양분된 도 4a에 도시된 계단 패턴의 뷰 (199) 가 계단 패턴의 계층화된 (tiered) 구조를 강조하기 위해 도 4b에 도시된다. 옥사이드 층들 (111) 은 나이트라이드 층들 (112) 에 평행하게 그리고 나이트라이드 층들 (112) 사이에 위치된다. 하나의 옥사이드 층 (111) 에 이어 하나의 나이트라이드 층 (112) 의 세트 각각은 바로 위의 세트보다 길고, 따라서 노출된 영역들을 갖는 계단 패턴을 형성한다.
일부 실시 예들에서, 도 1b의 동작 188에서, 옥사이드가 기판 위에 증착된다. 옥사이드는 ONON 스택의 층들에 증착된 옥사이드와 동일하거나 상이한 조성일 수도 있다. 다양한 실시 예들에서, 기판 위에 증착된 옥사이드는 ONON 스택 내에 옥사이드 층들을 증착하기 위해 사용된 증착 온도와 동일하거나 상이한 증착 온도에서 증착된다. 증착 온도는 실온 내지 약 600 ℃일 수도 있다. 수직 슬릿들은 옥사이드를 증착하고 평탄화한 후 후속하여 기판 내로 에칭될 수도 있다.
도 5a는 기판 위에 증착된 ONON 계단, 하드 마스크 (110), 및 옥사이드 (122) 를 포함하는 예시적인 기판 (100) 을 도시한다. 도 5b는 수직 슬릿들 (135) 이 에칭되고 하드 마스크 (110) 가 제거된 후 기판 (100) 의 측면도를 도시한다.
동작 190에서, 나이트라이드는 기판 상의 옥사이드에 대해 선택적으로 에칭된다. 에칭은 선택적인 건식 에칭 프로세스를 사용하여, 예컨대 다음의 가스들: 염소 (Cl2), 산소 (O2), 아산화 질소 (N2O), 테트라플루오로메탄 (CF4), 사불화 황 (SF4), 이산화탄소 (O2), 플루오로메탄 (CH3F), 삼불화 질소 (NF3), 질소 (N2), 수소 (H2), 암모니아 (NH3), 메탄 (CH4), 육불화 황 (SF6), 아르곤 (Ar), 카보닐 설파이드 (COS), 탄소 디설파이드 (CS2), 수소 설파이드 (H2S), 및 질소 옥사이드 (NO) 중의 임의의 하나 이상에 기판을 노출시킴으로써 수행될 수 있다. 동작 190은 에칭 종들이 계단 패턴으로 형성된 수직 슬릿들 내로 흐르고 나이트라이드를 선택적으로 에칭하도록 ONON 스택으로부터 나이트라이드 층들을 제거한다. 선택적인 에칭은 제 2 재료를 에칭하는 것보다 빠른 레이트 (rate) 로 제 1 재료를 에칭하는 것을 수반한다는 것이 이해될 것이다. 예를 들어, 옥사이드에 대해 나이트라이드를 선택적으로 에칭하는 것은 나이트라이드가 옥사이드의 에칭보다 빠른 레이트로 에칭된다는 것을 의미한다. 나이트라이드는 또한 습식 에칭 프로세스를 사용하여, 예컨대 기판을 인산 (H3PO4), 희석된 불산 ("DHF") 또는 이들 용액들의 혼합물에 노출시킴으로써 선택적으로 에칭될 수 있다. 그러나, 나이트라이드를 선택적으로 제거하는 것은 계단 각각의 단부에서 옥사이드-옥사이드 계면에서와 같은 다양한 계면들에서 옥사이드 재료의 열화 및 제거에 대한 위험을 제기한다. 이는 도 6a와 관련하여 이하에 더 기술된다.
도 6a는 나이트라이드 층들 (112) 의 에칭으로부터 형성된 수평 갭들 (gaps) (132) 을 가진 기판 (100) 의 예시적인 개략적 예시를 도시한다. 170에서 원으로 도시된 확대도에 도시된 바와 같이, 갭 (134) 은 에칭 종들이 갭들 (132) 내로 흐르고 에칭 동작 동안 옥사이드에서 에칭되기 (etching away) 때문에 옥사이드-옥사이드 계면에 형성될 수도 있다. 도 6b는 나이트라이드를 선택적으로 에칭함으로부터 갭들 (132) 이 형성되는 기판의 단면의 측면도를 도시한다.
도 1b를 다시 참조하면, 동작 192에서, 텅스텐은 텅스텐 워드라인들을 형성하기 위해 기판의 갭들 내로 증착된다. 텅스텐은 ALD, CVD, PEALD, 및 PECVD와 같은 임의의 적합한 기법에 의해 증착될 수도 있다. 벌크 텅스텐을 증착하기 전에, 하나 이상의 부가적인 층들이 증착될 수도 있다. 예를 들어, 알루미나 (Al2O3) 층이 차단 옥사이드로서 증착될 수도 있고, 이어서 티타늄 나이트라이드 (TiN) 배리어 층, 및 텅스텐 핵 생성 층이 이어질 수도 있다.
도 7a는 증착된 텅스텐 워드라인들 (140) 을 포함하는 기판 (100) 의 예를 도시한다. 그러나, 170에서 줌-인 뷰로 도시된 바와 같이 옥사이드-옥사이드 계면에서 옥사이드의 열화로 인해, 텅스텐은 141에서 갭을 충진하여, 2 개의 워드라인들 (140) 을 연결하고, 이는 단락을 유발할 수 있다. 도 7b는 나이트라이드가 이전에 위치된 갭들 내에 증착된 텅스텐 (140) 을 갖는 측면에서 본 단면도에서 도 7a의 기판의 개략적인 예시를 도시한다.
도 1b를 다시 참조하면, 동작 194에서, 옥사이드는 비아들을 형성하도록 수직으로 에칭된다. 옥사이드는 다음의 가스들: O2, Ar, C4F6, C4F8, SF6, CHF3, 및 CF4 중 하나 이상과 같은 에천트에 대한 노출을 사용하여 건식 에칭에 의해 에칭될 수도 있다. 도 8은 비아들 (137) 이 옥사이드 (122) 내에 에칭되는 계단 패턴의 ONON 스택을 포함하는 예시적인 기판 (100) 을 도시한다. 그러나, 텅스텐 워드라인 층의 상대적인 박형화 (thinness) 및 가장 깊은 비아들 (예를 들어, 137b) 을 에칭하기에 충분한 수직 에칭을 보장하도록 사용된 긴 에칭 지속 기간 (duration) 으로 인해, 에칭 종은 옥사이드의 얕은 부분에 대해 에칭되는 비아들 (예를 들어, 137a) 내로 흘러서 텅스텐 층 (136) 을 에칭 쓰루 (etch through) 하고 심지어 또 다른 옥사이드층 (138) 을 에칭 쓰루한다. 앞서 논의된 바와 같이, 이러한 현상은 통상적으로 바람직하지 않고 의도된 텅스텐 워드라인 콘택트 지점 또는 층 아래에 위치된 층들에 "펀치 쓰루 (punchthrough)" 또는 "브레이크 쓰루 (breakthrough)"로서 지칭된다.
도 1b에서, 동작 196에서, 텅스텐은 텅스텐 워드라인들에 대한 상호 접속부들을 형성하도록 비아들 내에 증착된다. 그러나, 도 9에 도시된 바와 같이, 얕은 비아들은 깊은 비아들을 에칭하는데 사용된 지속 기간으로 인해 아래의 층들로 브레이크 쓰루를 유발하기 때문에, 텅스텐은 비아들을 충진하고 (충진된 텅스텐 비아 142 참조) 도 9의 172에서 원으로 표시된 바와 같이 단락 (short) 을 유발한다. 비아들은 깊이가 가변하고 약 1 ㎛ 내지 약 14 ㎛, 또는 그 이상의 깊이를 가질 수도 있다. 얕은 비아들은 상단에 있고 100 ㎚ 미만의 깊이를 가질 수도 있다. 깊은 비아들은 3.0 ㎛ 보다 큰 깊이를 가질 수도 있다. 옥사이드에 형성된 비아들의 임계 치수 (critical dimension) 는 약 50 ㎚ 내지 약 500 ㎚ 일 수도 있다. 비아들은 옥사이드를 패터닝하기 위한 마스킹 동작들을 수반할 수도 있는 건식 에칭 프로세스를 사용하여 에칭될 수도 있다.
3D NAND 구조체를 형성할 시 과제들은 상이한 깊이들의 비아들을 에칭할 때 텅스텐 워드라인들의 펀치 쓰루를 포함한다. 상이한 깊이들의 비아들을 에칭하기 위해 기판의 영역들을 마스킹하도록 다양한 화학 물질들 및 패터닝 프로세스들을 사용하는 광범위한 에칭 기법들은 쓰루풋 (throughput) 을 감소시키고 제조 프로세스들의 효율을 감소시킬 수 있다.
이들 과제들을 해결하는 3D NAND를 형성하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들은 SiN 패드들을 형성하기 위해 계단 패턴의 나이트라이드 층들의 노출된 수평 부분들 상에 SiN을 증착하는 것을 수반한다. 습식 에칭 프로세스에 의해 에칭된 노출된 나이트라이드 및 옥사이드 측벽 표면들 상에 재료가 증착된다. 계단 패턴의 나이트라이드 층들은 나이트라이드 층 각각 상에 형성된 SiN 패드들과 함께, SiN 패드들의 위치들에 대응하는 수평 갭들 및 빈 (vacant) 영역들을 형성하도록 옥사이드 층들에 선택적으로 에칭된다. 텅스텐은 텅스텐 워드라인들 및 워드라인들 상에 랜딩 패드들을 형성하도록 수평 갭들 및 빈 영역들을 충진한다. 랜딩 패드들 각각은 상호 접속부가 텅스텐 워드라인을 펀치 쓰루하는 것을 방지하도록 에칭 정지 층 또는 보호 배리어로서 기능하도록 충분한 두께를 갖는다.
도 10은 일부 실시 예들에 따라 수행된 방법에 대한 동작들의 프로세스 흐름도이다. 도 10에 도시된 방법은 동작 1014에서 랜딩 패드들의 형성을 발생시킨다. 랜딩 패드들 각각의 두께는 또한 동작 1014에서 랜딩 패드들과 함께 형성되는 워드라인들을 통한 상호 접속부들의 펀치 쓰루로부터 지속적인 (ongoing) 보호를 제공한다. 일부 실시 예들에서, 동작 1002 및 동작 1004는 각각 도 1b에 앞서 제시된 동작 182 및 동작 184와 동일하거나 유사할 수도 있다. 동작 1006에서, 계단 패턴이 기판 상에 형성된다. 동작 1006은 상기 기술된 바와 같이 도 1b의 동작 186과 동일하거나 유사 할 수도 있다.
동작 1008에서, 동작 1010에서 계단 패턴 위에 옥사이드를 증착하기 전에, SiN은 SiN 패드들을 형성하도록 계단 패턴의 나이트라이드 층 각각에서 나이트라이드 층들의 노출된 수평 표면들 상에 선택적으로 형성된다. 도 1a에 기술된 바와 같은 방법이 사용될 수도 있다. SiN의 선택적인 형성의 추가 예들은 이하에 기술된다.
동작 1008 후에, 옥사이드 필러로서 또한 지칭되는 옥사이드가 동작 1010에서 나이트라이드 층들 상에 형성된 SiN 패드들을 포함한, 계단 패턴 위에 증착된다. 동작 1012에서, 나이트라이드 층 각각으로부터 연장하는 SiN 패드들을 가진 나이트라이드 층들은 도 6a 및 도 6b에 도시된 것과 유사하게, 계단 패턴의 옥사이드 층들 사이에 수평 갭들을 생성하도록 옥사이드 층들 및 옥사이드 필러에 대해 선택적으로 에칭된다. 수평 갭들은 나중에, 텅스텐 워드라인들을 형성하고 텅스텐 랜딩 패드들 텅스텐으로 SiN 패드들을 대체하도록 갭-충진 동작을 통해 동작 1014에서 텅스텐으로 충진된다. 랜딩 패드들은 도 14에 도시된 바와 같이 워드라인들, 예를 들어, 워드라인들 (140) 상에 형성된 랜딩 패드들 (180) 상에 형성된다. 이러한 동작은 도 1b의 동작 192에 대해 상기 기술된 바와 같은 임의의 기법 또는 프로세스 조건을 사용하여 수행될 수도 있다. SiN 패드들을 에칭함으로써 생성된 빈 영역들은 텅스텐 워드라인들 상에 랜딩 패드들을 형성하도록 텅스텐 워드라인들의 형성 동안에 동작 1018 동안 텅스텐으로 충진된다.
이어서 옥사이드 (122) 는 동작 1016에서 비아들을 형성하도록 에칭된다. 예를 들어, 비아는 워드라인들로부터 연장하는 랜딩 패드에서 콘택트하여 종단되도록, 예를 들어 도 8에 도시된 것과 유사하게 옥사이드를 통과하여 수직으로 에칭된다. 이에 따라, 복수의 비아들은 계단 패턴 상에 형성된 랜딩 패드들 각각으로 연장한다. 계단 패턴의 하단 근방에서 워드라인들과 콘택트하기 위한 보다 긴 비아들의 형성은 계단 패턴의 상단 근방에서 워드라인들과 콘택트하기 위해 보다 짧은 비아들을 형성하는데 필요한 시간과 비교하여 상대적으로 보다 긴 에칭 지속 기간을 필요로 할 수도 있다. 따라서, 계단 패턴의 하단 근방의 워드라인들로 연장하는 긴 비아들을 형성하기 위해 연장된 에칭 지속 기간은 이러한 워드라인들을 펀치 쓰루하는 계단 패턴의 상단에서 워드라인들과 콘택트하도록 의도된 비아들을 발생시킬 수도 있다. 도 10에 도시된 프로세스는 워드라인 각각 상에 랜딩 패드들을 형성함으로써 워드라인들을 통한 비아들의 이러한 펀치 쓰루로부터 보호한다. 랜딩 패드 각각은 랜딩 패드가 형성되는 워드라인을 펀치 쓰루하기 전에 침투를 방지하기 위해 부가적인 재료를 제공한다.
동작 1018에서, 텅스텐은 랜딩 패드들과 콘택트하도록 옥사이드 필러를 통해 연장하는 상호 접속부들을 형성하도록 비아들 내로 증착된다. 워드라인들을 통한 비아들의 펀치 쓰루에 대한 보호를 제공하는 것에 더하여, 랜딩 패드들은 또한 동작 1020에서뿐만 아니라 워드라인들을 통과하는 상호 연결부들의 펀치 쓰루로부터 보호한다.
도 10의 동작 1008은 도 11 내지 도 18과 관련하여 더 예시되고 기술된다. 일부 실시 예들에서, 동작 1008은 PECVD 프로세스를 수반한다. PECVD 프로세스는 HDP CVD (high density plasma chemical vapor deposition) 프로세스와 구별된다. PECVD 프로세스들은 CCP들 (capacitively coupled plasmas) 을 사용한다; HDP CVD 프로세스는 유도 결합 플라즈마들 (inductively coupled plasmas) 을 사용한다. 유도 결합 HDP CVD 프로세스 조건들 및 발생되는 막들은 용량 결합 PECVD 프로세스들과 상이하다. CCP 프로세스들에서, 플라즈마는 2 개의 전극들 사이에서 점화된다. ICP 프로세스들에서, RF는 코일의 일 단부에 인가되고 다른 단부는 접지에 유지된다. 코일을 통해 흐르는 전류는 플라즈마 생성을 돕는다. HDP 리액터들에 대한 예시적인 주파수들은 코일들에 대해 400 ㎑의 플라즈마 주파수 및 웨이퍼가 배치되는 페데스탈에 대해 13.56 ㎒의 주파수이다. PECVD 프로세스에서, 예시적인 주파수들은 샤워헤드 또는 페데스탈 전극들에 인가될 때 100 ㎒까지, 예를 들어, 13.56 ㎒ 또는 27 ㎒일 수도 있다. 저 주파수 RF (예를 들어, 400 ㎑) 가 샤워헤드 또는 페데스탈 전극들 중 다른 하나에 인가될 수도 있다. 일부 구현 예들에서, RF 전력은 단차 커버리지를 개선하기 위해 PECVD 프로세스들에서 펄싱된다.
생성된 플라즈마들은 상이하고, 이온 밀도들 및 이온 에너지 분포가 주요 차이점들이다. 예를 들어, HDP 반응기들은 PECVD 반응기들보다 높은, 1011 ions/㎤보다 큰 플라즈마 밀도를 갖는다. HDP는 통상적으로 보다 엄격한 이온 에너지 분포들을 가진다.
용량 결합 플라즈마 반응기에서, 13.56 ㎒의 플라즈마 주파수가 인가될 때 플라즈마를 생성하도록 사용된다. HDP 반응기들의 이온 에너지들은 PECVD 반응기들의 이온 에너지들보다 클 수도 있다. 그 결과, HDP CVD 반응기들에서 증착된 막들의 막 조성 및 특성들은 PECVD 반응기들에서 증착된 것들과 상이하다.
도 10의 동작 1008에 대해 논의된 바와 같이, 노출된 수평 나이트라이드 표면들 상에 SiN 패드들을 형성하도록 증착될 SiN은 실리콘 함유 전구체 및 질소 소스를 PECVD 챔버 내로 흘림으로써 형성될 수도 있다. 도 11은 계단 구조체 위에 증착된 컨포멀한 SiN 층 (1120) 의 예를 도시한다. 도 11의 예에서, 계단 구조체는 옥사이드 층/나이트라이드 층의 복수의 쌍들을 포함한다. 방법은 또한 단일 쌍의 단들을 포함하는 계단 구조체들에 적용될 수도 있다. 도 12는 SiN 수평 표면들보다 높은 WER을 갖는 측벽 SiN (1122) 으로 처리 후 컨포멀한 SiN 층 (1120) 을 도시한다.
SiN 층은 구조체의 수평 표면들 및 수직 표면들 모두에 증착된다는 점에서 컨포멀하다. 높은 단차 커버리지 (step coverage) (예를 들어, 수평 두께에 대한 측벽 두께의 비 (ratio)) 는 후속 에칭에서 측벽으로부터 패드의 우수한 분리를 용이하게 할 수 있다. 일부 실시 예들에서, 수평 두께에 대한 측벽 두께 비 (구조체 또는 특정한 계단에 대한 평균으로서) 는 적어도 0.7 (70 ％ 단차 커버리지) 또는 0.8 (80 ％ 단차 커버리지) 이다. ALD 프로세스가 사용된다면, 단차 커버리지는 100 ％에 가깝거나 100％일 수 있다. 본 명세서에 기술된 PECVD 프로세스들에 대해, 적어도 70％ 내지 90％의 단차 커버리지가 달성될 수도 있다.
도 13은 나이트라이드 층 (112) 각각으로부터 연장하는 SiN 패드들 (182) 을 도시한다. SiN 패드 (182) 각각은 패드 SiN 각각이 그의 나이트라이드 층 (112) 의 단부 상에 노치를 형성하도록 옥사이드 측벽 표면 (128) 으로부터 이격된다.
다음에, 도 14를 참조하면, 그 위에 증착된 나이트라이드 층들 (112) 및 SiN 패드들 (182) 은 각각 기판 상의 옥사이드에 대해 에칭된다. 에칭은 에천트 종들이 수직 슬릿 내로 흐르고 나이트라이드를 선택적으로 에칭하도록 ONON 스택의 슬릿을 통해 에천트 종들을 수직으로 흘림으로써 나이트라이드 층들 (112) 을 제거하도록, 도 1b에 도시된 동작 190에 대해 기술된 바와 같이 실질적으로 수행된다. 나이트라이드는 습식 에칭 프로세스를 사용하여, 예컨대 기판을 인산 (H3PO4), 또는 희석된 불산 ("DHF"), 또는 이들 용액들의 혼합물에 노출시킴으로써 선택적으로 에칭될 수도 있다. 예를 들어, 도 6a는 나이트라이드를 에칭하는 것으로부터 형성된 수평 갭들 (132) 을 가진 기판 (100) 의 예시적인 개략적 예시를 도시한다.
나이트라이드 층들 (112) 및 SiN 패드들 (182) 에서 발견된 나이트라이드의 선택적인 에칭에 이어서, 도 14에 도시된 바와 같이, 텅스텐 워드라인들 (140) 및 랜딩 패드들 (180) 각각을 형성하도록 기판의 갭들 내로 텅스텐이 증착된다. 도 6a에 도시된 갭들 (132) 과 유사한 수평 갭들은 텅스텐 워드라인들을 형성하도록 텅스텐으로 충진된다. 유사하게, SiN 패드들 (182) 의 에칭으로부터 발생하는 보이드들은 랜딩 패드들 (180) 을 형성하도록 텅스텐으로 충진된다. 도 8 및 도 9를 참조하여 일반적으로 도시되고 논의된 것과 유사하게, 옥사이드 (122) 는 비아들을 형성하도록 수직으로 에칭되고, 나중에 도 15에 도시된 바와 같이 상호 접속부들 (142) 을 형성하기 위해 텅스텐으로 충진된다. 도 1b의 동작 194에 대해 기술된 바와 같이, 옥사이드 (122) 는 다음의 가스들: O2, Ar, C4F6, C4F8, SF6, CHF3, 및 CF4 중 임의의 하나 이상에 대한 노출에 의해 수행된 건식 에칭에 의해 에칭될 수도 있다.
상기 기술되고 도 14에 도시된 바와 같이, 랜딩 패드들 (182) 의 형성은 도 9에 도시된 펀치 쓰루로부터 보호한다. 워드라인 (140) 각각 상의 랜딩 패드 (182) 각각의 깊이는 도 15에 도시된 바와 같이, 상호 접속부 (142) 가 아래의 워드라인들 (140) 펀치 쓰루하기 전에 침투해야 하는 부가적인 텅스텐을 제공한다. 따라서, 펀치 쓰루 조건의 가능성은 랜딩 패드들 (182) 의 사용으로 크게 최소화된다. 따라서, ONON 스택의 전체 구조적 무결성이 보존된다.
일부 실시 예들에서, SiN 층들은 2 개 이상의 서브-층들을 포함할 수도 있다. 서브-층들 중 하나는 매우 낮은 WER (예를 들어, 30 Å/min 이하) 을 가질 수도 있고 ES (etch stop) 층으로 지칭될 수도 있다. 또 다른 서브-층은 빠른 측벽 제거 및 분리를 위해 보다 높은 에칭 레이트 (예를 들어, 70 Å/min 초과, 10Å/min 초과, 또는 120 Å/min 초과) 를 가질 수도 있다. 도 16은 서브-층들의 상이한 스택들의 예들을 포함한다. 1610에서, 서브-층들 (1601, 1602, 1603, 및 1604) 을 포함하는 스택이 도시된다. 서브-층 (1602) 은 서브-층들 (1601, 1603, 및 1604) 보다 낮은 WER을 갖는 에칭 정지 (etch stop; ES) 층이다. 1620에서, 스택은 층들 (1601, 1602, 및 1603) 을 포함하고, 서브-층 (1602) 은 ES 층이다. 일부 실시 예들에서, ES 층은 1630 및 1640에 도시된 바와 같이 최상단 층이고, 서브-층 (1601) 은 ES 층이다. 비 ES (non-ES) 층들이 보다 빠르게 형성됨에 따라 남아 있는 SiN 두께의 벌크를 구성하는 것이 유리할 수 있음에도, ES 층은 하단 층일 수 있다.
ES 층은 증착 SiN 층의 전체 두께의 소량을 나타낼 수도 있다. 예를 들어, 증착된 약 600 Å에 대해, 단지 40 Å일 수도 있다. 이러한 서브-층을 사용하는 것은 보다 높은 WER들이 스택 내의 다른 층들에 사용되게 할 수 있고, 빠른 측벽 제거 및 측벽으로부터 분리를 허용할 수 있다.
도 16에서, 서브-층들 (1601, 1602, 1603, 및 1604) 중 임의의 두 층은 동일하거나 상이한 WER을 가질 수도 있다. 서브-층 각각은 또한 633 ㎚에서 굴절률 (RI) 을 특징으로 할 수도 있다. 상이한 WER들 및/또는 RI들이 처리 동작을 적절히 가변함으로써 달성될 수도 있다. 보다 낮은 WER들이 보다 긴 처리 시간들 및 CCP 처리를 위해, 처리 플라즈마를 생성하기 위한 저 주파수 (LF) 전력의 부가 중 하나 이상으로 달성될 수 있다. 처리 동안 챔버 압력은 또한 WER을 낮추기 위해 낮아질 수도 있다. 증착 조건들은 또한 특정한 WER을 달성하기 위해 사용될 수도 있다. 예를 들어, SiH4 및 NH3로부터 SiN의 PECVD 증착 동안, 온도를 낮추고 N2 캐리어 가스 플로우를 낮추는 것은 WER을 증가시킬 수 있다. 따라서, 일 예에서, 1610에 도시된 스택은:
서브-층 (1604) -145 Å/min보다 큰 WER;
서브-층들 (1603 및 1601) - 120 Å/min보다 큰 WER;
서브-층 (1602) (ES) - 40 Å/min 미만의 WER일 수 있다.
일 실시 예들에서, 서브-층들 중 하나 이상은 높은 WER에 대한 후 처리없이 증착될 수도 있다.
상이한 에칭 레이트들은 또한 가스 조성, RF 주파수, 샤워헤드-페데스탈 갭, 및 온도를 가변시킴으로써 달성될 수도 있다. (에칭 전) 총 두께와 같이, SiN 층의 WER, 또는 적용 가능하다면 서브-층 각각은 다음의 타깃들: 1) (텅스텐 랜딩 패드 두께를 결정하는) 습식 에칭 후 수평 표면들 상에 남아 있는 SiN 두께, 2) 계단 구조체의 측벽들로부터 SiN의 최소 거리, 및 3) (1) 및 (2) 를 달성하기 위한 오버-에칭의 결여에 종속될 수 있다. 도 17은 증착 및 처리 후 SiN 패드의 예를 도시한다. 분리 (S) 및 두께 (T) 는 라벨이 붙는다. 일부 실시 예들에서, S는 10 ㎚ 내지 60 ㎚의 범위일 수도 있고, T는 10 내지 40 ㎚의 범위일 수도 있다. 이들은 오버-에칭없이, 즉, 구조체의 상단부로부터 SiN을 에칭하지 않고 달성될 수도 있다.
도 18은 1620에 도시된 바와 같이 2 개의 보다 높은 WER 층들 사이에 샌드위치된 ES 층을 포함하는 3 층 구조를 갖는 SiN 층을 형성하는 예를 도시한다. 당업자는 다른 SiN 층들을 형성하도록 도 18의 예를 수정하는 방법을 이해할 것이다. 방법은 실리콘 나이트라이드 막의 제 1 부분을 증착함으로써 1802에서 시작된다. 제 1 부분은 일반적으로 후속 처리의 침투 깊이를 초과하지 않도록 충분히 얇다. 예시적인 두께들은 10 Å 내지 50 Å의 범위일 수 있지만, 두께는 특정한 처리에 종속된다는 것이 이해될 것이다. 상기 나타낸 바와 같이, 증착 조건들은 특정한 WER들을 달성하도록 가변될 수 있다. 증착 조건들은 기판 온도, 챔버 압력, 반응 물질 및 캐리어 가스 조성 및 플로우 레이트들, HF/LF 전력을 포함한다. PECVD를 위해, 예시적인 온도들은 100 ℃ 내지 600 ℃ 범위일 수 있고; 예시적인 압력들은 5 Torr 내지 20 Torr의 범위일 수 있고 (PECVD에 대해 상대적으로 높음); 예시적인 증착 화학 물질들은 Ar, N2, 및/또는 He 캐리어 가스들을 갖는 SiH4 및 NH3이다.
이어서 증착된 막은 1804에서 제 1 처리 조건들로 처리된다. CCP 플라즈마 처리를 위해, 처리 조건들은 처리 시간, 챔버 압력 HF/LF 전력, 및 처리 가스 조성 및 플로우 레이트들을 포함할 수 있다. 예시적인 처리 시간들은 1 내지 30 초, 예를 들어, 5 내지 20 초의 범위일 수 있고; 예시적인 압력들은 1 내지 20 torr, 예를 들어, 3 내지 10 Torr의 범위일 수 있고; 예시적인 HF 전력은 500 W 내지 1500 W의 범위일 수 있고; 예시적인 LF 전력은 일부 경우들에서 0일 수 있고 또는 500 W까지 일 수 있고; 예시적인 처리 가스들은 각각 1000 내지 10000 sccm 범위의 플로우 레이트들을 갖는 Ar 및 He를 포함한다. 증착 및 처리 조건들은 상기 기술된 범위 밖에 있을 수 있다는 것이 이해될 것이다. 일부 실시 예들에서, 이 층에 대한 증착 후 처리 시간이 없을 수도 있다.
특정한 실시 예들에서, 동작 1804는 상대적으로 높은 WER을 달성하기 위해 LF 전력없이 수행될 수도 있다. 이는 SiN 패드의 궁극적인 에칭을 용이하게 할 수 있다. 예시적인 처리 시간들은 범위의 종점을 포함하여 5 내지 10 초일 수도 있다. 동작 1802 및 동작 1804는 하단 서브-층을 형성하도록 복수 회 반복된다. 일 예에서, 이들은 100 Å 내지 400 Å를 갖는 서브-층을 증착하도록 반복될 수도 있다. 동작 1802에서 증착된 양이 20 Å이면, 이는 5 내지 20 배일 수 있다.
다음에, 동작 1808에서, 실리콘 나이트라이드 막의 일부가 증착된다. 증착 조건들은 동작 1802에 대해 상기 기술된 바와 같을 수도 있다. 이어서 이 부분은 1810에서 제 2 처리 조건들로 처리된다. 제 2 처리 조건들은 하나 이상의 조건들의 값들이 WER을 변화시키도록 가변된다는 점에서 제 1 처리 조건들과 상이하다. 이 예에서, 동작 1808 및 동작 1810은 ES 층의 형성 부분이고 WER을 감소시킨다. 일부 실시 예에서, 이는 LF 전력을 부가하는 (또는 상승시키는) 처리 시간을 증가시키는 것 중 하나 또는 모두를 수반한다. 처리 가스 플로우 레이트들이 낮아질 수도 있고 그리고/또는 압력이 또한 낮아질 수도 있다. 예시적인 처리 시간은 통틀어, 15 초 이상 25 초 이하일 수도 있다. 동작 1808 및 동작 1810은 ES 서브-계층을 형성하도록 동작 1812에서 1 회 이상 반복된다. 일 예에서, 이들은 20 Å 내지 60 Å를 갖는 서브-층을 증착하도록 반복될 수도 있다. 이 예에서, ES 층은 하단 서브-층보다 상당히 얇다는 것을 주의한다. 전체 두께가 동작 1808에서 증착되고, 동작 1812가 생략된다.
이어서 실리콘 나이트라이드 막의 일부가 1814에서 증착된다. 증착 조건들은 동작 1802에 대해 상기 기술된 바와 같을 수도 있다. 이 부분은 이어서 1816에서 제 3 처리 조건들로 처리된다. 제 3 처리 조건들은 하나 이상의 조건들의 값들이 WER을 변화시키도록 가변된다는 점에서 제 2 처리 조건들과 상이하지만, 제 1 처리 조건들과 동일하거나 상이할 수도 있다. 일부 실시 예들에서, WER은 측벽으로부터 빠른 제거 및 분리를 발생시키도록 상대적으로 높다. 예시적인 처리 시간들은 1 내지 30 초, 예를 들어, 5 내지 20 초의 범위일 수 있고; 예시적인 압력들은 1 내지 20 torr, 예를 들어, 3 내지 10 Torr의 범위일 수 있고; 예시적인 HF 전력은 500 W 내지 1500 W의 범위일 수 있고; 예시적인 LF 전력은 일부 경우들에서 0일 수 있고 또는 500 W까지 일 수 있고; 예시적인 처리 가스들은 각각 1000 내지 10000 sccm 범위의 플로우 레이트들을 갖는 Ar 및 He를 포함한다. 동작 1816 및 동작 1818은 상단 서브-층을 형성하도록 복수 회 반복된다. 일 예에서, 이들은 100 Å 내지 400 Å를 갖는 서브-층을 증착하도록 반복될 수도 있다.
일부 실시 예들에서, ES 층들이 아닌 서브-층들 중 하나 이상은 증착 후 처리없이 증착될 수도 있다. 이러한 경우들에서, 서브-층 증착은 증착과 처리 사이의 순환없이 일 단계로 수행될 수도 있다.
일부 실시 예들에서, ES 층 아래의 하나 이상의 서브-층들의 두께는 타깃 두께이거나 거의 타깃 두께이다. 예를 들어, 20 ㎚의 타깃 두께에 대해, (1620 및 1630에서) 층 (1603) 또는 (1610에서) 층들 (1603 및 1604) 은 총 20 ㎚ 두께이거나 20 ㎚에 가까울 수도 있다.
실시예들
PECVD 증착 조건들은 100 : 1 DHF에서 WER을 가변시키도록 가변된다. 증착 후 처리는 일정하게 유지되었다 (10 초, 5.5 Torr, HF/LF 1000/0 W, 10000 sccm Ar/4000 sccm He). 증착 프로세스 A 및 증착 프로세스B 모두에 대해, 챔버 압력은 9 Torr, HF/LF 575/0 W였고 SiH4 및 NH3 프로세스 가스들이 있었다.
프로세스 A는 550 ℃ 기판 온도 및 10000 sccm Ar/6000 sccm N2 캐리어 가스를 사용하였다. 프로세스 B는 510 ℃ 기판 온도 및 10000 sccm Ar/3000 sccm N2/3000 sccm He 캐리어 가스를 사용하였다. (프로세스 A와 동일한 총 플로우를 유지하기 위해 3000 sccm He가 추가되었음). 프로세스 A에 대한 WER은 90 Å/분이다. 프로세스 B에 대한 WER은 141 Å/분이다.
프로세스 B PECVD 증착은 ES 층을 형성하기 위해 사용되었다. 처리 시간은 20 초로 증가되었고 압력은 4 Torr로 낮아졌다. HF/LF 전력은 800/300 W였다 (LF 전력 추가). 가스 플로우 레이트들은 3000 sccm Ar/2000 sccm He로 낮아졌다. WER은 25 Å/min였다.
도 19는 프로세스 B에 대해 기술된 바와 같이 형성된 층들 사이에 샌드위치된 상기 기술된 바와 같이 20 내지 40 Å ES 층을 포함하는 SiN 스택에 대한 분리 및 남아 있는 두께 대 에칭 시간을 도시한다. 결과들은 ES 층이 빠른 분리를 생성하며 남아 있는 두께를 유지한다는 것을 나타낸다.
장치
개시된 방법들을 수행하기 위해 적합한 장치는 통상적으로 프로세스 동작들을 달성하기 위한 하드웨어 및 상기 기술된 방법들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다.
도 20은 개시된 실시 예들을 실시하기 위해 사용될 수도 있는 예시적인 장치의 블록도를 제공한다. 도시된 바와 같이, 리액터 (2000) 는 리액터의 다른 컴포넌트들을 둘러싸고, 예를 들어, 접지된 히터 블록 (2020) 과 함께 작동하는 샤워헤드 (2014) 를 포함하는 커패시터 타입 시스템에 의해 생성된 플라즈마를 담도록 기능하는 프로세스 챔버 (2024) 를 포함한다. 매칭 네트워크 (2006) 에 연결된 고주파수 RF (high-frequency RF) 생성기 (2002) 및 저주파수 RF (low-frequency RF) 생성기 (2004) 는 샤워헤드 (2014) 에 연결된다. 매칭 네트워크 (2006) 에 의해 공급된 전력 및 주파수는, 예컨대 400 내지 700 W의 총 에너지는 프로세스 가스로부터 플라즈마를 생성하기에 충분하다. 일 구현 예에서, HFRF 생성기 및 LFRF 생성기 모두는 PECVD 증착 및 다른 층들의 처리를 위해서만 사용되는 HFRF 생성기로 ES 층을 처리하도록 사용된다. 통상적인 프로세스에서, 고주파수 RF 컴포넌트는 일반적으로 약 2 내지 60 ㎒이고; 그리고 특정한 실시 예들에서, HF 컴포넌트는 약 13.56 ㎒ 또는 27 ㎒이다. 저 주파수 LF 컴포넌트는 일반적으로 약 250 내지 400 ㎑이고; 특정한 실시 예에서, LF 컴포넌트는 약 350 ㎑이다.
반응기 내에서, 페데스탈 (2018) 은 기판 (2016) 을 지지한다. 페데스탈은 통상적으로 증착 및/또는 플라즈마 처리 반응들 동안 그리고 증착 및/또는 플라즈마 처리 반응들 사이에 기판을 홀딩하고 이송하기 위한 척, 포크, 또는 리프트 핀들을 포함한다. 척은 산업 및/또는 연구에서 사용하기 위해 이용 가능한 정전 척, 기계적 척 또는 다양한 다른 타입들의 척일 수도 있다.
프로세스 가스들은 유입구 (2012) 를 통해 도입된다. 복수의 소스 가스 라인들 (2010) 이 매니폴드 (2008) 에 연결된다. 또한, 가스들은 미리 혼합되거나 혼합되지 않을 수도 있다. 프로세스의 증착 및 플라즈마 처리 페이즈들 (phases) 동안 올바른 가스들이 전달되는 것을 보장하도록 적절한 밸브 및 질량 유량 제어 메커니즘이 채용된다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 흐름 제어 메커니즘이 채용된다. 이어서 액체는 증착 챔버에 도달하기 전에 기화 지점 이상으로 가열된 매니폴드 내에서의 이송 동안 기화되고 다른 프로세스 가스들과 혼합된다.
프로세스 가스들은 유출구 (2022) 를 통해 챔버 (2000) 를 나간다. 진공 펌프 (2026) (예를 들어, 1 또는 2 단계 기계적 건식 펌프 및/또는 터보 분자 펌프)는 프로세스 가스들을 인출하고 쓰로틀 밸브 또는 진자 밸브와 같은 폐쇄 루프 제어된 플로우 제한 디바이스에 의해 반응기 내에서 적절하게 저압을 유지한다.
방법들은 멀티-스테이션 또는 단일 스테이션 툴 상에서 구현될 수도 있다. 캘리포니아 프레몬트 소재의 Lam Research로부터 입수 가능한 Vector?? 툴은 복수의 스테이션들을 갖는다. 모든 증착 및/또는 증착 후 플라즈마 처리 후 모든 증착들 및 처리들이 완료될 때까지 웨이퍼를 인덱싱하는 것이 가능하고, 또는 복수의 증착들 및 처리들이 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 수행될 수 있다.
일부 실시 예들에서, 도 20에 도시된 반응기는 하나 이상의 웨이퍼들을 프로세싱하기 위한 툴의 일부이다. 하나 이상의 리액터들을 포함하는 툴의 예가 도 21에 제공된다. 도 21은 개시된 실시 예들에 따른 증착 프로세스를 수행하기 적합한 프로세싱 시스템의 블록도이다. 시스템 (2100) 은 캘리포니아 프레몬트 소재의 Lam Research Corporation으로부터 입수 가능한 Vector?? 플랫폼 상에서 사용되는 웨이퍼 이송 시스템 (wafer transfer system; WTS) 과 같은 이송 모듈 (2103) 을 포함한다. 이송 모듈 (2103) 은 다양한 프로세싱 스테이지들 사이에서 이동될 때 프로세싱될 워크피스들, 예컨대 웨이퍼들의 오염의 위험을 최소화하도록 깨끗하고, 가압된 환경을 제공한다.
PECVD 프로세스를 수행할 수 있는 챔버 (2109) 가 이송 모듈 (2103) 상에 장착된다. 챔버 (2109) 는 증착 동작 또는 처리 동작을 순차적으로 수행할 수도 있는 복수의 스테이션들 (2111, 2113, 2115, 및 2117) 을 포함할 수도 있다. 시스템 (2100) 은 또한 프로세싱 전후에 웨이퍼들이 저장되는 하나 이상의 (이 경우 2 개의) 웨이퍼 소스 모듈들 (2101) 을 포함한다. 로드 록 (2119) 은 이송 모듈 (2103) 과 웨이퍼 소스 모듈들 (2101) 사이에 위치된다. 이송 모듈 (2103) 내의 디바이스 (일반적으로 로봇 암 유닛)는 이송 모듈 (2103) 상에 장착된 모듈들 사이에서 웨이퍼들을 이동시킨다. 다른 모듈들 (2105 및 2107) 이 이송 모듈 상에 장착될 수도 있다. 이들은 예를 들어 증착 모듈, 에칭 모듈, 또는 처리 모듈일 수도 있다. 도 21은 또한 프로세스 툴 (2100) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (2150) 의 실시 예를 도시한다. 시스템 제어기 (2150) 는 상기 기술된 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 RF 전력 레벨들, 압력, 온도, 플로우 레이트들, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다.
일부 구현 예들에서, 제어기 (2150) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 특정한 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안 및 프로세싱 후 그들의 동작을 제어하기 위해 전자 장치와 통합될 수도 있다. 전자 장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 서브 부품들을 제어할 수 있는 "제어기"로 지칭될 수도 있다. 제어기 (2150) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기 (2150) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인 에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 실리콘 이산화물, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
일부 실시 예들에서, 시스템 제어기 (2150) 는 프로세스 툴 (2100) 의 모든 액티비티들을 제어한다. 시스템 제어기 (2150) 는 하나 이상의 메모리 디바이스들 (2156), 하나 이상의 대용량 저장 디바이스들 (2154), 및 하나 이상의 프로세서들 (2152) 을 포함할 수도 있다. 프로세서 (2152) 는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 연결부들, 스텝퍼 모터 제어기 보드, 등을 포함할 수도 있다. 시스템 제어기 (2150) 는 대용량 저장 디바이스 (2154) 에 저장되고, 메모리 디바이스 (2156) 내로 로딩되고, 프로세서 (2152) 상에서 실행되는 시스템 제어 소프트웨어 (2158) 를 실행한다. 대안 적으로, 제어 로직은 제어기 (2150) 내에서 하드 코딩될 수도 있다.　 주문형 집적 회로들, 프로그래밍 가능 로직 디바이스들 (예로써, 필드 프로그래밍 가능 게이트 어레이들 또는 FPGA들) 등이 이러한 목적으로 사용될 수도 있다. 　 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 유사한 하드 코딩된 로직이 그의 대신 사용될 수도 있다. 시스템 제어 소프트웨어 (2158) 는 프로세스 챔버 내외로 웨이퍼들의 이송, 가스들의 타이밍, 가스들의 혼합물, 가스 플로우의 양, 챔버 및/또는 스테이션 압력, 후면 가스 플로우 압력, 챔버 및/또는 리액터 온도, 웨이퍼 온도, 바이어스 전력, 타깃 전력 레벨들, RF 전력 레벨들, 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (2100) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (2158) 는 임의의 적합한 방식으로 구성 될 수도있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브 루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 기록될 수도 있다. 시스템 제어 소프트웨어 (2158) 는 임의의 적합한 컴퓨터 판독 가능 프로그래밍 언어로 코딩될 수도있다.
제어기 (2150) 는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 달리 시스템에 네트워킹되거나, 이들의 조합인 컴퓨터에 커플링되거나 일부일 수도 있다. 예를 들어, 제어기 (2150) 는 웨이퍼 프로세싱의 원격 액세스를 허용할 수있는 팹 호스트 컴퓨터 시스템의 전부 또는 일부 또는 "클라우드"내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (2150) 는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 수행될 프로세스의 타입 및 제어기가 인터페이싱하거나 제어하도록 구성된 툴의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기 (2150) 는 예를 들어, 함께 네트워킹되고 공통 목적, 예컨대 본 명세서에 기술 된 프로세스들 및 제어들을 향해 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산 될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 결합하는 (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치된 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (2158) 는 상기 기술 된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (2150) 와 연관된 대용량 저장 디바이스 (2154) 및/또는 메모리 디바이스 (2156) 상에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 웨이퍼 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
웨이퍼 포지셔닝 프로그램은 페데스탈 상으로 웨이퍼를 로딩하고 웨이퍼와 프로세스 툴 (2100) 의 다른 부분들 사이의 간격을 제어하도록 사용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 본 명세서에 기술 된 바와 같이, 증착 가스들, 처리 가스들, 캐리어 가스들, 등) 및 플로우 레이트들을 제어하기 위한 그리고 선택 가능하게, 프로세스 스테이션 내 압력을 안정화시키도록 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우를 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 워크피스를 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 웨이퍼로의 열 전달 가스 (예컨대 헬륨) 의 전달을 제어할 수도 있다. 플라즈마 제어 프로그램은 본 명세서의 실시 예들에 따른, 프로세스 전극들 및 적절하다면, 하나 이상의 프로세스 스테이션들에서 바이어스에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 본 명세서의 실시 예들에 따라 반응 챔버 내의 압력을 유지하기 위한 코드를 포함할 수 있다.
일부 실시 예들에서, 시스템 제어기 (2150) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 프로세스 조건들 및/또는 장치의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (2150) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비 제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 플라즈마 조건들 (예컨대 RF 전력 레벨들), 압력, 온도, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (2150) 의 아날로그 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기위한 신호들은 프로세스 툴 (2100) 의 아날로그 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, 압력 센서들 (예컨대 압력계들), 열전대들 (thermocouples), 등을 포함한다. 적절히 프로그래밍된 피드백 및 제어 알고리즘은 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴인터페이스들,인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
결론
전술한 실시 예들이 이해의 명료성을 위해 일부 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 유의해야한다. 따라서, 본 실시 예들은 예시적인 것이고 제한적인 것이 아닌 것으로 간주되어야 하고, 실시 예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (23)

  1. 노출된 수평 나이트라이드 표면들 및 노출된 옥사이드 및 나이트라이드 측벽 표면들을 포함하는 계단 패턴 (staircase pattern) 으로 배열된 교번하는 옥사이드 층들 및 나이트라이드 층들을 가진 기판을 제공하는 단계;
    교번하는 옥사이드 층 및 나이트라이드 층 위에 실리콘 나이트라이드 (SiN) 층을 증착하는 단계; 및
    노출된 수평 나이트라이드 표면들 상에 증착된 상기 SiN 층을 선택적으로 치밀화하도록 상기 SiN 층을 처리하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    개별 (discrete) SiN 패드들을 형성하도록 상기 처리된 SiN 층을 습식 에칭하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 증착 동작 및 상기 처리 동작은 동일한 챔버에서 수행되는, 방법.
  4. 제 1 항에 있어서,
    상기 SiN 층을 증착하는 단계는 PECVD (plasma enhanced chemical vapor deposition) 프로세스를 포함하는, 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 SiN 층을 처리하는 단계는 상기 기판을 생성된 용량 결합 플라즈마 (capacitively-coupled plasma) 에 노출하는 단계를 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 증착 동작 및 상기 처리 동작을 수행하는 단계는 컨포멀한 (conformal) 상기 SiN 층의 일부를 증착하고 이어서 상기 증착된 부분을 처리하는 복수의 사이클들을 수행하는 단계를 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 컨포멀한 SiN 층은 복수의 서브-층들 (sub-layers) 을 포함하고, 적어도 2 개의 서브-층들은 상이한 WER들 (wet etch rates) 을 갖는, 방법.
  8. 제 7 항에 있어서,
    상기 복수의 서브-층들 중 하나는 상기 복수의 서브-층들의 다른 서브-층 또는 서브-층들보다 낮은 WER을 갖는 에칭 정지 (etch stop; ES) 서브-층인, 방법.
  9. 제 8 항에 있어서,
    상기 ES 층은 습식 에천트에서 50 Å/min 이하의 WER을 갖는, 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 복수의 서브-층들 중 하나는 습식 에천트에서 적어도 100 Å/min의 WER을 갖는 서브-층인, 방법.
  11. 제 9 항에 있어서,
    상기 ES 서브-층은 각각 상기 ES 서브-층보다 두껍고 상기 ES 서브-층보다 큰 WER을 갖는 2 개의 서브-층들 사이에 배치되는, 방법.
  12. 제 8 항에 있어서,
    상기 ES 서브-층은 상기 SiN 층의 상단 층인, 방법.
  13. 제 1 항에 있어서,
    상기 SiN 막은 실란 (SiH4) 및 암모니아 (NH3) 로부터 증착되는, 방법.
  14. 제 11 항에 있어서,
    상기 SiH4 및 상기 NH3는 질소 (N2) 를 더 포함하는 프로세스 가스 내에 있는, 방법.
  15. 제 2 항에 있어서,
    개별 SiN 패드는 인접한 (near) 상기 측벽 표면으로부터 적어도 10 ㎚인, 방법.
  16. 제 2 항에 있어서,
    개별 SiN 패드는 적어도 10 ㎚ 두께인, 방법.
  17. 제 1 항에 있어서,
    상기 나이트라이드 층들을 텅스텐 워드라인들 (wordlines) 로 교체하는 단계를 더 포함하는, 방법.
  18. 제 2 항에 있어서,
    상기 SiN 패드들을 텅스텐 랜딩 패드들 (landing pads) 로 교체하는 단계를 더 포함하는, 방법.
  19. 수평 표면들 및 측벽 표면들을 가진 기판을 제공하는 단계;
    상기 수평 표면들 및 상기 측벽 표면들 위에 실리콘 나이트라이드 (SiN) 층을 증착하는 단계; 및
    상기 수평 표면들 상에 증착된 컨포멀한 상기 SiN 층을 선택적으로 치밀화하도록 상기 SiN 층을 처리하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서, 개별 SiN 패드들을 형성하도록 상기 처리된 층을 습식 에칭하는 단계를 더 포함하는, 방법.
  21. 수평 표면들 및 측벽 표면들을 가진 기판을 제공하는 단계;
    제 1 서브-층을 형성하기 위해 하나 이상의 제 1 사이클들을 수행하는 단계로서, 상기 하나 이상의 제 1 사이클들 각각은,
    PECVD에 의해 상기 수평 표면들 및 상기 측벽 표면들 상에 일정량의 SiN을 증착하는 단계 및 불활성 가스로부터 생성된 용량 결합 플라즈마에 상기 증착된 양의 SiN를 노출하는 단계를 포함하는, 상기 제 1 사이클들 수행 단계;
    에칭 정지 서브-층을 형성하기 위해 하나 이상의 제 2 사이클들을 수행하는 단계로서, 상기 하나 이상의 제 2 사이클들 각각은,
    PECVD에 의해 상기 제 1 서브-층 상에 일정량의 SiN을 증착하는 단계 및 LFRF (low frequency radio frequency) 전력을 사용하여 불활성 가스로부터 생성된 용량 결합 플라즈마에 상기 증착된 양의 SiN를 노출하는 단계를 포함하는, 상기 제 2 사이클들 수행 단계를 포함하는, 방법.
  22. 제 21 항에 있어서,
    상기 하나 이상의 제 2 사이클들의 상기 LFRF 전력은, 있다면, 상기 하나 이상의 제 1 사이클들의 상기 LFRF 전력보다 큰, 방법.
  23. LFRF 플라즈마 생성기 및 HFRF 플라즈마 생성기를 포함하는 PECVD 증착 챔버; 및 제 1 항 내지 제 22 항 중 어느 한 항의 방법을 수행하기 위한 인스트럭션들을 포함하는 제어기를 포함하는, 장치.
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