TW201732892A - 在氫電漿處理之表面上使用摻雜物氣體之保形摻雜 - Google Patents

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Abstract

半導體基板之良好受控的保形摻雜可藉由氣相摻雜之前的低溫含氫電漿處理達成。以此方式摻雜的基板可加以覆蓋及退火，以便摻雜物的熱驅入。該技術特別地可用於如FinFET、及環繞式閘極(GAA)裝置之三維(3D)半導體結構中極淺接面(USJ)的形成。

Description

在氫電漿處理之表面上使用摻雜物氣體之保形摻雜
本揭露內容大致上相關於半導體處理及設備領域。特別地，本揭露內容相關於半導體基板的氣相摻雜，且係特別但非唯一地可應用於例如鰭式FET(FinFET)及環繞式閘極(GAA，Gate-All-Around)裝置之三維(3D)半導體結構中極淺接面 (USJ，ultrashallow junction)的形成。
當裝置尺寸持續減小時，例如在FinFET及GAA裝置中所找到的三維(3D)半導體結構產生顯著的製造挑戰。該等挑戰其中之一為可靠地形成作為3D金屬-氧化物-半導體場效應晶體管(MOSFET，metal-oxide-semiconductor field effect transistor)之重度摻雜源極/汲極(S/D, source/drain)接點的高品質USJ 。
用以形成USJ的各種先前技術就可達成之摻雜的深度及保形度而言，已被發現有所限制。舉例而言，如離子束或電漿摻雜的離子植入技術係習知用以摻雜S/D接點。離子植入技術涉及摻雜物物種高能引入半導體晶格，並且從而引發晶體損傷。產生例如間隙及空位的缺陷，該等缺陷與摻雜物相互作用而擴展接面輪廓。如此之瞬間增強擴散(TED，transient-enhanced diffusion)限制了高品質USJ的形成。
單層摻雜(MLD, Monolayer doping)係另一摻雜技術，其用以製造作為MOSFET之源極/汲極(S/D)接點的USJ。MLD使用結晶半導體基板的自限制表面反應特性(self-limiting surface reaction property)來沉積自組裝的、以共價鍵結的含摻雜物單層，接下來係使所沉積之摻雜物進行結合及擴散的後續退火步驟。藉由以自限制之方式形成沉積於晶體表面上、共價附接的摻雜物，可達成摻雜物劑量控制，並且然後使MLD摻雜物原子從表面熱擴散至主體中。
然而，具有摻雜保形性、深度小於10nm之有效USJ的可靠形成已證實係困難的。
如本文中所述之半導體基板的氣相摻雜可提供對摻雜深度、範圍、及保形度的高度控制。保形摻雜已藉由以下步驟達成：結晶半導體基板之相對柔和的氫電漿處理(例如，低溫下矽對含氫電漿的曝露)；後續半導體基板之經含氫電漿改變的晶體結構對摻雜物氣體的曝露，使得半導體基板之經改變的晶體結構利用摻雜物進行保形摻雜。對含氫電漿的曝露可與基板預清洗製程加以整合。所述技術係特別而非唯一地可有利應用於如FinFET及GAA裝置之三維(3D)半導體結構中USJ的形成。
本揭露內容的實施態樣係關於無離子植入或摻雜物沉積之摻雜半導體基板的製造方法、及相關裝置與設備。
在一實施例中，半導體處理方法涉及：使半導體基板曝露於氫電漿(例如，H2 電漿)，以在半導體基板晶體結構中無晶格損傷或其他機械損傷的情況下改變該半導體基板的表面區域晶體結構；以及使經氫電漿處理的基板表面曝露於摻雜物氣體，使得經改變的表面區域利用摻雜物進行摻雜。摻雜係在摻雜物不被高能離子引發植入至基板中的情況下進行，且基板表面上無摻雜物物種的沉積。摻雜物可為N型(例如，來自PH3 氣體的P)、或P型(例如，來自B2 H6 氣體的B)。經氣相摻雜的半導體然後可加以覆蓋及退火，以驅入摻雜物。藉由如此之熱退火可達成基板之在至少5nm深度處濃度至少為5E18原子數/cm3 的摻雜改變表面區域。如此之摻雜區域適用且可用於形成USJ的部分。
另一實施例為一USJ，其具有小於20nm、或小於10nm、或小於5nm的深度，且該接面具有濃度至少為5E18原子數/cm3 (如，至少1E19原子數/cm3 、及高達至少1E20原子數/cm3 或更高)的半導體基板保形摻雜區域。
本揭露內容的另一實施態樣關於半導體處理設備，其具有：一或更多製程腔室，每一製程腔室包含卡盤；進入製程腔室的一或更多氣體入口及相關流動控制硬體；與一或更多腔室相關聯的電漿產生器；以及具有至少一處理器及記憶體的控制器。處理器及記憶體互相通訊連、處理器與流動控制硬體至少操作性連接、且記憶體儲存用來控制處理器的電腦可執行指令，以進行至少以下步驟：使半導體基板曝露於氫電漿，以在半導體基板晶體結構中無晶格損傷或其他機械損傷的情況下改變該半導體基板的表面區域晶體結構；以及使經氫電漿處理的基板表面曝露於摻雜物氣體，使得經改變的表面區域利用摻雜物進行摻雜。
本揭露內容的該等及其他特徵及優勢將於以下參考相關圖式更詳細加以描述。
現在將詳細說明本揭露內容的特定實施例。特定實施例的範例係在隨附圖式中加以描述。儘管本揭露內容將結合該等特定實施例加以說明，但將理解，這並不意圖將本揭露內容限制於如此之特定實施例。相反地，意圖涵蓋可被本揭露內容之精神及範疇所包含的替代物、修正、及等效物。在以下說明內容中，提出許多特定細節，以提供對本揭露內容的透徹理解。本揭露內容可在沒有該等特定細節的一些者或全部者的情況下實施。在其他情形中，已熟知的製程操作未詳細描述，以免不必要地模糊本揭露內容。
介紹
藉由氣相摻雜之前的低溫氫電漿處理，可達成半導體基板之良好受控的摻雜。在以下說明內容中，主要以H2 電漿的較佳實施例作為氫電漿。應理解， 亦考量利用以下電漿的其他實施例：基於其他適當含氫物種及混合物(可能包含C2 H2 、CH4 )的氫電漿；僅包含原子H的遠端電漿；以及該等電漿與彼此、與H2 、或與其他氣體物種的組合等。再者，氫電漿亦可共同地包含例如He或Ar的惰性載體氣體。以此方式進行摻雜的基板提供半導體表面處高濃度的保形摻雜，且經摻雜的基板可加以覆蓋及退火，以便摻雜物的熱驅入。本技術係特別地可應用於例如FinFET及GAA裝置之三維(3D)半導體結構中USJ的形成。
儘管氫電漿(例如，H2 電漿)係廣泛應用於IC處理中，但其在本文中的用途係未知的，且意料之外地使結合於結晶半導體表面上之摻雜物(例如，來自矽基板之N型摻雜所用之PH3 的磷)的量大幅增加。這因此在藉由退火之熱驅入之後導致近表面中高得多的摻雜物濃度。
摻雜係在摻雜物不被高能離子引發植入至基板中的情況下進行，且基板表面上無摻雜物物種的沉積。低溫電漿曝露可在不足夠使半導體表面上原生氧化物還原的溫度及/或時間長度下進行。在初始氣相摻雜曝露之後，基板可利用薄介電覆蓋層(典型地為氧化物層或氮化物層)加以覆蓋，以防止摻雜物在後續處理期間脫附。在覆蓋步驟之後，半導體表面(半導體/覆蓋部接合面)的摻雜物可藉由熱退火處理而被驅入基板中。
根據本揭露內容，利用熱退火可達成從小於5nm深至20nm的摻雜深度，且摻雜物濃度位準足夠形成電晶體接面。如此之摻雜區域適用且可用於形成USJ的一部分。再者，根據本揭露內容的摻雜可為保形的。因此，本揭露內容特別可用於如FinFET及GAA裝置之三維(3D)半導體結構中USJ的形成。
製程
參考圖1，其提供根據本揭露內容一實施態樣之半導體基板的氣相保形摻雜的流程。亦參考圖3A~E，其描述根據本揭露內容一實施例之半導體基板的氣相保形摻雜的流程。圖1描繪操作102，藉此將基板設置於腔室，例如適用於處理如半導體基板之基板的工具中的製程腔室。該腔室可為具多腔室設備單腔室設備中的腔室。
基板可為如圖3A中部分顯示的矽晶圓(例如，200mm晶圓、300mm晶圓、或450mm晶圓)，包含具有一或更多材料覆層(例如，沉積於晶圓上之介電、傳導、或半傳導材料)的晶圓。在一些實施例中，基板包含如非晶矽之矽包覆層、或鍺包覆層。基板可包含之前沉積於基板上且經圖案化的圖案化遮罩層。例如，遮罩層可在包含非晶矽包覆層的基板上進行沉積及圖案化。
在一些實施例中，基板上的覆層可進行圖案化。基板可具有如半導體塊、穿孔、或接觸孔的「特徵部」，該等特徵部可以一或更多表面結構、或窄的及/或凹角的開口、及高縱橫比為特徵。特徵部可形成於以上所描述之覆層的一或更多者上或內。特徵部的一範例為基板或覆層上之結晶半導體(例如，矽) 「鰭部」，例如在如FinFET或GAA裝置的3D半導體結構中找到的結晶半導體「鰭部」。例如，如圖2A中所描繪，FinFET的特點係傳導通道被形成裝置主體的薄矽「鰭部」包覆。鰭部的厚度(從源極至汲極的方向上量測)決定裝置的有效通道長度。特徵部的另一範例為如圖2B中所描繪之半導體基板中、或基板上之覆層中的接觸孔或穿孔。
在諸多實施例中，特徵部可具有如阻障層或附著層的下方層。下方層的非限制性範例包含介電層及傳導層，例如矽氧化物、矽氮化物、矽碳化物、金屬氧化物、金屬氮化物、金屬碳化物、及金屬覆層。在一些實施例中，例如若基板經圖案化，則基板的表面可包含多於一類型的材料。基板包含利用所揭露之實施例待蝕刻及平滑化的至少一材料。該材料可為以上所述者(金屬、電介質、半導體材料、及其他)的任何者。在諸多實施例中，該等材料可加以製備，用以製造接點、穿孔、閘極等。根據本揭露內容之實施態樣，待處理的材料為例如矽、鍺、矽-鍺的結晶半導體材料。通常使用矽。
在一些實施例中，基板可經受預處理，從而在執行所揭露之實施例前，移除基板材料表面上的任何殘留氧化物。例如，在一些實施例中，基板可藉由在執行所揭露實施例前，將基板浸入氟化氫(HF)中而加以製備。
在操作104中，使基板曝露於氫電漿(例如，H2 電漿)，以改變半導體基板的表面區域晶體結構。在以下說明內容中，以H2 電漿的較佳實施例作為氫電漿。如以上所提及，應理解亦考量利用以下電漿的其他實施例：基於其他含氫物種及混合物之適當的氫電漿。該改變操作使表面區域中的半導體晶體結構(圖3B)在後續氣相摻雜曝露中更易於嵌入摻雜物原子，但不會在半導體晶體結構中導致晶格損傷或其他機械損傷，例如半導體原子-半導體原子(如Si-Si) 鍵的破裂。摻雜係在摻雜物不被高能離子引發植入至基板中的情況下進行，且基板表面上無摻雜物物種的沉積。基板可為例如矽、鍺、或矽-鍺的任何結晶半導體材料。通常使用矽。
在諸多實施例中，電漿可為感應耦合電漿或電容耦合電漿。在一些實施例中，感應耦合電漿可設定在介於約10W與約3000W之間的電漿功率(或者，微波遠端功率)，持續約5秒至120秒。在一些實施例中，不施加偏壓。低溫電漿曝露可在不足夠使半導體表面上之原生氧化物還原的溫度下進行，例如低於500℃、或介於約300℃及500℃之間(例如，360℃)。其他相關製程參數包含：約50至500sccm之H2 、及0至1000sccm之He的氣體流，He作為惰性載體氣體，其利用分壓來輔助控制反應時間、同時避免可能與較大惰性分子(例如，Ar)一起發生的任何基板表面損傷；以及介於約1及1000mT之間的製程腔室壓力。特定實施例中適當的條件為450sccm的H2 、500sccm的He、5mT的腔室壓力、1500W(ICP)、360℃的卡盤溫度、持續60秒。
在操作106中，使半導體基板之經H2 電漿改變的晶體結構曝露於摻雜物氣體，使得半導體基板之經改變的晶體結構利用摻雜物進行摻雜(浸泡)(圖3C)。摻雜物可為N型(例如，P、As、Sb)或P型(B)，且摻雜物可由任何適當的氣體加以供應(例如，來自PH3 氣體的P、來自AsH3 的As、或來自B2 H6 氣體的B)。氣相曝露可在低於100℃、或介於約20℃及100℃之間(例如，約45℃)、或室溫(例如，約20℃)的溫度下進行，持續約5及180秒之間的時間。其他相關製程參數包含：約50至1000sccm之摻雜物氣體(例如，PH3 、AsH3 、B2 H6 等) 的氣體流、100至500sccm的H2 作為惰性載體氣體、及介於約1及1000mT之間的製程腔室壓力。特定實施例中適當的條件為350sccm的PH3 、500sccm的H2 、80mT的腔室壓力、1500W(ICP)、45℃的卡盤溫度、持續120秒。
在操作108中，根據本揭露內容最常見之實施態樣的初始氣相摻雜之後，基板可利用薄的(例如，2~20nm)介電覆蓋層(典型地為氧化物層或氮化物層)加以覆蓋，以防止摻雜物在後續處理期間的脫附、或經摻雜表面區域的其他損傷。一特定實施例為經氫電漿處理且經氣相摻雜之矽基板上、原子層沉積的(ALD, atomic layer deposited)的氮化矽(SiN)覆蓋層(圖3D)。覆蓋沉積可在不足夠於基板中導致摻雜物實質擴散的溫度下進行，例如低於500˚C、或介於約300˚C及500˚C之間(例如，約330-360℃)。其他相關製程參數包含約5至30個循環的以下操作：第一步驟，以約100至2000sccm的Ar、在約10至100mT的腔室壓力下進行沖洗；第二步驟，在約5至20sccm的SiH4 (或SiH2 、SiCl2 H2 等)及約500至2000sccm的Ar中、於約10至1000mT的腔室壓力下進行SiH4 浸泡；第三步驟，以約100至1000sccm的N2 及約100至500sccm的Ar、在約10至200mT的腔室壓力下進行沖洗；及第四步驟，在約100至1000sccm的N2 及約10至200sccm的Ar中、以約100至1000W之 ICP源功率、在約5至100 mT的腔室壓力下進行氮化作用。特定實施例中適當的條件為約20個循環的以下步驟：第一步驟，以約1000sccm的Ar、在約60 mT的腔室壓力下進行沖洗；第二步驟，在約10 sccm的SiH4 及約1000sccm的Ar中、於約60mT的腔室壓力下進行SiH4 浸泡；第三步驟，以約500sccm的N2 及約100 sccm的Ar、在約10mT的腔室壓力下進行沖洗；及第四步驟，在約500sccm的N2 及約100sccm的Ar中、以約300W之 ICP源功率、在約10mT的腔室壓力下進行氮化作用；以及約350℃的卡盤溫度。
或者，覆蓋層可藉由ALD碳或SiC而沉積。
在操作110中，在覆蓋步驟之後，半導體表面(半導體/覆蓋部接合面)處的摻雜物可藉由熱退火處理被驅入基板中。摻雜物的深度及濃度輪廓可經由該退火操作而控制。就最初在氣相曝露操作中被嵌入半導體基板表面中之給定量的摻雜物而言，雜物的深度及濃度輪廓可藉由熱退火的時間長度及溫度而控制。適當退火操作的範例包含：在N2 環境中，以約330~360˚C的溫度持續約1~10分鐘的加熱(例如，在N2 環境中，以約350˚C的溫度持續約3分鐘)；或者在N2 環境中，以約850至1050˚C的溫度持續約5至60秒的快速熱退火(RTP, rapid thermal anneal)(例如，在N2 環境中，以約950˚C的溫度持續約45秒)(圖3E)。
或者，驅入退火可藉由例如雷射退火、或閃光燈退火進行。
摻雜物驅入的深度亦將決定接面的深度。根據本揭露內容，利用熱退火可達成從小於5nm深至20nm的接面深度，且摻雜物濃度位準足夠形成電晶體接面(在從約2深至約5nm的深度(例如，2、3、4、小於5、或5nm)通常至少為5E18原子數/cm3 、或1E19原子數/cm3 至高達1E20原子數/cm3 、或更高)。藉由熱退火可達成深至約20nm的深度(例如，5、10、15、小於20、或20nm)。
如此之經摻雜區域適用且可用於形成USJ的部分。再者，根據本揭露內容的摻雜可為保形的，亦即，實質上所有經曝露的半導體表面將具有相同的摻雜物濃度輪廓。因此，本揭露內容係特別可用於三維(3D)半導體結構中USJ的形成，如圖2A及2B中所述之分別用於FinFET、GAA、及其他裝置的鰭部及接點。
設備
根據本揭露內容，經氫 (例如，H2 ) 電漿改變之半導體基板的氣相摻雜可在適當的半導體處理工具中進行。就此而言，現在描述感應耦合電漿(ICP, inductively coupled plasma)反應器，其可適用於H2 電漿及氣相摻雜物曝露、及半導體基板的覆蓋及退火(包含原子層沉積(ALD)及RTP操作)。即使在一些實施例中，文中描述ICP反應器，但應理解，亦可使用電容耦合電漿(CCP, capacitively-coupled plasma)反應器或其他適當配置的工具。
圖4示意性顯示整合感應耦合電漿之蝕刻及沉積設備400的橫剖面圖，其適用於實施本文中的某些實施例，該設備的一範例為由 Fremont, CA之Lam Research Corp.所生產的Kiyo® 反應器。感應耦合電漿設備400包含在結構上由腔室壁401及窗部411所界定的主製程腔室424。腔室壁401可由不鏽鋼或鋁製成。窗部411可由石英或其他介電材料製成。可選的內部電漿網格450將主製程腔室分為上部子腔室402及下部子腔室403。在多數實施例中，可移除電漿網格450，從而利用由子腔室402及403組成的腔室空間。
卡盤417係定位於下部子腔室403內、接近底部內表面。卡盤417係配置成接收及固持半導體晶圓419，在該半導體晶圓419上進行蝕刻及平滑化製程。卡盤417可係當晶圓419存在時用來支撐該晶圓419的靜電卡盤。在一些實施例中，邊緣環(未顯示)環繞卡盤417，且該邊緣環具有與晶圓419(當晶圓419存在於卡盤417上時)之頂部表面大致上共面的上表面。卡盤417亦包含用以夾持及鬆開晶圓419的靜電電極。針對該目的，可設置過濾器及DC夾具電源(未顯示)。亦可設置用以將晶圓419從卡盤417抬起的其他控制系統。
卡盤417可利用RF電源423充電。RF電源423係透過連接部427而連接於匹配電路421。匹配電路421係透過連接部425而連接於卡盤417。依次方式，RF電源423係連接於卡盤417。在諸多實施例中，取決於根據所揭露實施例而執行的製程，靜電卡盤的偏壓功率可設定在小於約100Vb ，或可設定於不同的偏壓功率。例如，偏壓功率可介於約20Vb 及約100Vb 之間，或者偏壓功率可為降低電漿物種對晶圓上之物理濺射的偏壓功率。
本文中所揭露之卡盤417可操作於介於約20及400℃之間之範圍的升高溫度。例如在以上所述之熱退火操作期間，溫度將取決於製程操作及特定製程配方。一範例為約350˚C。
在以上所述之熱退火操作的另一實施例期間，當晶圓19存在時，該晶圓19亦可在腔室中受RTP處理。晶圓的RTP可例如藉由約950˚C溫度下、N2 環境中、持續約45秒的鹵素燈RTP而達成。
用以產生電漿的元件包含定位於窗部411之上的線圈433。在一些實施例中，在所揭露的實施例中不使用線圈。線圈433係由導電材料製成，並且包含至少一個完整的迴旋。圖4中所示之線圈433的範例包含三個迴旋。線圈433的橫剖面係以符號顯示，且標有「×」的線圈旋轉延伸進入頁面，而標有「●」的線圈從頁面向外旋轉延伸。用以產生電漿的元件亦包含配置成供應RF功率至線圈433的RF電源441。一般來講，RF電源441係透過連接部445而連接於匹配電路439。匹配電路439係透過連接部443而連接於線圈433。依此方式，RF電源441係連接於線圈433。選用的法拉第屏蔽449a係定位於線圈433及窗部411之間。法拉第屏蔽449a可維持在相對於線圈433呈空間隔開的關係。在一些實施例中，法拉第屏蔽449a係設置於緊鄰窗部411之上。在一些實施例中，法拉第屏蔽449b係介於窗部411及卡盤417之間。在一些實施例中，法拉第屏蔽449b並非維持相對於線圈433呈空間隔開的關係。例如，法拉第屏蔽449b可無間隙地位於窗部411正下方。線圈433、法拉第屏蔽449a、及窗部411各配置成實質上互相平行。
製程氣體及惰性氣體(例如，氫、摻雜物氣體、覆蓋層前驅物等)可透過定位於上部子腔室402中的一或更多主氣流入口460、及/或透過一或更多側氣流入口470而流入製程腔室。同樣地，即使未明確顯示，但類似的氣流入口可用來供應製程氣體至電容耦合電漿處理腔室。例如一或二段式機械式乾燥泵、及/或渦輪分子泵的真空泵440可用以將製程氣體從製程腔室424驅出、且用以維持製程腔室424內的壓力。例如，在ALD之複數階段之間的沖洗操作期間，真空泵可用以排空下部子腔室403。閥控制導管可用以將真空泵流體連接於製程腔室424，以選擇性地控制由真空泵所提供之真空環境的施加。這可藉由在操作性電漿處理期間，採用閉合迴路控制的流動限制裝置(例如，節流閥(未顯示)、或擺式閥(未顯示))而完成。同樣地，亦可採用針對電容耦合電漿處理腔室的真空泵及閥控制流體連接部。
在設備400的操作期間，一或更多製程氣體可透過氣流入口460及/或470而供應。在某些實施例中，製程氣體可僅透過主氣流入口460而供應，或僅透過側氣流入口470而供應。在一些情形中，圖中所示之氣流入口可被較複雜的氣流入口替代，如一或更多噴淋頭。法拉第屏蔽449a及/或選用網格450可包含容許製程氣體傳送至製程腔室424的內部通道及孔洞。法拉第屏蔽449a及選用網格450的任一者或兩者可用作傳送製程氣體的噴淋頭。在一些實施例中，液體汽化及傳送系統可位於製程腔室424上游，使得一旦液體反應物或前驅物被汽化，則汽化的反應物或前驅物經由氣流入口460及/或470被引入製程腔室424。
射頻功率係由RF電源441被供應至線圈433，以導致產生流過線圈433的RF電流。流過線圈433的RF電流產生環繞線圈433的電磁場。電磁場在上部子腔室402內產生感應電流。所產生之諸多離子及自由基與晶圓419的物理及化學交互作用可蝕刻晶圓419的特徵部、並且在晶圓419上選擇性地沉積覆層。
若使用電漿網格450，使得上部子腔室402及下部子腔室403二者皆有，則感應電流作用在存在於上部子腔室402中的氣體，以在上部子腔室402中產生電子-離子電漿。可選的內部電漿網格450限制下部子腔室403中熱電子的量。在一些實施例中，設備400係設計並操作成使得存在於下部子腔室403中的電漿為離子-離子電漿。
上部的電子-離子電漿及下部的離子-離子電漿二者皆可包含正離子及負離子，但離子-離子電漿將具有更高的負離子對正離子比率。揮發性蝕刻及/或沉積副產物可透過埠口422自下部子腔室403移除。
當設備400被安裝於無塵室或製造工廠中時，其可耦接於複數設施(未顯示)。複數設施包含提供處理氣體、真空、溫度控制、及環境顆粒控制的管路。當被安裝於目標製造工廠中時，該等設施係耦接於設備400。此外，設備400可耦接於容許自動機器使用典型自動化方式轉移半導體晶圓進出設備400的轉移腔室。
在一些實施例中，系統控制器430(其可包含一或更多實體或邏輯控制器)控制製程腔室424之操作的一些者或所有者。系統控制器430可包含一或更多記憶體裝置及一或更多處理器。在一些實施例中，設備400包含切換系統，用以在執行所揭露之實施例時，控制流速及時間長度。在一些實施例中，設備400可具有長達約500ms、或長達約750ms的切換時間。切換時間可取決於流動化學物、所選擇的製程配方、反應器架構、及其他因素。
在一些實施例中，系統控制器430係系統的一部分，而系統可為以上所述範例的一部分。如此之系統可包含半導體處理裝備，該半導體處理裝備包含(複數)處理工具、(複數)腔室、(複數)處理平臺、及/或特定的處理元件(晶圓基座、氣體流動系統等)。該等系統可與電子設備整合，以在半導體晶圓或基板的處理之前、期間、以及之後，控制該等系統的運作。電子設備可整合在系統控制器430中，該系統控制器430可控制(複數)系統的各種元件或子部件。取決於處理參數及/或系統的類型，系統控制器可程式設計成控制本文所揭露之製程的任何者，包含處理氣體的傳送、偏壓功率、溫度設定(例如，加熱、及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流速設定、流體傳送設定、位置及操作設定、晶圓進出與特定系統連接或接合之工具及其他轉移工具及/或負載鎖的轉移。
廣泛地講，系統控制器430可定義為具有用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測以及類似者之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。積體電路可包含：儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP，digital signal processor)、定義為特殊用途積體電路(ASIC，application specific integrated circuit)的晶片、及/或一或更多微處理器、或執行程式指令(例如，軟體)的微控制器。程式指令可為以各種單獨設定(或程式檔案)之形式而傳達至控制器或系統的指令，該單獨設定(或程式檔案)為執行特定的製程(在半導體晶圓上，或針對半導體晶圓)而定義操作參數。在一些實施例中，操作參數可以是由製程工程師為了在一或更多以下者的製造或移除期間實現一或更多處理步驟而定義之製程配方的一部分：覆層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
舉例而言，適當的控制器430可具有互相通訊連接的至少一處理器及一記憶體，該處理器至少操作性地與以下者連接：電漿產生硬體、溫度硬體、流動控制硬體、及其他半導體處理硬體，且該記憶體儲存用以控制處理器至少進行以下動作的電腦可執行指令： 使半導體基板曝露於氫電漿，以在半導體基板晶體結構中無晶格損傷或其他機械損傷的情況下改變該半導體基板的表面區域晶體結構；以及使經氫電漿處理的基板表面曝露於摻雜物氣體，使得經改變的表面區域利用摻雜物進行摻雜。指令可進一步包含用於本文中所述方法之其他實施態樣的控制，該所述方法之其他實施態樣包含例如以下者：在摻雜物不被高能離子引發植入至基板中的情況下，使摻雜物嵌入半導體基板的晶體結構中；在經氣相摻雜的基板表面上沉積介電覆蓋層；及使基板熱退火，以驅入以氣相方式而施加之摻雜物。
在一些實施例中，系統控制器430可為電腦的一部分，或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他網路的方式接至系統、或其組合的方式而接至系統。舉例而言，控制器可在能容許遠端存取晶圓處理之「雲端」或廠房主機電腦系統的全部、或部分中。電腦可達成系統的遠端存取，以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作而檢查其趨勢或效能度量，以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些範例中，遠端電腦(例如，伺服器)可通過網路提供製程配方至系統，該網路可包含局域網路或網際網路。遠端電腦可包含使得可以進入參數及/或設定、或對參數及/或設定進行編程的使用者介面，然後該參數及/或設定自遠端電腦傳達至系統。在一些範例中，系統控制器430以資料的形式接收指令，該指令為即將於一或更多操作期間執行之處理步驟的每一者而指定參數。應理解，參數可特定地針對待執行之製程的類型、以及控制器與之接合或加以控制之工具的類型。因此如上所述，系統控制器430可為分散式，例如藉由包含以網路的方式接在一起、且朝向共同之目的(例如，本文中所述之製程及控制)而運作的一或更多分離控制器。用於如此目的之分散式控制器的範例將是腔室上的一或更多積體電路，其與位於遠端的一或更多積體電路(例如，在作業平臺位準處、或作為遠端電腦的一部分)進行通訊，以結合從而控制腔室上的製程。
例示性系統可包含但不限於以下者：氫電漿(例如，H2 電漿)曝露腔室或模組、摻雜物曝露腔室或模組、沉積(例如，ALD)腔室或模組、熱退火/RTP腔室或模組、無塵腔室或模組、軌道腔室或模組、及可在半導體晶圓的加工及/或製造中相關聯或使用的任何其他半導體處理系統。
如以上所提及，取決於藉由工具而待執行之(複數)製程步驟，控制器可與半導體製造工廠中的一或更多以下者進行通訊：其他工具電路或模組、其他工具元件、叢集工具、其他工具介面、鄰近的工具、相鄰的工具、遍及工廠而分佈的工具、主電腦、另一控制器、或材料運輸中使用之工具，該材料運輸中使用之工具攜帶晶圓的容器往返工具位置及/或裝載埠。
ICP蝕刻反應器(例如，Lam Research Kiyo® )已加以描述。如以上所提及， 本揭露內容的技術亦可使用適當配置的電容耦合電漿(CCP)反應器(例如，Lam Research Vector® )、或剝除工具(例如，Lam Research Gamma)而實行，如同熟悉本領域技術者鑑於本揭露內容將顯而易見。
實驗
實驗1
矽基板係藉由曝露於氟基蝕刻劑洗淨任何殘留氧化物；曝露於450sccm H2 的H2 電漿、500sccm的He、5mT的腔室壓力、1500W(ICP)、360˚C的卡盤溫度、持續60秒；然後曝露於350sccm PH3 的磷化氫(PH3 )氣體、500sccm的H2 、80mT的腔室壓力、1500W(ICP)、20˚C的卡盤溫度、持續120秒；接著在350˚C溫度下、利用100sccm Ar+1000sccm N2 +30sccm SiH4 、於50mT的腔室壓力下持續30秒，而由PECVD的SiN覆蓋。結果顯示於圖5A中，且摻雜物濃度輪廓的分析係繪示於圖5B中。
如圖5A中所顯示，矽基板具有以較暗陰影代表的摻雜區域，其 延伸約5至7nm進入SiN覆蓋層下方的主體Si中。如圖5B中顯示，摻雜物濃度在Si內深至5nm處至少為5E18原子數/ cm3 ，表示該區域中足夠形成USJ的摻雜位準。
實驗2
矽基板係藉由曝露於氟基蝕刻劑洗淨任何殘留氧化物；曝露於450sccm H2 的H2 電漿、500sccm的He、5mT的腔室壓力、1500W(ICP)、360˚C的卡盤溫度、持續60秒；然後曝露於350sccm PH3 的磷化氫(PH3 )氣體、350sccm的H2 、200sccm的He、80mT的腔室壓力、1500W(ICP)、45˚C的卡盤溫度、持續120秒；接著是ALD的SiN加以覆蓋，其係在360˚C溫度下之20個循環的以下步驟：第一步驟，以1000sccm的Ar在60mT的腔室壓力下進行沖洗；第二步驟，在10sccm SiH4 及1000sccm Ar中於60mT的腔室壓力下進行SiH4 浸泡；第三步驟，以500sccm N2 及100sccm Ar在約10mT的的腔室壓力下進行沖洗；及第四步驟，在500sccm N2 及100sccm Ar中、利用300W ICP源功率，在約10mT的腔室壓力下進行氮化作用。在覆蓋之後，進行基板的RTP退火，以在N2 環境中持續45秒的950℃溫度下，使P摻雜物驅入。在圖6中繪示基板在RTP退火後的元素分析，其顯示摻雜物的濃度輪廓。
圖式顯示H及O的位準至樣本中20nm的深度處係低的。在約10nm深度處，N濃度開始下降，到20nm深度處接近零，而Si濃度則大幅升高。這指示SiN覆蓋部及主體Si之間的接合面。P濃度在主體Si的第一個約10nm深度範圍維持在1E21原子數/cm3 至1E19原子數/cm3 的範圍內，表示在此區域中足夠形成USJ的摻雜位準。
結論
涉及以下者的半導體處理方法可用於例如FinFET及GAA裝置之三維(3D)半導體結構中USJ的形成：使半導體基板曝露於氫電漿(例如，H2 電漿)，以在半導體基板晶體結構中無晶格損傷或其他機械損傷的情況下改變該基板的表面區域晶體結構；以及然後使經氫電漿處理的基板表面曝露於摻雜物氣體，使得經改變的表面區域利用摻雜物進行摻雜。摻雜係在摻雜物不被高能離子引發植入至基板中的情況下進行，且導致摻雜具有之前不可獲得的保形性、深度、及摻雜物濃度輪廓。
應理解，本文所述範例與實施例僅為說明性目的，並且鑒於該等範例及實施例，將向該領域之技術人員建議各種變更或改變。雖為清楚起見，已省略諸多細節，然可實施各種設計替代例。因此，本範例應視為說明性而非限制性，且本揭露內容不受限於本文所提出之細節，而是可在隨附請求項之範圍中進行變更。
102‧‧‧操作 104‧‧‧操作 106‧‧‧操作 108‧‧‧操作 110‧‧‧操作 400‧‧‧設備 401‧‧‧腔室壁 402‧‧‧子腔室 403‧‧‧子腔室 411‧‧‧窗部 417‧‧‧卡盤 419‧‧‧晶圓 421‧‧‧匹配電路 422‧‧‧埠口 423‧‧‧電源 424‧‧‧製程腔室 425‧‧‧連接部 427‧‧‧連接部 430‧‧‧控制器 433‧‧‧線圈 439‧‧‧匹配電路 440‧‧‧真空泵 441‧‧‧RF電源 443‧‧‧連接部 445‧‧‧連接部 449a‧‧‧法拉第屏蔽 449b‧‧‧法拉第屏蔽 450‧‧‧網格 460‧‧‧氣流入口 470‧‧‧氣流入口
圖1根據本揭露內容一實施態樣，描繪半導體基板之氣相保形摻雜的流程。
圖2A~B描述本揭露內容可特別加以應用之特徵部及三維(3D)半導體結構的範例，例如為了形成USJ。
圖3A~E根據本揭露內容一實施例，描述半導體基板之氣相保形摻雜的流程。
圖4示意性顯示整合感應耦合電漿之蝕刻及沉積設備的橫剖面圖，該設備適用於實施本文中所述的某些實施例。
在為驗證本揭露內容之方法所進行之實驗的一範例中，圖5A為矽基板的電子顯微圖像，且圖5B為顯示該矽基板之摻雜的圖式。
在為驗證本揭露內容之方法所進行之實驗的另一範例中，圖6顯示矽基板之摻雜的圖式。
102‧‧‧操作
104‧‧‧操作
106‧‧‧操作
108‧‧‧操作
110‧‧‧操作

Claims (20)

  1. 一種半導體處理方法，包含： 將一半導體基板曝露於一氫電漿，以在該半導體基板的晶體結構中無晶格損傷或其他機械損傷的情況下，改變該半導體基板之一表面區域的晶體結構；以及 使該半導體基板之經氫電漿改變的該晶體結構曝露於一摻雜物的氣體，使得該半導體基板之經改變的該晶體結構利用該摻雜物進行摻雜。
  2. 如申請專利範圍第1項之半導體處理方法，其中該摻雜物係在該摻雜物不被高能離子引發植入至該半導體基板中的情況下嵌入該半導體基板的晶體結構中。
  3. 如申請專利範圍第2項之半導體處理方法，更包含在經氣相摻雜的基板表面上沉積一介電覆蓋層。
  4. 如申請專利範圍第3項之半導體處理方法，更包含熱退火該半導體基板，以驅入以氣相方式施加的摻雜物。
  5. 如申請專利範圍第4項之半導體處理方法，其中該氫電漿的曝露係在低於500℃且不足以從該半導體基板的表面移除原生氧化物的溫度下進行的一H2 電漿曝露。
  6. 如申請專利範圍第5項之半導體處理方法，其中該氣相摻雜係在低於50℃的溫度下進行。
  7. 如申請專利範圍第6項之半導體處理方法，其中沉積該介電覆蓋層係在約330至360℃之溫度下執行的原位SiN覆蓋。
  8. 如申請專利範圍第7項之半導體處理方法，其中該熱退火係藉由在N2 環境中將該半導體基板加熱至約350℃之溫度、持續約3分鐘而進行。
  9. 如申請專利範圍第7項之半導體處理方法，其中該熱退火係藉由約950℃溫度下持續約60秒的RTP而進行。
  10. 如申請專利範圍第1項之半導體處理方法，其中該半導體基板係一三維特徵部。
  11. 如申請專利範圍第10項之半導體處理方法，其中該半導體基板係一接觸孔。
  12. 如申請專利範圍第10項之半導體處理方法，其中該半導體基板係一鰭部。
  13. 如申請專利範圍第12項之半導體處理方法，其中經摻雜的該鰭部形成一FinFET裝置中的一極淺接面(USJ)。
  14. 如申請專利範圍第13項之半導體處理方法，其中該USJ在從約2深至約5nm的深度處具有至少5E18原子數/cm3 的摻雜物濃度。
  15. 如申請專利範圍第13項之半導體處理方法，其中該USJ在深至20nm的深度處具有至少5E18原子數/cm3 的摻雜物濃度。
  16. 如申請專利範圍第4項之半導體處理方法，其中該摻雜係保形性的。
  17. 如申請專利範圍第16項之半導體處理方法，其中該摻雜物為來自PH3 氣體的P。
  18. 一種極淺接面(USJ)，包含： 一經摻雜半導體，其在從約2深至約5nm的深度具有至少5E18原子數/cm3 的保形摻雜物濃度。
  19. 一種半導體處理設備，該設備包含： (a)一或更多製程腔室，每一製程腔室包含一卡盤； (b)進入該一或更多製程腔室的一或更多氣體入口及相關的流動控制硬體；以及 (c)一控制器，其具有至少一處理器及一記憶體，其中 該至少一處理器及該記憶體係互相通訊連接，該至少一處理器係至少操作性地與該流動控制硬體連接，且該記憶體儲存用以控制該至少一處理器的電腦可執行指令，以至少進行以下動作： (i)使一半導體基板曝露於一氫電漿，以在該半導體基板的晶體結構中無晶格損傷或其他機械損傷的情況下，改變該半導體基板之一表面區域的晶體結構；以及 (ii) 使經氫電漿改變的基板表面曝露於一摻雜物的氣體，使得經改變的該表面區域利用該摻雜物進行摻雜。
  20. 如申請專利範圍第19項之半導體處理設備，其中用以控制該至少一處理器的電腦可執行指令更包含： 在該摻雜物不被高能離子引發植入至該半導體基板中的情況下，使該摻雜物嵌入該半導體基板的晶體結構中； 在經氣相摻雜的基板表面上沉積一介電覆蓋層；及 熱退火該半導體基板，以驅入以氣相方式施加的摻雜物。
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