CN107680940B - Finfet及其形成方法 - Google Patents

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Abstract

提供了FinFET器件及其形成方法。该方法包括在衬底上方形成图案化的掩模堆叠件，保护衬底的图案化的掩模堆叠件的部件具有均匀的宽度。去除由图案化的掩模堆叠件暴露的衬底的未保护部分以在衬底中形成多个凹槽，插入在邻近的凹槽之间的衬底的未去除部分形成多个鳍。去除多个鳍的部分，多个鳍的第一鳍的宽度小于多个鳍的第二鳍的宽度。

Description

FINFET及其形成方法
技术领域
本发明的实施例涉及FinFET及其形成方法。
背景技术
半导体器件用于例如诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
晶体管是在半导体器件中常用的元件。例如，在单个集成电路(IC)上可能有大量的晶体管(例如，数百、数千的或数百万的晶体管)。例如，在半导体器件制造中常用的一种类型的晶体管是金属氧化物半导体场效应晶体管(MOSFET)。平面型晶体管(例如，平面MOSFET)通常包括设置在衬底中的沟道区域上方的栅极电介质，以及在栅极电介质上方形成的栅电极。晶体管的源极区域和漏极区域形成在沟道区域的两侧。
多栅极场效应晶体管(MuGFET)是半导体技术中近期的发展。一种类型的MuGFET被称为鳍式场效应晶体管(FinFET)，该FinFET是一种包括鳍状半导体材料的晶体管结构，该鳍状半导体材料从集成电路的半导体表面垂直凸起。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成图案化的掩模堆叠件，保护所述衬底的所述图案化的掩模堆叠件的部件具有均匀的宽度；去除由所述图案化的掩模堆叠件暴露的所述衬底的未保护部分以在所述衬底中形成多个凹槽，插入在邻近的所述凹槽之间的所述衬底的未去除部分形成多个鳍；以及去除所述多个鳍的部分，所述多个鳍的第一鳍的宽度小于所述多个鳍的第二鳍的宽度。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成图案化的掩模堆叠件，保护所述衬底的所述图案化的掩模堆叠件的部件具有均匀的宽度；使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，所述第一蚀刻工艺在所述衬底中形成多个沟槽，插入在邻近的沟槽之间的所述衬底的部分形成多个鳍；以及使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺以重塑所述多个鳍，所述第二蚀刻工艺与所述第一蚀刻工艺不同，在所述第二蚀刻工艺之后，所述多个鳍的第一鳍的宽度小于所述多个鳍的第二鳍的宽度。
本发明的又一实施例提供了一种半导体器件结构，包括：衬底；第一鳍，远离所述衬底的顶面延伸，其中，所述第一鳍具有第一高度，并且其中，所述第一鳍的顶部具有第一宽度；第二鳍，远离所述衬底的所述顶面延伸，所述第二鳍邻近所述第一鳍，其中，所述第二鳍具有第二高度，并且其中，所述第二鳍的顶部具有第二宽度；以及第三鳍，远离所述衬底的所述顶面延伸，所述第三鳍插入在所述第一鳍和所述第二鳍之间，其中，所述第三鳍具有第三高度，其中，所述第三鳍的顶部具有第三宽度，并且其中，所述第三宽度小于所述第一宽度和所述第二宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图15C示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图16A、图16B和图16C示出了根据一些实施例的半导体器件的截面图。
图17是根据一些实施例的示出形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照特定的上下文，即，鳍结构及其形成方法来描述实施例。在一些实施例中，鳍结构可以用于形成诸如鳍式场效应晶体管(FinFET)的半导体器件。此处描述的各个实施例允许用于鳍环弯曲窗口扩大、源极/漏极外延的均匀性控制、大的源极/漏极接触接合窗口、较低的接触电阻、更好的晶圆允收测试(WAT)和可靠性能，以及更好的电路探针(CP)良率性能。
图1至图15C示出了根据一些实施例的半导体器件100的制造的各个中间阶段的截面图。图1示出了衬底101的截面图，该衬底101可以是晶圆的一部分。衬底101可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括在绝缘层上形成的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。通常在硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底101的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底101可以包括集成电路器件(未示出)。本领域中的普通技术人员将意识到，可以在衬底101中和/或上形成诸如晶体管、二极管、电容器、电阻器等或它们的组合的各种集成电路器件以产生用于半导体器件100的设计的结构和功能需求。可以使用任何合适的方法形成集成电路器件。在一些实施例中，衬底101的顶面可以由原生氧化物层109覆盖。可选地，衬底101的顶面可以没有原生氧化物层109。在这种实施例中，可以使用合适的清洗工艺从衬底101去除原生氧化物层109。
在衬底101上方形成掩模层107。在一些实施例中，掩模层107可以是多层掩模并且也可以称为掩模堆叠件107。在示出的实施例中，掩模堆叠件107包括在衬底101上方形成的第一掩模层103和在第一掩模层103上方形成的第二掩模层105。第一掩模层103可以是包括氧化物的硬掩模，诸如氧化硅等。第一掩模层103也可以称为垫氧化物。在一些实施例中，其中，第一掩模层103包括氧化硅并且衬底101包括硅，可以通过氧化衬底101的表面层来形成第一掩模层103。在其它实施例中，可以使用原子层沉积(ALD)、化学汽相沉积(CVD)等或它们的组合形成第一掩模层103。在一些实施例中，第一掩模层103可以具有介于约
Figure BDA0001367210330000041
和约
Figure BDA0001367210330000042
之间的厚度。应当理解，贯穿说明书列举的数值是实例，并且在不改变本发明的原则的情况下，也可以采用不同的值。
第二掩模层105可以是包括氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的硬掩模。在一些实施例中，其中，第二掩模层105包括氮化硅，可以使用热氮化、等离子体阳极氮化、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)等或它们的组合来形成第二掩模层105。在一些实施例中，第二掩模层105可以具有介于约
Figure BDA0001367210330000043
和约
Figure BDA0001367210330000044
之间的厚度。
参照图2，图案化掩模堆叠件107以在掩模堆叠件107中形成开口201A和201B。开口201A和201B暴露了衬底101的部分。在一些实施例中，从上往下看，开口201A和201B可以具有纵向方向彼此平行的延长部分。此外，从上往下看，掩模堆叠件107的未去除部分203的每个或一些可以由相应的开口201A和/或201B环绕。在一些实施例中，可以使用合适的光刻和蚀刻工艺图案化掩模堆叠件107。在其它实施例中，可以使用诸如自对准双重图案化(SADP)工艺、自对准四重图案化(SAQP)工艺等的多重图案化工艺来图案化掩模堆叠件107，这允许用于形成具有减小的临界尺寸(CD)和间距的部件。在这种实施例中，可以在掩模堆叠件107上方形成一个或多个额外的掩模层、一个或多个芯轴层以及一个或多个间隔件层(未示出)。可以图案化一个或多个额外的掩模层、一个或多个芯轴层以及一个或多个间隔件层以形成期望的图案，之后将其转移至掩模堆叠件107。如图2所示，提供的开口210A和201B的图案以及掩模堆叠件107的未去除部分203的图案仅用于说明。在其它实施例中，可以根据半导体器件100的设计需求改变开口210A和201B的图案以及掩模堆叠件107的未去除部分203的图案。在示出的实施例中，掩模堆叠件107的所有未去除部分203均具有相同的宽度。可选地，掩模堆叠件107的未去除部分203可以具有不同的宽度。在一些实施例中，开口201A的宽度W1小于开口201B的宽度W2。如以下更详细的描述，开口201A和201B的不同的宽度用于在衬底101中形成冠状鳍结构(见图5)。在一些实施例中，开口201A的宽度W1可以介于约5nm和约50nm之间。在一些实施例中，开口201B的宽度W2可以介于约10nm和约100nm之间。
参照图3A和图3B，图案化衬底101以在衬底101中形成开口301A和301B，其中，图3B示出了半导体器件100的部分309的放大视图。开口301A对应于掩模堆叠件107中相应的开口201A(见图2)，并且开口301B对应于掩模堆叠件107中相应的开口201B(见图2)。从上往下看，开口301A可以具有与开口201A类似的图案，并且从上往下看，开口301B可以具有与开口201B类似的图案。在一些实施例中，开口301B的宽度可以大于开口301A的宽度。开口301A和301B的深度D1可以介于约5nm和约500nm之间。插入在邻近的开口301A和301B之间的衬底101的半导体材料的带形成了鳍303A、305A和307A的组、鳍303B、305B和307B的组和鳍303C、305C和307C的组。在一些实施例中，邻近的鳍303A、305A和307A由相应的开口301A分隔开，邻近的鳍303B、305B和307B由相应的开口301A分隔开，并且邻近的鳍303C、305C和307C由相应的开口301A分隔开。此外，鳍303A、305A和307A的组与鳍303B、305B和307B的组由相应的开口301B分隔开，并且鳍303B、305B和307B的组与鳍303C、305C和307C的组由相应的开口301B分隔开。
图3B示出了示出鳍303C、305C和307C的组的半导体器件100的部分309(如图3A示出的)的放大视图。在示出的实施例中，鳍303C的顶部的宽度W3小于鳍303C的中间部分的宽度W4，并且鳍303C的中间部分的宽度W4小于鳍303C的底部的宽度W5。可选地，宽度W3可以约等于宽度W4和W5。在一些实施例中，宽度W3可以介于约1nm和约50nm之间，诸如介于约3nm和约8nm之间。在一些实施例中，宽度W4可以介于约1nm和约50nm之间，诸如约5nm和约10nm之间。在一些实施例中，宽度W5可以介于约1nm和约50nm之间，诸如约7nm和约15nm之间。类似地，鳍305C的顶部的宽度W6小于鳍305C的中间部分的宽度W7，并且鳍305C的中间部分的宽度W7小于鳍305C的底部的宽度W8。可选地，宽度W6可以约等于宽度W7和W8。在一些实施例中，宽度W6可以介于约1nm和约50nm之间，诸如介于约1nm和约5nm之间。在一些实施例中，宽度W7可以介于约1nm和约50nm之间，诸如约2nm和约8nm之间。在一些实施例中，宽度W8可以介于约1nm和约50nm之间，诸如约7nm和约12nm之间。此外，鳍307C的顶部的宽度W9小于鳍307C的中间部分的宽度W10，并且鳍307C的中间部分的宽度W10小于鳍307C的底部的宽度W11。可选地，宽度W9可以约等于宽度W10和W11。在一些实施例中，宽度W9可以介于约1nm和约50nm之间，诸如介于约3nm和约8nm之间。在一些实施例中，宽度W10可以介于约1nm和约50nm之间，诸如约5nm和约10nm之间。在一些实施例中，宽度W11可以介于约1nm和约50nm之间，诸如约7nm和约15nm之间。具有上述尺寸的实施例允许用于鳍环弯曲窗口扩大、源极/漏极外延的均匀性控制、大的源极/漏极接触接合窗口、较低的接触电阻、更好的晶圆允收测试(WAT)和可靠性能，以及更好的电路探针(CP)良率性能。
鳍303C具有第一侧壁311和与第一侧壁311相对的第二侧壁313，从而使得第一侧壁311与平行于衬底101的底面101b的表面形成角度α1，并且第二侧壁313与平行于衬底101的底面101b的表面形成角度α2。在示出的实施例中，角度α1大于角度α2。鳍305C具有第一侧壁315和与第一侧壁315相对的第二侧壁317，从而使得第一侧壁315与平行于衬底101的底面101b的表面形成角度α3，并且第二侧壁317与平行于衬底101的底面101b的表面形成角度α4。在示出的实施例中，角度α3约等于角度α4。鳍307C具有第一侧壁319和与第一侧壁319相对的第二侧壁321，从而使得第一侧壁319与平行于衬底101的底面101b的表面形成角度α5，并且第二侧壁321与平行于衬底101的底面101b的表面形成角度α6。在示出的实施例中，角度α5小于角度α6。此外，角度α3和α4可以小于角度α1和/或α6，并且角度α3和α4可以约等于角度α2和/或α5。在一些实施例中，角度α1可以介于约90°和约130°之间。在一些实施例中，角度α2可以介于约90°和约110°之间。在一些实施例中，角度α3可以介于约90°和约115°之间。在一些实施例中，角度α4可以介于约90°和约115°之间。在一些实施例中，角度α5可以介于约90°和约110°之间。在一些实施例中，角度α6可以介于约90°和约130°之间。此外，鳍303A和303B的的尺寸可以约等于鳍303C的尺寸，鳍305A和305B的的尺寸可以约等于鳍305C的尺寸，并且鳍307A和307B的的尺寸可以约等于鳍307C的尺寸。
进一步参照图3B，在示出的实施例中，掩模堆叠件107的未去除部分203具有相同的宽度，从而使得掩模堆叠件107的未去除部分203的宽度等于临界尺寸(CD)，该临界尺寸是通过掩模堆叠件107的图案化工艺可实现的最小宽度。然而，鳍305C比鳍303C和鳍307C薄。如以下更详细的描述，通过使用掩模堆叠件107的未去除部分203作为蚀刻掩模蚀刻衬底101，并且由于鳍303C和307C与鳍305C接近，因此鳍305C比鳍303C和307C蚀刻得更快。因此，鳍305C的顶部的宽度可以小于掩模堆叠件107的未去除部分203的宽度，而鳍303C和307C的顶部的宽度可以约等于掩模堆叠件107的未去除部分203的宽度。因此，在这种实施例中，鳍305C的宽度可以小于CD，而鳍303C和307C的宽度可以约等于CD。在示出的实施例中，宽度W6小于宽度W3和W9，宽度W7小于宽度W4和W10，并且宽度W8小于宽度W5和W11。如以下更详细的描述，可以通过适当地改变用于形成鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的图案化工艺的参数来调整比率W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11。在一些实施例中，比率W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11可以介于约0.1和约1之间。此外，通过适当地改变用于形成鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的图案化工艺的参数，可以根据最终的FinFET的规格将角度α1、α2、α3、α4、α5和α6调整至期望的值。在可选实施例中，其中，具有大于CD的宽度的鳍303C、305C和307C是期望的，图案化掩模堆叠件107从而使得对应于鳍305的未去除部分203的宽度小于对应于鳍303C和307C的未去除部分203的宽度，其中，对应于鳍305C的未去除部分203的宽度大于CD。
进一步参照图3A和图3B，可以使用掩模堆叠件107的未去除部分203作为蚀刻掩模通过一个或多个合适的蚀刻工艺图案化衬底101以形成开口301A和301B。一个或多个合适的蚀刻工艺可以包括各向异性干蚀刻工艺等。在一些实施例中，其中，衬底101的顶面由原生氧化物层109(未在图3A和图3B中示出，见图1)覆盖，一个或多个合适的蚀刻工艺可以包括图案化原生氧化物层109的第一蚀刻工艺。第一蚀刻工艺也可以称为穿透(BT)蚀刻工艺。在一些实施例中，其中，衬底101由硅形成，并且原生氧化物层109由氧化硅形成，BT蚀刻工艺是使用包括CHF3、Ar、CF4、N2、O2、CH2F2、SF3等或它们的组合的蚀刻工艺气体的反应离子蚀刻(RIE)工艺。可以在介于约2mTorr和约30mTorr之间的压力下，介于约10℃和约100℃之间的温度下，介于约100W和约1500W之间的射频(RF)功率下以及介于约10V和约800V之间的电压偏置下实施RIE工艺介于约2秒和约20秒之间的蚀刻时间tBT。
在一些实施例中，在BT蚀刻工艺(如果使用的话)之后，实施第二蚀刻工艺以图案化衬底101并且形成开口301A和301B。第二蚀刻工艺也可以称为主蚀刻(ME)工艺。在一些实施例中，其中，衬底101由硅形成，ME工艺是使用包括N2、NH3、HF、Ar、HBr、O2、CHxFy等或它们的组合的蚀刻工艺气体的RIE工艺。可以在介于约0mTorr和约2000mTorr之间的压力下和介于约30℃和约200℃之间的温度下，介于约100W和约800W之间的RF功率下以及介于约50V和约600V之间的电压偏置下实施RIE工艺介于约10秒和约200秒之间的蚀刻时间tME。
在一些实施例中，选择图案化的掩模堆叠件107(见图2)的开口201A的宽度W1，从而使得每组鳍内邻近的鳍之间的距离(诸如鳍303A、305A和307A的组内的距离、鳍303B、305B和307B的组内的距离以及鳍303C、305C和307C的组内的距离)足够小以在相同组内的鳍之间产生邻近效应。由于邻近效应，鳍305A、305B和305C比鳍303A、303B、303C、307A、307B和307C蚀刻得更快。此外，可以增加RIE工艺的RF功率以增加等离子体的强度并且增加鳍305A和鳍303A/307A之间的厚度差、，鳍305B和鳍303B/307B之间的厚度差以及鳍305C和鳍303C/307C之间的厚度差。因此，鳍305A比鳍303A/307A薄，鳍305B比鳍303B/307B薄，并且鳍305C比鳍303C/307C薄。
在一些实施例中，可以使用蚀刻工艺气体的第一混合物来实施ME工艺，其中，蚀刻工艺气体的第一混合物包括使得衬底101的化学蚀刻速率大于衬底101的轰击蚀刻速率的蚀刻工艺气体。化学蚀刻速率和轰击蚀刻速率的期望的比率可以通过在第一混合物中包括更少量的化学惰性蚀刻工艺气体(诸如，例如N2、Ar等)(与化学活性蚀刻工艺气体(诸如，例如NH3、HF、HBr、O2等)相比)来实现。此外，由于化学蚀刻比轰击蚀刻更具各向同性，因此可以通过改变化学惰性气体相对于化学活性气体的量来调整ME工艺的各向异性。在一些实施例中，通过在第一混合物中包括更少量的化学惰性蚀刻工艺气体(与化学活性蚀刻工艺气体相比)，横向蚀刻速率(在平行于衬底101的底面101b的方向上)与垂直蚀刻速率(在垂直于衬底101的底面101b的方向上)的比率可以调整为接近于1。因此，可以减小ME工艺的各向异性。在一些实施例中，也可以通过减小偏置电压(偏置电压控制参与轰击蚀刻的离子的能量)来减小ME工艺的各向异性。由于ME工艺的各向异性减小，因此鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的侧壁可以具有比期望的更小的斜率。ME工艺之后的鳍303C、305C和307C的形状由图3B中的虚线描绘。在一些实施例中，用于ME工艺的横向蚀刻速率与垂直蚀刻速率的比率可以介于约0.3和约1之间。
在一些实施例中，第二蚀刻工艺(ME工艺)之后可以是第三蚀刻工艺以进一步改变鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的尺寸和形状。第三蚀刻工艺可以进一步蚀刻鳍303A、303B、303C、305A、305B、305C、307A、307B和307C以获得期望的比率W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11。此外，第三蚀刻工艺可以改进鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的侧壁的平坦性，并且可以通过调整角度α1、α2、α3、α4、α5和α6至接近于90度的值来增加鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的侧壁的斜率。通过增加鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的侧壁的斜率，可以改进鳍隔离特性。第三蚀刻工艺也称为过蚀刻(OE)工艺。在一些实施例中，其中，衬底101由硅形成，OE工艺是使用包括N2、NH3、HF、Ar、HBr、O2等或它们的组合的蚀刻工艺气体的RIE工艺。可以在介于约0mTorr和约2000mTorr之间的压力下和介于约30℃和约200℃之间的温度下，介于约100W和约1000W之间的RF功率下以及介于约30V和约500V之间的电压偏置下实施RIE工艺介于约10秒和约200秒之间的蚀刻时间tOE。
在一些实施例中，可以使用蚀刻工艺气体的第二混合物来实施OE工艺，其中，蚀刻工艺气体的第二混合物包括使得衬底101的化学蚀刻速率小于衬底101的轰击蚀刻速率的蚀刻工艺气体。化学蚀刻速率和轰击蚀刻速率的期望的比率可以通过在第二混合物中包括更大量的化学惰性蚀刻工艺气体(诸如，例如N2、Ar等)(与化学活性蚀刻工艺气体(诸如，例如NH3、HF、HBr、O2、CHxFy等)相比)来实现。通过在第二混合物中包括更大量的化学惰性蚀刻工艺气体(与化学活性蚀刻工艺气体相比)，横向蚀刻速率(在平行于衬底101的底面101b的方向上)与垂直蚀刻速率(在垂直于衬底101的底面101b的方向上)的比率可以减小。因此，可以增大OE工艺的各向异性。在一些实施例中，也可以通过增加偏置电压(偏置电压控制参与轰击蚀刻的离子的能量)来增大OE工艺的各向异性。因此，在一些实施例中，ME工艺比OE工艺具有更少各向异性(或更多各向同性)。由于与ME工艺相比，OE工艺的各向异性更大，因此，鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的上部可能不会被显著蚀刻，并且鳍303A、303B、303C、305A、305B、305C、307A、307B和307C的上部的宽度可能不会被OE工艺显著影响。因此，比率W6/W3、W6/W9可能不会被OE工艺显著影响。在一些实施例中，用于OE工艺的横向蚀刻速率与垂直蚀刻速率的比率可以介于约0.3和约0.8之间。
可以通过调整ME工艺和OE工艺的各个工艺参数来进一步调整比率W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11以及角度α1、α2、α3、α4、α5和α6。例如，可以使用蚀刻工艺气体的不同的混合物、不同的温度、不同的压力、不同的RF功率、不同的偏置电压和/或不同的蚀刻时间来实施ME工艺和OE工艺以获得期望的比率W6/W3、W6/W9、W7/W4、W7/W10、W8/W5和W8/W11并且可以获得角度α1、α2、α3、α4、α5和α6的期望的值。在一些实施例中，可以在介于约30℃和约120℃之间的温度下实施ME工艺，并且可以在介于约100℃和约200℃之间的温度下实施OE工艺。在其它实施例中，ME工艺和OE工艺可以实施不同的蚀刻时间，其中，过蚀刻比率tOE/tME介于约0.1和约0.3之间。
参照图4，在衬底101以及鳍303A、303B、303C、305A、305B、305C、307A、307B和307C上方形成第三掩模层401。第三掩模层401可以包括诸如光刻胶材料的可光图案化材料，并且可以使用旋涂方法等形成。可选地，第三掩模层401可以包括非可光图案化材料。在又其它实施例中，第三掩模层401可以包括由可光图案化材料和非可光图案化材料的层形成的多层掩模。图案化第三掩模层401以在第三掩模层401中形成开口403。在一些实施例中，其中，第三掩模层401包括光刻胶材料，辐照(曝光)和显影光刻胶材料以去除光刻胶材料的部分并且形成开口403。开口403暴露了开口301B的底部的部分。在一些实施例中，开口403的宽度小于开口301B的宽度。在一些实施例中，从上往下看，开口403可以具有纵向方向彼此平行的延长部分。此外，开口403的纵向方向可以平行于开口201A和201B(见图2)以及开口301A和301B(见图3A和图3B)的纵向方向。
参照图5，图案化衬底101以在衬底101中形成开口501。开口501对应于第三掩模层401中相应的开口403(见图4)。从上往下看，开口501可以具有与开口403类似的图案。在一些实施例中，开口501的宽度可以约等于开口403的宽度。开口501的深度D2可以介于约20nm和约200nm之间。开口501的底部可以低于开口301A的底部。图案化工艺进一步形成用于鳍303A、305A和307A的基体503A、鳍303B、305B和307B的基体503B以及鳍303C、305C和307C的基体503C。基体503A、503B和503C的每个均插入在相应的邻近的开口501之间。在示出的实施例中，鳍303A、305A和307A的组与对应的基体503A、鳍303B、305B和307B的组与对应的基体503B以及鳍303C、305C和307C的组与对应的基体503C具有冠状。因此，这种结构也可以称为冠状鳍结构。在示出的实施例中，每个冠状结构均包括三个鳍。可选地，根据最终的FinFET的设计的驱动电流，每个冠状结构均可以包括少于或多于三个鳍。
在一些实施例中，可以通过使用第三掩模层401(见图4)作为蚀刻掩模的合适的蚀刻工艺图案化衬底101。合适的蚀刻工艺可以包括各向异性干蚀刻工艺等。在一些实施例中，其中，衬底101由硅形成，通过使用包括N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4等或它们的组合的蚀刻工艺气体的RIE工艺来图案化衬底101。可以在介于约3mTorr和约50mTorr之间的压力下，介于约30℃和约80℃之间的温度下，介于约100W和约1500W之间的RF功率下以及介于约50V和约1000V之间的偏置电压下实施RIE工艺介于约50秒和约500秒之间的蚀刻时间。在图案化工艺期间，可以部分地消耗第三掩模层401。之后，去除剩余的第三掩模层401。在一些实施例中，其中，第三掩模层401由光刻胶材料形成，可以使用例如灰化工艺和随后的湿清洗工艺去除剩余的第三掩模层401。
进一步参照图5，不是所有的鳍303A、303B、303C、305A、305B、305C、307A、307B和307C都是有源鳍并且用于形成FinFET。在一些实施例中，鳍303A、305A、307A、303C、305C和307C是有源鳍，而鳍303B、305B和307B是伪鳍，并且不用于形成有源FinFET。因此，鳍303B、305B和307B和相应的基体503B也可以分别称为伪鳍303B、305B和307B和伪基体503B。如以下更详细的描述，去除伪鳍303B、305B和307B和伪基体503B。在示出的实施例中，示出了两个有源鳍结构(诸如有源鳍303A、305A和307A与对应的有源基体503A以及有源鳍303C、305C和307C与对应的有源基体503C)和一个伪鳍结构(诸如伪鳍303B、305B和307B与对应的伪基体503B)。在其它实施例中，可以在衬底101上形成多个有源鳍结构和多个伪鳍结构，从而使得每个伪鳍结构进插入在相应的邻近的有源鳍结构之间。在示出的实施例中，有源鳍结构和伪鳍结构是初始衬底101的部分。在其它实施例中，可以通过例如在衬底101上外延生长合适的半导体材料而在衬底上形成有源鳍结构和伪鳍结构。
参照图6，在衬底101和鳍303A、303B、303C、305A、305B、305C、307A、307B和307C上方形成第四掩模层601。在一些实施例中，可以使用与以上参照图4讨论的第三掩模层401类似的材料和方法形成第四掩模层601，并且为了简洁起见，此处不再重复描述。图案化第四掩模层601以在第四掩模层601中形成开口603。在一些实施例中，可以使用与以上参照图4讨论的第三掩模层401类似的方法图案化第四掩模层601，并且为了简洁起见，此处不再重复描述。开口603暴露了伪鳍303B、305B和307B以及对应的伪基体503B。在一些实施例中，开口603的宽度可以约等于或大于伪基体503B的宽度。
参照图7，去除伪鳍303B、305B和307B(见图6)和对应的伪基体503B(见图6)以形成开口701，该开口701将有源鳍303A、305A和307A以及对应的有源基体503A与有源鳍303C、305C和307C以及对应的有源基体503C分隔开。在一些实施例中，可以通过使用第四掩模层601(见图6)作为蚀刻掩模的合适的蚀刻工艺去除伪鳍303B、305B和307B以及对应的伪基体503B。合适的蚀刻工艺可以包括各向异性湿蚀刻工艺、各向异性干蚀刻工艺、它们的组合等。在一些实施例中，其中，衬底101由硅形成，通过使用包括N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4等或它们的组合的蚀刻工艺气体的RIE工艺来去除伪鳍303B、305B和307B以及对应的伪基体503B。可以在介于约3mTorr和约10mTorr之间的压力下，介于约20℃和约60℃之间的温度下，介于约100W和约1000W之间的RF功率下以及介于约20V和约500V之间的偏置电压下实施RIE工艺介于约10秒和约100秒之间的蚀刻时间。在蚀刻工艺期间，将伪鳍303B、305B和307B上方的掩模堆叠件107的未去除部分203暴露于蚀刻剂以暴露下面的伪鳍303B、305B和307B。之后，蚀刻暴露的伪鳍303B、305B和307B并且暴露伪基体503B。之后，蚀刻伪基体503B直至完全地去除伪基体503B。
在一些实施例中，根据蚀刻工艺配方，开口701的底部可以具有不同的结构和形状。在一些实施例中，底面701B可以是平面。在其它实施例中，可以在开口701的底部处形成两个、三个或多个凹痕和突出部，从而使得底面701B’是非平面。在这种实施例中，突出部可以直接产生在去除的伪鳍303B、305B和307B(见图6)下面并且与去除的伪鳍303B、305B和307B(见图6)垂直对准，其中，突出部的数量等于伪鳍的数量。可选地，凹痕直接产生在去除的伪鳍303B、305B和307B下面并且与去除的伪鳍303B、305B和307B垂直对准，其中，凹痕的数量等于伪鳍的数量。在又其它实施例中，凹痕的数量和/或突出部的数量可以与伪鳍的数量不同。
进一步参照图7，在去除伪鳍303B、305B和307B以及伪基体503B的蚀刻工艺期间，可以部分地消耗第四掩模层601(见图6)。之后，去除剩余的第四掩模层601。在一些实施例中，其中，第四掩模层601由光刻胶材料形成，可以使用例如灰化工艺和随后的湿清洗工艺去除剩余的第四掩模层601。
参照图8，在衬底101上方形成介电材料801以填充开口301A和701。在一些实施例中，介电材料801包括衬垫803和位于衬垫803上方的介电材料805。衬垫803可以形成为共形层，该共形层的水平部分和垂直部分具有彼此接近的厚度。衬垫803的厚度可以介于约
Figure BDA0001367210330000141
和约
Figure BDA0001367210330000142
之间。
在一些实施例中，通过在含氧环境中氧化衬底101、有源鳍303A、305A、307A、303C、305C和307C以及有源基体503A和503C的暴露的表面形成衬垫803，例如，通过硅的局部氧化(LOCOS)，其中，氧气(O2)可以包括在相应的工艺气体中。在其它实施例中，可以使用例如用于氧化衬底101、有源鳍303A、305A、307A、303C、305C和307C以及有源基体503A和503C的暴露的表面的水蒸气或氢气(H2)和氧气(O2)的组合气体的原位蒸汽生成(ISSG)来形成衬垫803。可以在升高的温度下实施ISSG氧化。在又其它实施例中，可以使用诸如ALD、CVD、次大气压化学汽相沉积(SACVD)等或它们的组合的沉积技术来形成衬垫803。
之后，形成介电材料805以填充开口301A和701的剩余部分。介电材料805可以过填充开口301A和701，从而使得介电材料805的部分在图案化的掩模堆叠件107的顶面之上延伸。在一些实施例中，介电材料805可以包括氧化硅、碳化硅、氮化硅等或它们的组合，并且可以使用可流动化学汽相沉积(FCVD)、旋涂、CVD、ALD、高密度等离子体化学汽相沉积(HDPCVD)、LPCVD等或它们的组合形成。在一些实施例中，其中，FCVD用于形成介电材料805，使用含硅和氮的前体(例如，三甲硅烷基胺(TSA)或二甲硅烷基胺(DSA))，并且因此产生的介电材料805是可流动的(胶状的)。在其它实施例中，使用氨烷基硅烷基前体形成可流动介电材料805。在介电材料805的沉积期间，打开等离子体以激活用于形成可流动氧化物的气态前体。在沉积介电材料805之后，实施退火/固化步骤，将可流动介电材料805转变成固体介电材料。在一些实施例中，由于诸如材料的不同类型和/或不同密度的不同材料性质，因此衬垫803和介电材料805之间的界面可以是可区分的。在其它实施例中，衬垫803和介电材料805之间的界面可以是不可区分的。
参照图9，去除在图案化的掩模堆叠件107的顶面上方延伸的介电材料801(见图8)的部分。介电材料801的剩余部分形成隔离区域，该隔离区域也可以称为浅沟槽隔离(STI)区域901。在一些实施例中，实施化学机械抛光(CMP)以去除在图案化的掩模堆叠件107的顶面上方延伸的介电材料801的部分。在这种实施例中，掩模堆叠件107可以用作CMP停止层，并且因此掩模堆叠件107的顶面与STI区域901的顶面基本共面。在其它实施例中，可以使用研磨、蚀刻等或它们的组合去除在图案化的掩模堆叠件107的顶面上方延伸的介电材料801的部分。
参照图10A，去除图案化的掩模堆叠件107。在一些实施例中，其中，第一掩模层103包括氧化硅并且第二掩模层105包括氮化硅，可以在使用热磷酸(H3PO4)作为蚀刻剂的湿工艺中去除第二掩模层105，并且可以在使用缓冲氢氟酸(BHF)作为蚀刻剂的湿工艺中去除第一掩模层103。随后，使STI区域901凹进以暴露有源鳍303A、305A、307A、303C、305C和307C的侧壁。可以使用各向同性或各向异性蚀刻工艺(可以是干蚀刻工艺或湿蚀刻工艺)使STI区域901凹进。在一些实施例中，使用干蚀刻方法使STI区域901凹进，其中，使用包括NH3和NF3的工艺气体。在其它实施例中，使用湿蚀刻方法使STI区域901凹进，其中，蚀刻溶液为稀HF溶液，其可以具有低于约1％的HF浓度。在一些实施例中，其中，第一掩模层103和STI区域901都由氧化硅形成，相同的蚀刻工艺可以去除第一掩模层103并且使STI区域901凹进。随后，例如，可以使用湿清洗工艺清洗有源鳍303A、305A、307A、303C、305C和307C。
在使STI区域901凹进之后，有源鳍303A、305A、307A、303C、305C和307C突出在STI区域901的顶面上方。在一些实施例中，完全地去除直接位于有源基体503A和503C上方的STI区域901的部分，并且剩余的STI区域901的顶面与有源基体503A和503C的顶面基本齐平或略低于有源基体503A和503C的顶面。在其它实施例中，部分地去除直接位于有源基体503A和503C上方的STI区域901的部分，并且剩余的STI区域901的顶面高于有源基体503A和503C的顶面。
图10B示出了示出有源鳍303C、305C和307C的组的半导体器件100的部分1001(如图10A所示)的放大视图。以上参照图10A描述的各个蚀刻和清洗工艺均可以进一步影响有源鳍303C、305C和307C的形状和尺寸。在一些实施例中，可以减小有源鳍303C、305C和307C的高度。由于有源鳍305C比有源鳍303C和307C薄，有源鳍305C的高度比有源鳍303C和307C减少更大量。因此，有源鳍305C的高度H2小于有源鳍303C的高度H1和/或有源鳍307C的高度H3。在示出的实施例中，有源鳍303C的高度H1约等于有源鳍307C的高度H3。在可选实施例中，有源鳍303C的高度H1可以与有源鳍307C的高度H3不同。在一些实施例中，高度H1可以介于约2nm和约5000nm之间。在一些实施例中，高度H2可以介于约2nm和约5000nm之间。在一些实施例中，高度H3可以介于约2nm和约5000nm之间。在一些实施例中，高度H1和高度H2之间的差可以介于约
Figure BDA0001367210330000171
和约
Figure BDA0001367210330000172
之间。在一些实施例中，高度H3和高度H2之间的差可以介于约
Figure BDA0001367210330000173
Figure BDA0001367210330000174
和约
Figure BDA0001367210330000175
之间。
在一些实施例中，有源鳍303C和307C顶面轮廓也受到以上参照图10A描述的各个蚀刻和清洗工艺的影响。在示出的实施例中，有源鳍303C的顶面具有第一小平面1003和第二小平面1005，从而使得第一小平面1003与平行于衬底101的底面101b的表面形成角度α7，并且第二小平面1005与平行于衬底101的底面101b的表面形成角度α8。在示出的实施例中，角度α7小于角度α8。在一些实施例中，角度α7可以介于约1°和约10°之间。在一些实施例中，角度α8可以介于约1°和约10°之间。类似地，有源鳍307C的顶面具有第一小平面1007和第二小平面1009，从而使得第一小平面1007与平行于衬底101的底面101b的表面形成角度α9，并且第二小平面1009与平行于衬底101的底面101b的表面形成角度α10。在示出的实施例中，角度α9大于角度α10。在一些实施例中，角度α9可以介于约1°和约10°之间。在一些实施例中，角度α10可以介于约1°和约10°之间。此外，有源鳍303A的尺寸和形状可以与有源鳍303C的尺寸和形状近似相同，有源鳍305A的尺寸和形状可以与有源鳍305C的尺寸和形状近似相同，并且有源鳍307A的尺寸和形状可以与有源鳍307C的尺寸和形状近似相同。
图10C示出了根据可选实施例的示出有源鳍303C、305C和307C的组的半导体器件100的部分1001(如图10A所示)的放大视图。图10C的结构与图10B的结构类似，其中，相同的元件由相同的参考标号标记，并且为了简洁起见，此处不再重复描述。在示出的实施例中，有源鳍305C的高度H2约等于有源鳍303C的高度H1和有源鳍307C的高度H3。
参照图11，在有源鳍303A、305A、307A、303C、305C和307C以及STI区域901上方形成伪栅极电介质1101，并且在伪栅极电介质1101上方形成伪栅电极1103。伪栅极电介质1101可以包括氧化硅等，并且可以使用氧化、CVD、LPCVD等或它们的组合形成。伪栅电极1103可以包括多晶硅等并且可以使用CVD、LPCVD等或它们的组合形成。
参照图12A、图12B和图12C，图案化伪栅极电介质1101和伪栅电极1103以分别在有源鳍303A、305A和307A上方形成伪栅极堆叠件1201A并且在有源鳍303C、305C和307C上方形成伪栅极堆叠件1201C。图12B示出了从含图12A中的线B-B的垂直平面获得的截面图，并且图12C示出了从含图12B中的线C-C的垂直平面获得的截面图。由于伪栅极堆叠件1201A和1201C未在图12C的示出的平面中，因此图12C中未示出伪栅极堆叠件1201A和1201C。在一些实施例中，可以使用合适的光刻和蚀刻工艺图案化伪栅电极1103和伪栅极电介质1101。如图12A、图12B和图12C示出的，在有源鳍303A、305A和307A的中间部分的侧壁和顶面上形成伪栅极堆叠件1201A，从而使得有源鳍303A、305A和307A的端部暴露。类似地，在有源鳍303C、305C和307C的中间部分的侧壁和顶面上形成伪栅极堆叠件1201C，从而使得有源鳍303C、305C和307C的端部暴露。
进一步参照图12A、图12B和图12C，在伪栅极堆叠件1201A和1201C的侧壁上形成栅极间隔件1203。栅极间隔件1203可以包括氧化物(诸如氧化硅、氧化铝、氧化钛等)、氮化物(诸如氮化硅、氮化钛等)、氮氧化物(诸如氮氧化硅等)、碳氧化物(诸如碳氧化硅等)、碳氮化物(诸如碳氮化硅等)等或它们的组合。在一些实施例中，可以使用CVD、PECVD、ALD等或它们的组合在伪栅极堆叠件1201A和1201C的顶面和侧壁上形成栅极间隔件层。随后，使用例如各向异性干蚀刻工艺图案化栅极间隔件层以从伪栅极堆叠件1201A和1201C的顶面去除间隔件层的水平部分。在伪栅极堆叠件1201A和1201C的侧壁上剩余的栅极间隔件层的部分形成栅极间隔件1203。
参照图13A、图13B和图13C，去除有源鳍303A、305A、307A、303C、305C和307C的暴露的端部。图13B示出了从含图13A中的线B-B的垂直平面获得的截面图，并且图13C示出了从含图13B中的线C-C的垂直平面获得的截面图。由于伪栅极堆叠件1201A和1201C以及有源鳍303A、305A、307A、303C、305C和307C的未去除部分不在图13C的截面中，因此，它们在图13C中用虚线示出。在一些实施例中，通过分别使用伪栅极堆叠件1201A和1201C作为蚀刻掩模的合适的蚀刻工艺去除有源鳍303A、305A和307A的暴露的端部以及有源鳍303C、305C和307C的暴露的端部。在蚀刻工艺之后，分别直接位于伪栅极堆叠件1201A下面的有源鳍303A、305A和307A的部分以及直接位于伪栅极堆叠件1201C下面的有源鳍303C、305C和307C的部分保留未去除。有源鳍303A、305A、307A、303C、305C和307C的未去除部分形成产生的FinFET的沟道区域。在一些实施例中，可以通过使用任何可接受的蚀刻工艺(诸如RIE、中性束蚀刻(NBE)、四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等或它们的组合)的蚀刻来去除有源鳍303A、305A、307A、303C、305C和307C的暴露的端部。在示出的实施例中，在分别去除有源鳍303A、305A和307A和有源鳍303C、305C和307C的暴露的端部之后形成的凹槽1301A和1301C具有与邻近的STI区域901的顶面基本齐平的底面。在其它实施例中，凹槽1301A和1301C的底面可以位于邻近的STI区域901的顶面之下。
参照图14A、图14B和图14C，分别在凹槽1301A和1301C(见图13A、图13B和图13C)中形成源极/漏极区域1401A和1401C。图14B示出了从含图14A中的线B-B的垂直平面获得的截面图，并且图14C示出了从含图14B中的线C-C的垂直平面获得的截面图。通过在凹槽1301A和1301C中外延生长材料分别在凹槽1301A和1301C中形成源极/漏极区域1401A和1401C，诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择外延生长(SEG)等或它们的组合。如图14C所示，源极/漏极区域1401A是用于有源鳍303A、305A和307A的共同连续的源极/漏极区域，并且源极/漏极区域1401C是用于有源鳍303C、305C和307C的共同连续的源极/漏极区域。根据一些实施例，源极/漏极区域1401A和1401C可以具有面朝上的小平面和面朝下的小平面或可以具有其它形状。
在一些实施例中，其中，产生的FinFET是n型FinFET，源极/漏极区域1401A和1401C包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。在一些实施例中，其中，产生的FinFET是p型FinFET，源极/漏极区域1401A和1401C包括SiGe和诸如硼或铟的p型杂质。在一些实施例中，产生的FinFET是n型FinFET和p型FinFET，源极/漏极区域1401A可以包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等，并且源极/漏极区域1401C可以包括SiGe和诸如硼或铟的p型杂质。在一些实施例中，源极/漏极区域1401A和1401C可以注入由合适的掺杂剂，随后退火。注入工艺可以包括形成和图案化诸如光刻胶的掩模以覆盖FinFET的被保护使其免受注入工艺的区域。在其它实施例中，在外延生长工艺期间，可以原位掺杂源极/漏极区域1401A和1401C。
参照图15A、图15B和图15C，实施多个工艺步骤以完成FinFET 1501A和1501C的形成。图15B示出了从含图15A中的线B-B的垂直平面获得的截面图，并且图15C示出了从含图15B中的线C-C的垂直平面获得的截面图。在一些实施例中，分别用置换栅极堆叠件1507A和1507C替换伪栅极堆叠件1201A和1201C(见图14A、图14B和图14C)。在一些实施例中，置换栅极堆叠件1507A和1507C的形成可以包括在伪栅极堆叠件1201A和1201C上方沉积第一层间电介质(ILD)1503，通过例如CMP工艺平坦化第一ILD 1503直至暴露伪栅极堆叠件1201A和1201C的顶面，并且通过例如合适的蚀刻工艺去除伪栅极堆叠件1201A和1201C以在第一ILD1503中形成凹槽。随后，在相应的凹槽中形成栅极电介质1509A和1509C，并且在栅极电介质1509A和1509C上方分别形成栅电极1511A和1511C。在一些实施例中，可以通过例如CMP工艺去除过填充第一ILD 1503中的凹槽的过量的材料。在这种实施例中，第一ILD 1503的顶面与置换栅极堆叠件1507A和1507C的顶面基本共面。
第一ILD 1503可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等或它们的组合的介电材料形成并且可以通过诸如CVD、PECVD、FCVD等或它们的组合的任何合适的方法沉积。在一些实施例中，栅极电介质1509A和1509C可以包括诸如例如氧化硅、氮化硅、它们的多层等的介电材料并且可以根据可接受的技术沉积或热生长。在其它实施例中，栅极电介质1509A和1509C可以包括诸如例如Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐等、它们的多层以及它们的组合的高k介电材料，并且可以通过例如分子束沉积(MBD)、ALD、PECVD等或它们的组合形成。在一些实施例中，栅极电介质1509A和栅极电介质1509C包括相同的介电材料。在其它实施例中，栅极电介质1509A和栅极电介质1509C包括不同的介电材料。栅电极1511A和1511C可以包括诸如金、银、铝、铜、钨、钼、镍、钛或它们的合金的金属材料并且可以使用物理汽相沉积(PVD)、ALD、镀等或它们的组合形成。在一些实施例中，栅电极1511A和栅电极1511C包括相同的导电材料。在其它实施例中，栅电极1511A和栅电极1511C包不同的导电材料。
进一步参照图15A、图15B和图15C，在第一ILD 1503以及置换栅极堆叠件1507A和1507C上方形成第二ILD 1505。可以使用与第一ILD 1503类似的材料和方法形成第二ILD1505并且为了简洁起见，此处不再重复描述。在一些实施例中，第一ILD 1503和第二ILD1505可以包括相同的介电材料，从而使得第一ILD 1503和第二ILD 1505之间的界面可以是不可区分的。在其它实施例中，第一ILD 1503和第二ILD 1505可以包括不同的介电材料。
在一些实施例中，在第一ILD 1503和第二ILD 1505中形成栅极接触件1513A和1513C以及源极/漏极接触件1517A和1517C。栅极接触件1513A和1513C分别物理和电连接至置换栅极堆叠件1507A和1507C。源极/漏极接触件1517A和1517C分别物理和电连接至源极/漏极区域1401A和1401C。在一些实施例中，用于栅极接触件1513A和1513C以及源极/漏极接触件1517A和1517C的开口形成为穿过第一ILD 1503和第二ILD 1505。可以使用合适的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未示出)和导电材料。该衬垫可以包括钛、氮化钛、钽、氮化钽等或它们的组合。导电材料可以是铜、铜合金、银、金、钨、铝、镍等或它们的组合。可以实施诸如CMP的平坦化工艺以从第二ILD 1505的顶面去除过量的材料。剩余的衬垫和导电材料在相应的开口中形成栅极接触件1513A和1513C以及源极/漏极接触件1517A和1517C。可以实施退火工艺以在源极/漏极区域1401A和1401C与源极/漏极接触件1517A和1517C之间的界面处分别形成硅化物1515A和1515C。虽然未明确示出，但是本领域中普通技术人员将容易理解，可以对图15A、图15B和图15C中的结构实施进一步的处理步骤。例如，可以在第二ILD 1505上方形成各个金属间电介质(IMD)和它们对应的金属。在实施例中，有源鳍303A、305A和307A的组以及有源鳍303C、305C和307C的组具有诸如图3B中示出的结构。在另一实施例中，有源鳍303A、305A和307A的组以及有源鳍303C、305C和307C的组具有诸如图10B中示出的结构。在又另一实施例中，有源鳍303A、305A和307A的组以及有源鳍303C、305C和307C的组具有诸如图10C中示出的结构。
图16A、图16B和图16C示出了根据一些实施例的半导体器件1600的截面图。图16B示出了从含图16A中的线B-B的垂直平面获得的截面图，并且图16C示出了从含图16B中的线C-C的垂直平面获得的截面图。半导体器件1600与半导体器件100(见图15A、图15B和图15C)类似，其中，相同的元件用相同的数字标号标记。在一些实施例中，可以使用与以上参照图1至图15C描述的半导体器件100类似的材料和方法形成半导体器件1600，并且为了简洁起见，此处不再重复描述。在示出的实施例中，源极/漏极区域1401A和1401C是分别用于每个有源鳍303A、305A和307A以及用于每个有源鳍303C、305C和307C的单独的源极/漏极区域。因此，源极/漏极区域1401A和1401C没有分别形成用于有源鳍303A、305A和307A的组以及用于有源鳍303C、305C和307C的组的共同的源极/漏极区域。
图17是根据一些实施例的示出形成半导体器件的方法1700的流程图。方法1700从步骤1701开始，其中，在衬底(诸如图2中示出的衬底101)上方形成图案化的掩模堆叠件(诸如图2中示出的掩模堆叠件107)，如以上参照图1和图2描述的。在步骤1703中，实施穿透(BT)蚀刻工艺以图案化形成在衬底的顶面上的原生氧化物层(诸如图1中示出的原生氧化物层109)，如以上参照图3A和图3B描述的。在一些实施例中，可以省略步骤1703。在步骤1705中，对衬底实施主蚀刻(ME)工艺以形成多个鳍(诸如图3A和图3B中示出的鳍303A、303B、303C、305A、305B、305C、307A、307B和307C)，如以上参照图3A和图3B描述的。在步骤1707中，实施过蚀刻(OE)工艺以蚀刻多个鳍并且调整多个鳍的各个尺寸，如以上参照图3A和图3B描述的。在步骤1709中，实施蚀刻工艺以去除多个鳍的伪鳍(诸如图6中示出的伪鳍303B、305B和307B)，如以上参照图6和图7描述的。在步骤1711中，形成隔离区域(诸如图9中示出的STI区域901)，如以上参照图8和图9描述的。在步骤1713中，使隔离区域凹进以暴露多个鳍的有源鳍(诸如图10A、图10B和图10C中示出的鳍303A、303C、305A、305C、307A和307C)，如以上参照图10A、图10B和图10C描述的。在步骤1715中，在暴露的有源鳍上方形成伪栅极堆叠件(诸如图12A、图12B和图12C中示出的伪栅极堆叠件1201A和1201C)，如以上参照图11、图12A、图12B和图12C描述的。在步骤1717中，使有源鳍凹进，如以上参照图13A、图13B和图13C描述的。在步骤1719中，外延形成源极/漏极区域(诸如图14A、图14B和图14C中示出的源极/漏极区域1401A和1401C)，如以上参照图14A、图14B和图14C描述的。在步骤1721中，形成置换栅极堆叠件(诸如图15A、图15B和图15C中示出的置换栅极堆叠件1507A和1507C)，如以上参照图15A、图15B和图15C描述的。
本发明的实施例具有一些有利特征。此处描述的各个实施例允许用于鳍环弯曲窗口扩大、源极/漏极外延的均匀性控制、大的源极/漏极接触接合窗口、较低的接触电阻、更好的晶圆允收测试(WAT)和可靠性能、更好的电路探针(CP)良率性能以及更好的环形振荡器(RO)性能。此外，也可以减小泄漏电流和随机掺杂剂波动(RDF)的影响。
根据实施例，方法包括在衬底上方形成图案化的掩模堆叠件，保护衬底的图案化的掩模堆叠件的部件具有均匀的宽度。去除由图案化的掩模堆叠件暴露的衬底的未保护部分以在衬底中形成多个凹槽，插入在邻近的凹槽之间的衬底的未去除部分形成多个鳍。去除多个鳍的部分，多个鳍的第一鳍的宽度小于多个鳍的第二鳍的宽度。
在上述方法中，还包括减小所述第一鳍的高度和所述第二鳍的高度，其中，所述第一鳍的高度比所述第二鳍的高度减少更大量。
在上述方法中，其中，去除所述衬底的所述未保护部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，并且其中，去除所述多个鳍的所述部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺，所述第二蚀刻工艺与所述第一蚀刻工艺不同。
在上述方法中，其中，去除所述衬底的所述未保护部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，并且其中，去除所述多个鳍的所述部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺，所述第二蚀刻工艺与所述第一蚀刻工艺不同，实施所述第一蚀刻工艺持续第一时间间隔，其中，实施所述第二蚀刻工艺持续第二时间间隔，并且其中，所述第一时间间隔与所述第二时间间隔不同。
在上述方法中，其中，去除所述衬底的所述未保护部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，并且其中，去除所述多个鳍的所述部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺，所述第二蚀刻工艺与所述第一蚀刻工艺不同，所述第一蚀刻工艺比所述第二蚀刻工艺各向异性更小。
在上述方法中，其中，去除所述衬底的所述未保护部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，并且其中，去除所述多个鳍的所述部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺，所述第二蚀刻工艺与所述第一蚀刻工艺不同，使用不同的蚀刻剂实施所述第一蚀刻工艺和所述第二蚀刻工艺。
在上述方法中，还包括：在去除所述衬底的所述未保护部分之前，使用所述图案化的掩模堆叠件作为蚀刻掩模的同时，蚀刻所述衬底的顶面上的原生氧化物层。
根据另一实施例，方法包括在衬底上方形成图案化的掩模堆叠件，保护衬底的图案化的掩模堆叠件的部件具有均匀的宽度。使用图案化的掩模堆叠件作为蚀刻掩模对衬底实施第一蚀刻工艺，第一蚀刻工艺在衬底中形成多个沟槽，插入在邻近的沟槽之间的衬底的部分形成多个鳍。使用图案化的掩模堆叠件作为蚀刻掩模对多个鳍实施第二蚀刻工艺以重塑多个鳍，第二蚀刻工艺与第一蚀刻工艺不同，在第二蚀刻工艺之后，多个鳍的第一鳍的宽度小于多个鳍的第二鳍的宽度。
在上述方法中，还包括减小所述第一鳍的高度和所述第二鳍的高度，其中，所述第一鳍的高度比所述第二鳍的高度减少更大量。
在上述方法中，还包括减小所述第一鳍的高度和所述第二鳍的高度，其中，所述第一鳍的高度比所述第二鳍的高度减少更大量，其中，减小所述第一鳍的高度和所述第二鳍的高度包括去除所述图案化的掩模堆叠件。
在上述方法中，其中，所述第二蚀刻工艺增大了所述多个鳍的侧壁的斜率。
在上述方法中，其中，所述第二鳍的所述第一侧壁的斜率与所述第二鳍的第二侧壁的斜率不同。
在上述方法中，其中，在不同的温度下使用不同的蚀刻剂实施所述第一蚀刻工艺和所述第二蚀刻工艺。
在上述方法中，其中，所述第一蚀刻工艺比所述第二蚀刻工艺各向同性更大。
根据本发明又另一实施例，结构包括衬底以及远离衬底的顶面延伸的第一鳍，其中，第一鳍具有第一高度，并且其中，第一鳍的顶部具有第一宽度。该结构还包括远离衬底的顶面延伸的第二鳍，第二鳍邻近第一鳍，其中，第二鳍具有第二高度，并且其中，第二鳍的顶部具有第二宽度，以及远离衬底的顶面延伸的第三鳍，第三鳍设置在第一鳍和第二鳍之间，其中，第三鳍具有第三高度，其中，第三鳍的顶部具有第三宽度，并且其中，第三宽度小于第一宽度和第二宽度。
在上述结构中，其中，所述第一高度等于所述第二高度。
在上述结构中，其中，所述第三高度小于所述第一高度和所述第二高度。
在上述结构中，其中，所述第一鳍具有第一侧壁和第二侧壁，其中，所述第一侧壁与所述第二侧壁相对，并且其中，所述第一侧壁的第一斜率与所述第二侧壁的第二斜率不同。
在上述结构中，其中，所述第三鳍具有第一侧壁和第二侧壁，其中，所述第一侧壁与所述第二侧壁相对，并且其中，所述第一侧壁的第一斜率与所述第二侧壁的第二斜率相同。
在上述结构中，其中，所述第一鳍的顶面具有小平面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (15)

1.一种形成半导体器件的方法，包括：
在衬底上方形成图案化的掩模堆叠件，保护所述衬底的所述图案化的掩模堆叠件的部件具有均匀的宽度；
去除由所述图案化的掩模堆叠件暴露的所述衬底的未保护部分以在所述衬底中形成多个凹槽，插入在邻近的所述凹槽之间的所述衬底的未去除部分形成多个鳍，其中，去除所述衬底的所述未保护部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，其中，在所述第一蚀刻工艺之后，相同组的内部的鳍的顶部宽度小于所述相同组的外围的鳍的顶部宽度，其中，所述多个鳍形成多个组，所述多个组的每个包括至少三个鳍；以及
去除所述多个鳍的部分，所述多个鳍的第一鳍的宽度小于所述多个鳍的第二鳍的宽度，其中，去除所述多个鳍的所述部分包括使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺，并且其中，所述第一蚀刻工艺的各向异性小于所述第二蚀刻工艺，其中，所述第二蚀刻工艺的蚀刻工艺气体的第二混合物包括使得所述衬底的化学蚀刻速率小于所述衬底的轰击蚀刻速率的蚀刻工艺气体，使得所述多个鳍的顶部宽度在所述第二蚀刻工艺前后保持不变。
2.根据权利要求1所述的方法，还包括减小所述第一鳍的高度和所述第二鳍的高度，其中，所述第一鳍的高度比所述第二鳍的高度减少更大量。
3.根据权利要求1所述的方法，其中，实施所述第一蚀刻工艺持续第一时间间隔，其中，实施所述第二蚀刻工艺持续第二时间间隔，并且其中，所述第一时间间隔与所述第二时间间隔不同。
4.根据权利要求1所述的方法，其中，使用不同的蚀刻剂实施所述第一蚀刻工艺和所述第二蚀刻工艺。
5.根据权利要求1所述的方法，还包括：
在去除所述衬底的所述未保护部分之前，使用所述图案化的掩模堆叠件作为蚀刻掩模的同时，蚀刻所述衬底的顶面上的原生氧化物层。
6.一种形成半导体器件的方法，包括：
在衬底上方形成图案化的掩模堆叠件，保护所述衬底的所述图案化的掩模堆叠件的部件具有均匀的宽度；
使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述衬底实施第一蚀刻工艺，所述第一蚀刻工艺在所述衬底中形成多个沟槽，插入在邻近的沟槽之间的所述衬底的部分形成多个鳍，其中，在所述第一蚀刻工艺之后，相同组的内部的鳍的顶部宽度小于所述相同组的外围的鳍的顶部宽度，其中，所述多个鳍形成多个组，所述多个组的每个包括至少三个鳍；以及
使用所述图案化的掩模堆叠件作为蚀刻掩模，对所述多个鳍实施第二蚀刻工艺以重塑所述多个鳍，所述第二蚀刻工艺与所述第一蚀刻工艺不同，所述第一蚀刻工艺的各向同性大于所述第二蚀刻工艺，在所述第二蚀刻工艺之后，所述多个鳍的第一鳍的宽度小于所述多个鳍的第二鳍的宽度，其中，所述第二蚀刻工艺的蚀刻工艺气体的第二混合物包括使得所述衬底的化学蚀刻速率小于所述衬底的轰击蚀刻速率的蚀刻工艺气体，使得所述多个鳍的顶部宽度在所述第二蚀刻工艺前后保持不变。
7.根据权利要求6所述的方法，还包括减小所述第一鳍的高度和所述第二鳍的高度，其中，所述第一鳍的高度比所述第二鳍的高度减少更大量。
8.根据权利要求7所述的方法，其中，减小所述第一鳍的高度和所述第二鳍的高度包括去除所述图案化的掩模堆叠件。
9.根据权利要求6所述的方法，其中，所述第二蚀刻工艺增大了所述多个鳍的侧壁的斜率。
10.根据权利要求6所述的方法，其中，所述第二鳍的第一侧壁的斜率与所述第二鳍的第二侧壁的斜率不同。
11.根据权利要求6所述的方法，其中，在不同的温度下使用不同的蚀刻剂实施所述第一蚀刻工艺和所述第二蚀刻工艺。
12.一种半导体器件结构，包括：
衬底；
冠状鳍结构，设置在所述衬底上，所述冠状鳍结构包括：
基体；
第一鳍，设置在所述基体上并且远离所述衬底的顶面延伸，其中，所述第一鳍具有第一高度，并且其中，所述第一鳍的顶部具有第一宽度，其中，所述第一鳍具有第一侧壁和第二侧壁，其中，所述第一侧壁与所述第二侧壁相对，并且其中，所述第一侧壁的第一斜率与所述第二侧壁的第二斜率不同；
第二鳍，设置在所述基体上并且远离所述衬底的所述顶面延伸，所述第二鳍邻近所述第一鳍，其中，所述第二鳍具有第二高度，并且其中，所述第二鳍的顶部具有第二宽度；以及
第三鳍，设置在所述基体上并且远离所述衬底的所述顶面延伸，所述第三鳍插入在所述第一鳍和所述第二鳍之间，其中，所述第三鳍具有第三高度，其中，所述第三鳍的顶部具有第三宽度，并且其中，所述第三宽度小于所述第一宽度和所述第二宽度，其中，所述第三高度小于所述第一高度和所述第二高度。
13.根据权利要求12所述的半导体器件结构，其中，所述第一高度等于所述第二高度。
14.根据权利要求12所述的半导体器件结构，还包括，设置在所述冠状鳍结构上方的栅极堆叠件。
15.根据权利要求12所述的半导体器件结构，其中，所述第一鳍的顶面具有小平面。
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