CN117878136A - 半导体器件 - Google Patents
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Abstract
一种半导体器件包括：衬底，所述衬底包括上表面和与所述上表面相反的下表面；有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；场绝缘膜，所述场绝缘膜设置在所述衬底的上表面上并且覆盖所述有源图案的侧壁；电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；沟槽，所述沟槽形成在所述衬底中并且暴露所述电源轨的一部分；以及金属图案，所述金属图案填充所述沟槽的至少一部分并且连接到所述电源轨；其中，所述沟槽的底表面与所述衬底的下表面基本上共面，其中，所述沟槽的侧壁具有凸出形状，并且其中，所述场绝缘膜的至少一部分设置在所述沟槽中。
Description
技术领域
本发明构思涉及一种半导体器件。
背景技术
用于增加半导体器件的集成密度的缩放方案(scaling scheme)一般性地提出了多栅极晶体管，在多栅极晶体管中，在衬底上形成鳍或纳米线形状的多沟道有源图案(或硅体)，并且在该多沟道有源图案上形成栅极。
因为此类多栅极晶体管使用三维沟道，所以晶体管可以容易地缩放。此外，可以在不增加多栅极晶体管的栅极长度的情况下增加多栅极晶体管的电流控制能力。此外，多栅极晶体管可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(short channeleffect，SCE)。
随着半导体器件的节距尺寸减小，目前正在进行研究减小接触之间的电容并且确保半导体器件中的电稳定性。
发明内容
根据本发明构思的实施例，一种半导体器件包括：衬底，所述衬底包括上表面和与所述上表面相反的下表面；有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；场绝缘膜，所述场绝缘膜设置在所述衬底的上表面上并且覆盖所述有源图案的侧壁；电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；沟槽，所述沟槽形成在所述衬底中并且暴露所述电源轨的一部分；以及金属图案，所述金属图案填充所述沟槽的至少一部分并且连接到所述电源轨；其中，所述沟槽的底表面与所述衬底的下表面基本上共面，其中，所述沟槽的侧壁具有凸出形状，并且其中，所述场绝缘膜的至少一部分设置在所述沟槽中。
根据本发明构思的实施例，一种半导体器件包括：衬底，所述衬底包括上表面和与所述上表面相反的下表面；有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；栅电极，所述栅电极覆盖所述有源图案的至少一部分并且在与所述第一方向相交的第二方向上延伸；电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；金属图案，所述金属图案设置在所述衬底中并且连接到所述电源轨；以及电源轨通路，所述电源轨通路设置在所述金属图案上并且设置在所述栅电极的一侧，其中，所述电源轨通路经由所述金属图案连接到所述电源轨，其中，所述金属图案的底表面平行于所述衬底的下表面延伸并且与所述衬底的下表面基本上共面，并且其中，所述金属图案具有部分，其中，随着所述金属图案的所述部分在从所述衬底的下表面到所述衬底的上表面的方向上延伸，所述金属图案的所述部分在所述第二方向上的宽度和所述金属图案的所述部分在所述第一方向上的宽度中的每一者逐渐增大。
根据本发明构思的实施例，一种半导体器件包括：衬底，所述衬底包括上表面和与所述上表面相反的下表面；有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；栅电极，所述栅电极覆盖所述有源图案的至少一部分并且在与所述第一方向交叉的第二方向上延伸；场绝缘膜，所述场绝缘膜设置在所述衬底的上表面上并且覆盖所述有源图案的侧壁；电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；沟槽，所述沟槽形成在所述衬底中并且暴露所述电源轨的一部分，其中，所述沟槽具有凸形侧壁；金属图案，所述金属图案填充所述沟槽的至少一部分并且连接到所述电源轨；源极/漏极图案，所述源极/漏极图案设置在所述有源图案上并且在所述栅电极的一侧；源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极图案上；以及电源轨通路，所述电源轨通路设置在所述金属图案上并且设置在所述栅电极的一侧，其中，所述电源轨通路经由所述金属图案连接到所述电源轨，其中，所述沟槽的底表面与所述衬底的下表面基本上共面，其中，所述场绝缘膜的至少一部分设置在所述沟槽中，并且其中，随着所述沟槽在从所述衬底的下表面到所述衬底的上表面的方向上延伸，所述沟槽在所述第一方向上的宽度和所述沟槽在所述第二方向上的宽度中的每一者逐渐增大，然后减小。
附图说明
通过参考附图详细描述本发明构思的实施例，本发明构思的上述特征和附加特征将变得更加容易理解，在附图中：
图1是用于图示根据本发明构思的实施例的半导体器件的说明性布局图。
图2是沿着图1中的线A-A’截取的说明性截面图。
图3是沿着图1中的线B-B’截取的说明性截面图。
图4是沿着图1中的线C-C’截取的说明性截面图。
图5、图6、图7、图8、图9、图10、图11、图12和图13是用于图示根据本发明构思的一些实施例的半导体器件的示图。
图14、图15、图16和图17是用于图示根据本发明构思的一些实施例的半导体器件的示图。
图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28和图29是与用于图示根据本发明构思的实施例的半导体器件的制造方法的中间步骤相对应的中间结构的示图。
具体实施方式
将理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
为了便于说明，在本文中可以使用诸如“在……下面”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语来描述如图中所示的一个元件或特征与(一个或更多个)其他元件或特征的关系。将理解的是，空间相对术语旨在覆盖除了在附图中描绘的方位之外的器件在使用或操作中的不同方位。例如，当附图中的器件被翻转时，被描述为“在”其他元件或特征“下方”或“下面”的元件将被定向为“在”其他元件或特征“上方”。因此，在示例中，术语“下方”和“下面”可以涵盖上方、下方和下面的取向。器件可以以其他方式定向，例如旋转90度或处于其他取向，并且应当相应地解释在本文中使用的空间相对描述语。
在根据本发明构思的一些实施例的半导体器件的示图中，说明性地示出了包括鳍型图案形沟道区的鳍型晶体管(FinFET)、包括纳米线或纳米片的晶体管、MBCFETTM(多桥沟道场效应晶体管)或垂直晶体管(垂直FET)。然而，本发明构思不限于此。在另一示例中，根据本发明构思的一些实施例的半导体器件可以包括隧穿晶体管(隧穿FET)或三维(3D)晶体管。在又一示例中，根据本发明构思的一些实施例的半导体器件可以包括平面晶体管。此外，本发明构思可以应用于2D(二维)材料晶体管(基于2D材料的FET)及其异质结构。
此外，根据本发明构思的一些实施例的半导体器件可以包括双极结型晶体管和横向双扩散晶体管(LDMOS)等。
在下文中，将参考附图描述根据本发明构思的实施例。
首先，参考图1至图4，描述了根据一些实施例的半导体器件。
图1是用于图示根据一些实施例的半导体器件的说明性布局图。图2是沿着图1中的线A-A’截取的说明性截面图。图3是沿着图1中的线B-B’截取的说明性截面图。图4是沿着图1中的线C-C’截取的说明性截面图。为了便于说明，图1中未示出通路插塞195。
参考图1至图4，根据本发明构思的实施例的半导体器件可以包括衬底100、至少一个第一有源图案AP1、至少一个第二有源图案AP2、多个栅电极120、第一源极/漏极接触170、第二源极/漏极接触270、栅极接触、电源轨PR、电源轨通路PRVA、以及金属图案MP。
首先，可以提供衬底100。衬底100可以包括场区和多个有源区。多个有源区中的每个有源区可以是设置有第一有源图案AP1或第二有源图案AP2的区域。场区可以形成为与多个有源区中的每个有源区相邻。可以在场区与多个有源区中的每个有源区之间界定边界。
多个有源区彼此间隔开。多个有源区可以经由场区彼此隔离。换句话说，元件隔离膜可以设置在彼此间隔开的多个有源区周围。在这点上，设置在多个有源区中的相邻有源区之间的元件隔离膜的一部分可以是场区。例如，形成有晶体管(该晶体管可以是半导体器件的示例)的沟道区的区域可以是有源区。限定形成在有源区中的晶体管的沟道区的区域可以是场区。此外，有源区可以是形成有用作晶体管的沟道区的鳍形图案或纳米片的区域，并且场区可以是其中不形成用作沟道区的鳍形图案或纳米片的区域。
衬底100可以包括在第三方向Z上彼此相反的上表面100US和下表面100BS。衬底100可以是例如硅衬底或绝缘体上硅(SOI)衬底。此外，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓、或锑化镓。然而，本发明构思不限于此。
第一有源图案AP1和第二有源图案AP2中的每一者可以设置在衬底100的上表面100US上。第一有源图案AP1和第二有源图案AP2中的每一者可以以细长方式沿着第一方向X延伸，同时设置在衬底100上。第一有源图案AP1和第二有源图案AP2可以在第二方向Y上彼此间隔开。
第一有源图案AP1和第二有源图案AP2中的每一者可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。在这点上，第一方向X可以与第二方向Y和第三方向Z相交。此外，第二方向Y可以与第三方向Z相交。第三方向Z可以是衬底100的厚度方向。
第一有源图案AP1和第二有源图案AP2中的每一者可以是多沟道有源图案。在根据本发明构思的一些实施例的半导体器件中，第一有源图案AP1和第二有源图案AP2中的每一者可以是例如鳍形图案。第一有源图案AP1和第二有源图案AP2中的每一者可以用作晶体管的沟道区。图示了第一有源图案AP1的数目和第二有源图案AP2的数目均为三个。然而，这只是为了便于说明，并且本发明构思不限于此。第一有源图案AP1的数目和第二有源图案AP2的数目可以均为至少一个。
第一有源图案AP1和第二有源图案AP2中的每一者可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。第一有源图案AP1和第二有源图案AP2中的每一者可以包括例如诸如硅或锗之类的元素半导体材料。此外，第一有源图案AP1和第二有源图案AP2中的每一者可以包括化合物半导体。例如，第一有源图案AP1和第二有源图案AP2中的每一者可以包括IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以包括例如：包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种的二元化合物；包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的三种的三元化合物；或通过向碳(C)、硅(Si)、锗(Ge)和锡(Sn)中掺杂IV族元素获得的化合物。
III-V族化合物半导体可以包括例如：通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的二元化合物；通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的两种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的三元化合物；或通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的三种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的四元化合物。
在本发明构思的一些实施例中，第一有源图案AP1和第二有源图案AP2可以包括彼此相同的材料。例如，第一有源图案AP1和第二有源图案AP2中的每一者可以是包括硅的鳍形图案。此外，例如，第一有源图案AP1和第二有源图案AP2中的每一者可以是包括硅锗的鳍形图案。在另一示例中，第一有源图案AP1和第二有源图案AP2可以包括彼此不同的材料。例如，第一有源图案AP1和第二有源图案AP2中的一者可以是包括硅的鳍形图案，而它们中的另一者可以是包括硅锗的鳍形图案。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以形成在衬底100的上表面100US上。场绝缘膜105可以设置在将在稍后描述的金属图案MP上。场绝缘膜105可以覆盖金属图案MP的上表面MP_US。场绝缘膜105的至少一部分可以填充形成在衬底100中的沟槽TR的一部分。然而，本发明构思不限于此。
在本发明构思的一些实施例中，场绝缘膜105的限定金属图案MP的底表面可以具有凸出形状。例如，场绝缘膜105的限定金属图案MP的底表面可以朝向衬底100的下表面100BS凸出。场绝缘膜105的限定金属图案MP的底表面可以朝向电源轨PR凸出。从衬底100的下表面100BS到场绝缘膜105的限定金属图案MP的底表面的高度可以小于衬底100的其他部分的厚度。例如，从衬底100的下表面100BS到场绝缘膜105的凸出部分的底表面的高度可以小于衬底100的其他部分的厚度。然而，本发明构思不限于此。
场绝缘膜105可以覆盖第一有源图案AP1的侧壁。例如，场绝缘膜105可以覆盖第二有源图案AP2的侧壁。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜、或其组合。场绝缘膜105被示为单个膜。然而，本发明构思不限于此。例如，场绝缘膜105可以包括沿着鳍沟槽的侧壁和底表面延伸的场衬垫、以及位于场衬垫上的场填充膜。
多个栅电极120可以设置在衬底100上。例如，多个栅电极120可以设置在场绝缘膜105上。多个栅电极120中的每个栅电极可以在第二方向Y上延伸。多个栅电极120可以在第一方向X上彼此间隔开。
多个栅电极120可以设置在第一有源图案AP1和第二有源图案AP2上。多个栅电极120可以覆盖第一有源图案AP1和第二有源图案AP2。多个栅电极120中的每个栅电极可以与第一有源图案AP1和第二有源图案AP2相交。多个栅电极120中的每个栅电极可以包括在第二方向Y上延伸的长边和在第一方向X上延伸的短边。
在图3和图4中，多个栅电极120中的每个栅电极的上表面可以是朝向第一有源图案AP1的上表面凹陷的凹入曲面。然而，本发明构思不限于此。例如，多个栅电极120中的每个栅电极的上表面可以是平坦平面。
多个栅电极120中的每个栅电极可以包括例如以下项中的至少一种：氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)、或其组合。本发明构思不限于此。
多个栅电极120中的每个栅电极可以包括例如导电金属氧化物和导电金属氮氧化物等。在这点上，导电金属氧化物和导电金属氮氧化物可以包括上述材料的氧化产物。本发明构思不限于此。
多个栅电极120中的每个栅电极可以设置在将稍后描述的源极/漏极图案150的两个相反侧中的每一侧。
在一个示例中，设置在源极/漏极图案150的两个相反侧中的每一侧的每个栅电极120可以用作充当晶体管的栅极的正常栅电极。在另一示例中，设置在源极/漏极图案150的一侧的栅电极120可以用作晶体管的栅极，而设置在源极/漏极图案150的另一侧的栅电极120可以用作虚设栅电极。
多个栅极间隔物140中的每个栅极间隔物可以设置在多个栅电极120中的相应栅电极的侧壁上。例如，多个栅极间隔物140中的每个栅极间隔物不接触多个栅电极120中的每个栅电极。栅极绝缘膜130可以设置在栅极间隔物140与栅电极120的侧壁之间。多个栅极间隔物140中的每个栅极间隔物可以在第二方向Y上延伸。多个栅极间隔物140中的每个栅极间隔物可以包括例如以下项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硅硼(SiBN)、氮硼氧化硅(SiOBN)、碳氧化硅(SiOC)、或其组合。
栅极绝缘膜130可以沿着多个栅电极120中的每个栅电极的侧壁和底表面延伸。栅极绝缘膜130可以形成在第一有源图案AP1、第二有源图案AP2和场绝缘膜105上。栅极绝缘膜130可以形成在多个栅电极120中的每个栅电极与多个栅极间隔物140中的相应栅极间隔物之间。
栅极绝缘膜130可以包括例如氧化硅、氮氧化硅、氮化硅、或介电常数高于氧化硅的高介电常数(高k)材料。高介电常数(高k)材料可以包括例如以下项中的至少一种：氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和/或铌酸铅锌。
栅极绝缘膜130被图示为体现为单个膜。然而，这只是为了便于说明，并且本发明构思不限于此。栅极绝缘膜130可以体现为多个膜的堆叠。栅极绝缘膜130可以包括设置在第一有源图案AP1与栅电极120之间并且在第二有源图案AP2与多个栅电极120之间的界面膜、以及高介电常数绝缘膜。
根据本发明构思的一些实施例的半导体器件可以包括使用负电容器的NC(负电容)FET。例如，栅极绝缘膜130可以包括具有铁电特性的铁电材料膜和具有顺电特性的顺电材料膜。
铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，当两个或更多个电容器可以彼此串联连接并且每个电容器的电容具有正值时，总电容小于每个个体电容器的电容。此外，当彼此串联连接的两个或更多个电容器的电容中的至少一者具有负值时，总电容可以具有正值并且大于每个个体电容的绝对值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联连接时，彼此串联连接的铁电材料膜和顺电材料膜的总电容值可以增大。使用总电容值的增大，包括铁电材料膜的晶体管在室温下可以具有低于约60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电特性。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。就此而言，在一个示例中，氧化铪锆可以是指通过用锆(Zr)掺杂氧化铪而获得的材料。在另一示例中，氧化铪锆可以是指铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可以包括所掺杂的掺杂剂。例如，掺杂剂可以包括以下项中的至少一种：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和/或锡(Sn)。包括在铁电材料膜中的掺杂剂的类型可以根据包括在铁电材料膜中的铁电材料的类型而变化。
当铁电材料膜包括氧化铪时，包括在铁电材料膜中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和/或钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包括约3at％至约8at％(原子％)的铝。就此而言，掺杂剂的含量可以是基于铪和铝之和的铝含量。
当掺杂剂是硅(Si)时，铁电材料膜可以包括约2at％至约10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包括约2at％至约10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可以包括约1at％至约7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包括约50at％至约80at％的锆。
顺电材料膜可以具有顺电特性。顺电材料膜可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料膜中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种。然而，本发明构思不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电特性，但是顺电材料膜可以不具有铁电特性。例如，当铁电材料膜和顺电材料膜中的每一者包括氧化铪时，包括在铁电材料膜中的氧化铪的晶体结构不同于包括在顺电材料膜中的氧化铪的晶体结构。
铁电材料膜的厚度大小可以被调整，以表现出铁电特性。尽管铁电材料膜的厚度可以例如在约0.5nm至约10nm的范围内，但是本发明构思不限于此。因为表现出铁电特性的临界厚度可以基于铁电材料的类型而变化，所以铁电材料膜的厚度可以根据铁电材料的类型而变化。
在一个示例中，栅极绝缘膜130可以包括一个铁电材料膜。在另一示例中，栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。栅极绝缘膜130可以具有多层结构，在该多层结构中，多个铁电材料膜和多个顺电材料膜交替地堆叠在彼此之上。
多个栅极覆盖膜145中的每个栅极覆盖膜可以设置在多个栅电极120中的相应栅电极的上表面和多个栅极间隔物140中的相应栅极间隔物的上表面上。多个栅极覆盖膜145中的每个栅极覆盖膜可以包括例如以下项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅((SiCN)、碳氮氧化硅(SiOCN)或其组合。
源极/漏极图案150可以设置在衬底100上。源极/漏极图案150可以形成在第一有源图案AP1上。源极/漏极图案150连接到第一有源图案AP1。源极/漏极图案150的底表面接触第一有源图案AP1。
源极/漏极图案150可以设置在多个栅电极120中的每个栅电极的侧面处。源极/漏极图案150可以设置在多个栅电极120中的相邻栅电极之间。
例如，源极/漏极图案150可以设置在多个栅电极120中的每个栅电极的两个相反侧的每一侧。例如，源极/漏极图案150可以设置在多个栅电极120中的每个栅电极的一侧，并且可以不设置在多个栅电极120中的每个栅电极的另一侧。
源极/漏极图案150可以包括外延图案。源极/漏极图案150可以包括半导体材料。源极/漏极图案150可以被包括在使用第一有源图案AP1作为沟道区的晶体管的源极/漏极中。
源极/漏极图案150可以连接到用作沟道的第一有源图案AP1的沟道区。图中图示了源极/漏极图案150是分别形成在三个第一有源图案AP1上的三个外延图案的合并结构。然而，这只是为了便于说明，并且本发明构思不限于此。例如，分别形成在第一有源图案AP1上的外延图案可以彼此隔离。
在一个示例中，可以在合并的源极/漏极图案150与场绝缘膜105之间的空间中设置气隙。在另一示例中，绝缘材料可以填充合并的源极/漏极图案150与场绝缘膜105之间的空间。
蚀刻停止膜160可以沿着场绝缘膜105的上表面、多个栅极间隔物140中的每个栅极间隔物的侧壁、以及源极/漏极图案150的轮廓延伸。蚀刻停止膜160可以设置在源极/漏极图案150的上表面、源极/漏极图案150的侧壁和多个栅极间隔物140中的每个栅极间隔物的侧壁上。在本发明构思的一些实施例中，蚀刻停止膜160可以不设置在栅极覆盖膜145的侧壁上。例如，栅极覆盖膜145可以设置在蚀刻停止膜160的上表面上。此外，蚀刻停止膜160的侧壁可以连接到栅极覆盖膜145的外侧壁。例如，蚀刻停止膜160的侧壁可以基本上与栅极覆盖膜145的外侧壁共面。在本发明构思的实施例中，蚀刻停止膜160可以设置在栅极覆盖膜145的侧壁上。
1.蚀刻停止膜160可以包括相对于将稍后描述的第一层间绝缘膜190的材料具有蚀刻选择性的材料。蚀刻停止膜160可以包括基于氮化物的绝缘材料。例如，蚀刻停止膜160可以包括以下项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、氮化硅硼(SiBN)、氮硼氧化硅(SiOBN)或其组合。
第一层间绝缘膜190设置在蚀刻停止膜160上。第一层间绝缘膜190可以形成在场绝缘膜105上。第一层间绝缘膜190可以设置在源极/漏极图案150上。第一层间绝缘膜190可以不覆盖栅极覆盖膜145的上表面。例如，第一层间绝缘膜190的上表面可以与栅极覆盖膜145的上表面基本上共面。
第一层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅或低介电常数(低k)材料中的至少一种。低介电常数(低k)材料可以包括，例如，氟化原硅酸四乙酯(FTEOS)、氢硅倍半氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲基酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲基硅烷基酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、磷酸三甲基甲硅烷基酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(东燃硅氮烷)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(例如聚环氧丙烷)、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅、或它们的组合。然而，本发明构思不限于此。
第一源极/漏极接触170可以设置在设置于第一有源图案AP1上的源极/漏极图案150上。第二源极/漏极接触270可以设置在设置于第二有源图案AP2上的源极/漏极图案150上。由于关于第一源极/漏极接触170的描述可以与关于第二源极/漏极接触270的描述相同，所以下面仅描述第一源极/漏极接触170。
栅极接触180可以设置在多个栅电极120中的一些栅电极上并且连接到这些栅电极。例如，栅极接触180可以设置在与多个栅电极120中的一些栅电极中的每个栅电极交叠的位置处。
第一源极/漏极接触170可以延伸穿过蚀刻停止膜160以便连接到源极/漏极图案150。第一源极/漏极接触170可以设置在源极/漏极图案150上。
第一源极/漏极接触170可以设置在第一层间绝缘膜190中。第一源极/漏极接触170可以至少部分地被第一层间绝缘膜190围绕。
接触硅化物层155可以设置在第一源极/漏极接触170与源极/漏极图案150之间。尽管接触硅化物层155被图示为沿着源极/漏极图案150与第一源极/漏极接触170之间的界面的轮廓形成，但是本发明构思不限于此。接触硅化物层155可以包括例如金属硅化物材料。
第一层间绝缘膜190不覆盖第一源极/漏极接触170的上表面170US。在一个示例中，第一源极/漏极接触170的上表面170US可以不向上突出超过栅极覆盖膜145的上表面。第一源极/漏极接触170的上表面170US可以基本上与栅极覆盖膜145的上表面共面。在另一示例中，第一源极/漏极接触170的上表面170US可以向上突出超过栅极覆盖膜145的上表面。
此外，第一源极/漏极接触170的上表面170US可以与栅极接触180的上表面基本上共面。第一源极/漏极接触170的上表面170US可以与电源轨通路PRVA的上表面PRVA_US基本上共面。
在本发明构思的一些实施例中，第一源极/漏极接触170可以包括源极/漏极阻挡膜170a和设置在源极/漏极阻挡膜170a上的源极/漏极填充膜170b。
第一源极/漏极接触170的底表面被图示为具有平坦表面。然而，本发明构思不限于此。在另一示例中，第一源极/漏极接触170的底表面可以具有波状形状或不平坦表面。
源极/漏极阻挡膜170a可以包括例如以下项中的至少一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)、和/或二维(2D)材料。在根据本发明构思的一些实施例的半导体器件中，2D材料可以是金属材料和/或半导体材料。二维材料(2D材料)可以包括二维同素异形体或二维化合物。例如，二维材料(2D材料)可以包括石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)、和/或二硫化钨(WS2)中的至少一种。然而，本发明构思不限于此。例如，上述2D材料仅作为示例列出。可以包括在本发明构思的半导体器件中的2D材料不限于上述材料。
源极/漏极填充膜170b可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和/或钼(Mo)中的至少一种。
第一源极/漏极接触170被图示为包括多个导电膜。然而，本发明构思不限于此。例如，第一源极/漏极接触170可以体现为单个膜。
栅极接触180可以设置在栅电极120上。栅极接触180可以延伸穿过栅极覆盖膜145以便连接到栅电极120。
在一个示例中，栅极接触180的上表面可以与栅极覆盖膜145的上表面基本上共面。在另一示例中，栅极接触180的上表面可以向上突出超过栅极覆盖膜145的上表面。
栅极接触180可以包括栅极阻挡膜180a和设置在栅极阻挡膜180a上的栅极填充膜180b。关于包括在栅极阻挡膜180a和栅极填充膜180b中的每一者中的材料的描述可以与关于包括在源极/漏极阻挡膜170a和源极/漏极填充膜170b中的每一者中的材料的描述相同。
栅极接触180被图示为包括多个导电膜。然而，本发明构思不限于此。在另一示例中，栅极接触180可以体现为单个膜。
根据本发明构思的一些实施例的半导体器件还可以包括下绝缘膜101。
下绝缘膜101可以设置在衬底100的下表面100BS上。例如，下绝缘膜101可以接触衬底100的下表面100BS。在本发明构思的实施例中，下绝缘膜101可以接触金属图案MP的底表面MP_BS。然而，本发明构思不限于此。
下绝缘膜101可以包括例如以下项中的至少一种：氧化硅、氮化硅、氮氧化硅或低介电常数材料。低介电常数(低k)材料可以包括，例如，氟化原硅酸四乙酯(FTEOS)、氢硅倍半氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲基酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲基硅烷基酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、磷酸三甲基甲硅烷基酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(东燃硅氮烷)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(例如聚环氧丙烷)、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅、或它们的组合。然而，本发明构思不限于此。
电源轨PR可以设置在第一有源图案AP1与第二有源图案AP2之间。电源轨PR可以设置在下绝缘膜101中。下绝缘膜101可以至少部分地围绕电源轨PR。电源轨PR可以在第一方向X上以细长的方式延伸。然而，本发明构思不限于此。
电源轨PR设置在衬底100的下表面100BS上。电源轨PR设置在下绝缘膜101中。电源轨PR可以接触金属图案MP的底表面MP_BS。电源轨PR可以电连接到金属图案MP。
在本发明构思的一些实施例中，电源轨PR可以连接到源极/漏极图案150。例如，电源轨PR可以经由金属图案MP、电源轨通路PRVA、通路插塞195和第一源极/漏极接触170连接到源极/漏极图案150。电压可以经由电源轨PR施加到源极/漏极图案150。
在本发明构思的一些实施例中，电源轨PR可以包括电源轨阻挡膜PR_a和设置在电源轨阻挡膜PR_a上的电源轨填充膜PR_b。例如，电源轨阻挡膜PR_a可以与电源轨填充膜PR_b交叠。
关于在电源轨阻挡膜PR_a和电源轨填充膜PR_b中的每一者中包括的材料的描述可以与关于在源极/漏极阻挡膜170a和源极/漏极填充膜170b中的每一者中包括的材料的描述相同。电源轨PR被图示为包括多个导电膜。然而，本发明构思不限于此。在另一示例中，电源轨PR可以被体现为单个膜。
在本发明构思的一些实施例中，可以在衬底100中形成沟槽TR。例如，沟槽TR完全穿透衬底100。例如，沟槽TR的底表面TR_BS可以与衬底100的下表面100BS共面。例如，沟槽TR的上表面可以与衬底100的上表面100US共面。例如，沟槽TR的厚度可以与衬底100的厚度相同。
在图2中，随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR在第二方向Y上的宽度可以逐渐增大然后减小。例如，沟槽TR的侧表面可以具有圆形形状。在图4中，随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR在第一方向X上的宽度可以逐渐增大然后减小。例如，沟槽TR的侧壁TR_SW可以在从沟槽TR向外的方向上具有凸出形状。例如，沟槽TR的侧壁TR_SW可以朝向金属图案MP凹入。
在本发明构思的一些实施例中，随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR的侧壁TR_SW的斜率可以逐渐减小然后增大。就本文中的使用而言，术语“A的斜率”可以是指在A上的点处的切线与沿着第一方向X延伸的参考线之间限定的角度和/或在A上的点处的切线与沿着第二方向Y延伸的参考线之间限定的角度。“A”可以是指元件。换句话说，沟槽TR可以在衬底100的下表面100BS与上表面100US之间的任何位置处具有最大宽度。在沟槽TR的宽度最大的点处，沟槽TR的侧壁TR_SW的斜率可以是约90°。沟槽TR的底表面TR_BS的宽度不是沟槽TR的最大宽度。沟槽TR的上表面的宽度不是沟槽TR的最大宽度。
在本发明构思的一些实施例中，金属图案MP可以设置在沟槽TR中。金属图案MP可以填充沟槽TR的至少一部分。金属图案MP可以不填充整个沟槽TR。然而，本发明构思不限于此。金属图案MP可以设置在衬底100中。金属图案MP可以设置在电源轨PR上。金属图案MP可以设置在电源轨PR与电源轨通路PRVA之间。金属图案MP可以连接到电源轨PR和电源轨通路PRVA。
在本发明构思的一些实施例中，金属图案MP的底表面MP_BS可以与衬底100的下表面100BS基本上共面。金属图案MP的底表面MP_BS可以平行于衬底100的下表面100BS延伸。金属图案MP的底表面MP_BS可以构成沟槽TR的底表面TR_BS。
在图2中，随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP在第二方向Y上的宽度可以逐渐增大然后减小。在图4中，随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP在第一方向X上的宽度可以逐渐增大然后减小。例如，金属图案MP的侧壁MP_SW可以在从沟槽TR向外的方向上具有凸出形状。金属图案MP的侧壁MP_SW可以构成沟槽TR的侧壁TR_SW。
在本发明构思的一些实施例中，随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP的侧壁MP_SW的斜率可以逐渐减小然后增大。换句话说，金属图案MP可以在衬底100的下表面100BS与上表面100US之间的任何位置处具有最大宽度。在金属图案MP的宽度最大的点处，金属图案MP的侧壁MP_SW的斜率可以是约90°。金属图案MP的底表面MP_BS的宽度不是金属图案MP的最大宽度。
在本发明构思的一些实施例中，金属图案MP的上表面MP_US可以朝向衬底100的下表面100BS凸出。金属图案MP的上表面MP_US可以是金属图案MP与场绝缘膜105之间的界面。换句话说，金属图案MP与场绝缘膜105之间的界面可以朝向衬底100的下表面100BS凸出。
如上所述，金属图案MP不填充整个沟槽TR。场绝缘膜105可以设置在金属图案MP填充沟槽的一部分之后沟槽TR的剩余部分中。例如，场绝缘膜105的至少一部分可以设置在沟槽TR中。例如，场绝缘膜105的至少一部分可以在第一方向X和/或第二方向Y上与衬底100交叠。
在本发明构思的一些实施例中，电源轨通路PRVA的至少一部分可以设置在沟槽TR中。电源轨通路PRVA的至少一部分可以在第一方向X和/或第二方向Y上与衬底100交叠。此外，在本发明构思的一些实施例中，金属图案MP的上表面MP_US的以衬底100的下表面100BS为基准的高度可以小于衬底100的上表面100US的以衬底100的下表面100BS为基准的高度。然而，本发明构思不限于此。
金属图案MP可以包括金属图案阻挡膜MP_a和设置在金属图案阻挡膜MP_a上的金属图案填充膜MP_b。关于在金属图案阻挡膜MP_a和金属图案填充膜MP_b中的每一者中包括的材料的描述可以与关于在源极/漏极阻挡膜170a和源极/漏极填充膜170b中的每一者中包括的材料的描述相同。在另一示例中，金属图案MP可以体现为单个膜。
电源轨通路PRVA可以设置在电源轨PR上。电源轨通路PRVA可以设置在金属图案MP上。电源轨通路PRVA可以经由金属图案MP连接到电源轨PR。电源轨通路PRVA可以设置在多个栅电极120中的相邻栅电极之间。此外，电源轨通路PRVA可以设置在第一有源图案AP1与第二有源图案AP2之间。例如，电源轨通路PRVA可以设置在源极/漏极图案150的一侧。电源轨通路PRVA可以设置在第一源极/漏极接触170与第二源极/漏极接触270之间。
电源轨通路PRVA可以延伸穿过第一层间绝缘膜190、蚀刻停止膜160和场绝缘膜105，以便连接到金属图案MP。电源轨通路PRVA的底表面可以接触金属图案MP的上表面MP_US。
在本发明构思的一些实施例中，从衬底100的下表面100BS到电源轨通路PRVA的底表面的高度可以小于衬底100的厚度。以衬底100的下表面100BS为基准，电源轨通路PRVA的底表面可以设置在低于衬底100的上表面100US的垂直高度的垂直高度处。然而，本发明构思不限于此。
第一层间绝缘膜190可以不覆盖电源轨通路PRVA的上表面PRVA_US。例如，电源轨通路PRVA的上表面PRVA_US可以与第一层间绝缘膜190的上表面基本上共面。此外，电源轨通路PRVA的上表面PRVA_US可以与第一源极/漏极接触170的上表面170US基本上共面。此外，电源轨通路PRVA的上表面PRVA_US可以与栅极接触180的上表面和栅极覆盖膜145的上表面中的每一者基本上共面。
在本发明构思的一些实施例中，电源轨通路PRVA可以包括电源轨通路阻挡膜PRVA_a和设置在电源轨通路阻挡膜PRVA_a上的电源轨通路填充膜PRVA_b。关于在电源轨通路阻挡膜PRVA_a和电源轨通路填充膜PRVA_b中的每一者中包括的材料的描述可以与关于在源极/漏极阻挡膜170a和源极/漏极填充膜170b中的每一者中包括的材料的描述相同。
上停止膜191可以设置在第一层间绝缘膜190、栅极覆盖膜145、第一源极/漏极接触170、电源轨通路PRVA和栅极接触180上。第二层间绝缘膜192设置在上停止膜191上。
上停止膜191可以包括相对于第二层间绝缘膜192的材料具有蚀刻选择性的材料。上停止膜191可以包括例如以下项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、氮化硅硼(SiBN)、氮硼氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(A1O)、氮化铝(AlN)、碳氧化铝(A1OC)、或其组合。上停止膜191被示出为单个膜。然而，本发明构思不限于此。可以不形成上停止膜191。第二层间绝缘膜192可以包括例如氧化硅、氮化硅、碳氮化硅、氮氧化硅或低介电常数材料中的至少一种。
通路插塞195可以设置在第二层间绝缘膜192中。通路插塞195可以延伸穿过上停止膜191，以便直接连接到第一源极/漏极接触170和电源轨通路PRVA。
通路插塞195的一部分可以覆盖第一源极/漏极接触170的上表面170US和电源轨通路PRVA的上表面PRVA_US。例如，通路插塞195的一部分可以整体地覆盖第一源极/漏极接触170的上表面170US和电源轨通路PRVA的上表面PRVA_US。例如，第一源极/漏极接触170和电源轨通路PRVA可以连接到一个通路插塞195。
通路插塞195可以包括通路阻挡膜195a和通路填充膜195b。通路阻挡膜195a可以沿着通路填充膜195b的侧壁和底表面延伸。通路阻挡膜195a可以包括例如以下项中的至少一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、镍(Ni)、镍硼(NiB)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)、和/或二维材料(2D材料)。通路填充膜105b可以包括例如以下项中的至少一种：铝(Al)、钨(W)、钴(Co)、钌(Ru)、铜(Cu)、银(Ag)、金(Au)、锰(Mn)和/或钼(Mo)。
在下文中，将参考图5至图17描述根据本发明构思的一些实施例的半导体器件。为了便于描述，下文中将阐述其与上面参考图1至图4阐述的描述的不同之处。因此，可以省略或简要讨论冗余描述。
图5至图13是用于图示根据本发明构思的一些实施例的半导体器件的示图。
首先，参考图5，金属图案MP的上表面MP_US可以是平坦的。金属图案MP的上表面MP_US可以平行于衬底100的上表面100US。金属图案MP的上表面MP_US可以与衬底100的上表面100US基本上共面。
金属图案MP与场绝缘膜105之间的界面可以是平坦的。金属图案MP与场绝缘膜105之间的界面可以与衬底100的上表面100US基本上共面。
金属图案MP可以填充整个沟槽TR。金属图案MP的上表面MP_US可以构成沟槽TR的上表面。场绝缘膜105不设置在沟槽TR中。此外，电源轨通路PRVA可以在第一方向X和/或第二方向Y上不与衬底100交叠。
在本发明构思的一些实施例中，金属图案MP的上表面MP_US的以衬底100的下表面100BS为基准的高度可以等于衬底100的上表面100US的以衬底100的下表面100BS为基准的高度。
参考图6，金属图案MP的上表面MP_US可以朝向电源轨通路PRVA的下表面凸出。金属图案MP的至少一部分可以在第三方向Z上突出超过衬底100的上表面100US。金属图案MP与场绝缘膜105之间的界面可以朝向衬底100的下表面100BS凹入。例如，场绝缘膜105的直接设置在金属图案MP上的表面可以是凹入的。
场绝缘膜105不设置在沟槽TR中。此外，电源轨通路PRVA可以在第一方向X和/或第二方向Y上不与衬底100交叠。参考图7，随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR在第二方向Y上的宽度逐渐减小。随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR在第二方向Y上的宽度不增大。类似地，随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP在第二方向Y上的宽度逐渐减小。随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP在第二方向Y上的宽度不增大。
随着沟槽TR和金属图案MP中的每一者在从衬底100的下表面100BS到衬底100的上表面100US的方向上延伸，沟槽TR在第一方向X上的宽度和金属图案MP在第一方向X上的宽度中的每一者逐渐增大。随着沟槽TR和金属图案MP中的每一者在从衬底100的下表面100BS到衬底100的上表面100US的方向上延伸，沟槽TR在第一方向X上的宽度和金属图案MP在第一方向X上的宽度中的每一者不减小。
例如，沟槽TR的底表面TR_BS的宽度可以是沟槽TR的最大宽度。金属图案MP的底表面MP_BS的宽度可以是金属图案MP的最大宽度。
此外，随着沟槽TR在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，沟槽TR的侧壁TR_SW的斜率逐渐减小。沟槽TR的侧壁TR_SW的斜率在沟槽TR的底表面TR_BS处具有最大值。随着金属图案MP在从衬底100的下表面100BS朝向衬底100的上表面100US的方向上延伸，金属图案MP的侧壁MP_SW的斜率逐渐减小。金属图案MP的侧壁MP_SW的斜率在金属图案MP的底表面MP_BS处具有最大值。
参考图8，电源轨通路PRVA可以不与金属图案MP对准。电源轨通路PRVA与金属图案MP之间未对准可以意味着电源轨通路PRVA的底表面不整体地接触金属图案MP的上表面MP_US。此外，电源轨通路PRVA和金属图案MP彼此不对准可以意味着电源轨通路PRVA和金属图案MP在第三方向Z上彼此部分地不交叠。例如，电源轨通路PRVA的底表面可以具有不平坦表面。
例如，电源轨通路PRVA的至少一部分可以接触衬底100。电源轨通路PRVA的至少一部分设置在衬底100中。电源轨通路PRVA的至少一部分接触金属图案MP的侧壁MP_SW。由于金属图案MP的侧壁MP_SW具有凸出结构，因此可以降低由于电源轨通路PRVA与金属图案MP之间未对准而发生电短路的可能性。因此，可以制造具有增加的可靠性的半导体器件。
参考图9，电源轨通路PRVA可以不与金属图案MP对准。此外，电源轨通路PRVA的至少一部分可以接触电源轨PR。例如，电源轨通路PRVA的底表面可以接触电源轨PR的上表面。电源轨通路PRVA的至少一部分设置在衬底100中。电源轨通路PRVA的至少一部分可以接触金属图案MP的侧壁MP_SW。
参考图10，电源轨PR和金属图案MP可以在单个工艺中形成。例如，电源轨PR与金属图案MP之间的边界可以是不清楚的。在这点上，电源轨阻挡膜PR_a不沿着金属图案MP的底表面MP_BS延伸。电源轨阻挡膜PR_a和金属图案阻挡膜MP_a可以在同一工艺中形成。例如，电源轨阻挡膜PR_a可以直接连接到金属阻挡膜MP_a。电源轨填充膜PR_b和金属图案填充膜MP_b可以在同一工艺中形成。例如，电源轨填充膜PR_b可以直接连接到金属图案填充膜MP_b。
参考图11，在根据本发明构思的实施例的半导体器件中，第一源极/漏极接触170可以包括第一部分170_1和第二部分170_2。
第一源极/漏极接触170的第一部分170_1可以直接连接到第一源极/漏极接触170的第二部分170_2。第一源极/漏极接触170的第二部分170_2是其上设置有通路插塞195的部分。第一源极/漏极接触170可以经由第一源极/漏极接触170的第二部分170_2连接到通路插塞195。第一源极/漏极接触170的第一部分170_1是其上不直接设置有通路插塞195的部分。
例如，第一源极/漏极接触170的第二部分170_2可以定位成连接到通路插塞195。第一源极/漏极接触170的第一部分170_1可以定位成不连接到通路插塞195。
此外，为了避免栅极接触180与第一源极/漏极接触170之间的短路，第一源极/漏极接触170的第一部分170_1可以定位在连接到栅极接触180的栅电极120的两个相反侧中的每一侧，而第一源极/漏极接触170的第二部分170_2可以不定位在连接到栅极接触180的栅电极120的两个相反侧中的每一侧。
第一源极/漏极接触170的第二部分170_2的上表面的垂直高度高于第一源极/漏极接触170的第一部分170_1的上表面的垂直高度。以场绝缘膜105的上表面为基准，第一源极/漏极接触170的第二部分170_2的上表面的高度大于第一源极/漏极接触170的第一部分170_1的上表面的高度。例如，第一源极/漏极接触170的上表面可以是第一源极/漏极接触170的第二部分170_2的上表面。
在图11中，第一源极/漏极接触170被示出为具有“L”形状。然而，本发明构思不限于此。例如，第一源极/漏极接触170可以具有倒T形。在这种情况下，第一源极/漏极接触170的第一部分170_1可以设置在第一源极/漏极接触170的第二部分170_2的两个相反侧中的每一侧。例如，第一源极/漏极接触170的第二部分170_2可以设置在第一源极/漏极接触170的第一部分170_1的中心部分上。
参考图12，在根据本发明构思的实施例的半导体器件中，第一源极/漏极接触170可以包括下源极/漏极接触171和上源极/漏极接触172。
下源极/漏极接触171可以包括下源极/漏极阻挡膜171a和下源极/漏极填充膜171b。上源极/漏极接触172可以包括上源极/漏极阻挡膜172a和上源极/漏极填充膜172b。
第一源极/漏极接触170的上表面170US可以是上源极/漏极接触172的上表面172US。
关于在下源极/漏极阻挡膜171a和上源极/漏极阻挡膜172a中的每一者中包括的材料的描述可以与关于在源极/漏极阻挡膜170a中包括的材料的描述相同。关于在下源极/漏极填充膜171b和上源极/漏极填充膜172b中的每一者中包括的材料的描述可以与关于在源极/漏极填充膜170b中包括的材料的描述相同。例如，上源极/漏极接触172可以形成为单个膜。
参考图13，第一源极/漏极接触170可以在第二方向Y上以细长方式延伸。第一源极/漏极接触170可以在第三方向Z上与金属图案MP交叠。第一源极/漏极接触170可以在第三方向Z上与电源轨通路PRVA交叠。
在本发明构思的一些实施例中，第一源极/漏极接触170的底表面170BS可以接触电源轨通路PRVA的上表面PRVA_US。电源轨通路PRVA的上表面PRVA_US可以与源极/漏极图案150的上表面150US基本上共面。然而，本发明构思不限于此。
图14至图17是用于图示根据本发明构思的一些实施例的半导体器件的示图。
图14是用于图示根据本发明构思的实施例的半导体器件的说明性布局图。图15是沿着图14中的线A-A’截取的说明性截面图。图16和图17中的每一者是沿着图14中的线B-B’截取的截面图。为了便于描述，下面的描述基于其与上面使用图1至图4阐述的那些描述的不同之处。因此，可以省略或简要讨论重复的描述。
参考图14至图17，在根据本发明构思的实施例的半导体器件中，第一有源图案AP1可以包括下图案BP和至少一个片状图案NS。第二有源图案AP2可以包括下图案和至少一个片状图案。
下图案BP可以沿着第一方向X延伸。片状图案NS可以设置在下图案BP上并且与下图案BP间隔开。
片状图案NS可以包括在第三方向Z上彼此堆叠的多个片状图案。片状图案NS被示出为包括三个片状图案。然而，这仅仅是为了便于说明。本发明构思不限于此。片状图案NS当中的最上面的片状图案NS的上表面可以用作第一有源图案AP1的上表面。
片状图案NS可以连接到源极/漏极图案150。片状图案NS可以用作充当晶体管的沟道区的沟道图案。例如，片状图案NS可以体现为纳米片或纳米线。
下图案BP可以包括例如诸如硅或锗之类的元素半导体材料。此外，下图案BP1可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
片状图案NS可以包括例如诸如硅或锗之类的元素半导体材料。此外，片状图案NS可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
源极/漏极图案150可以设置在下图案BP上。源极/漏极图案150可以设置在多个栅电极120中的相邻栅电极之间。源极/漏极图案150可以连接到片状图案NS。
电源轨通路PRVA可以设置在下图案BP的一侧。电源轨通路PRVA设置在源极/漏极图案150的一侧。此外，电源轨通路PRVA可以设置在多个栅电极120中的相邻栅电极之间。
栅极绝缘膜130可以沿着下图案BP的上表面和场绝缘膜105的上表面延伸。栅极绝缘膜130可以围绕片状图案NS。
栅电极120设置在下图案BP上。栅电极120与下图案BP相交。栅电极120可以围绕片状图案NS。
在图16中，栅极间隔物140可以包括外间隔物141和内间隔物142。内间隔物142可以设置在下图案BP与最下面的片状图案NS之间，以及在相邻的片状图案NS之间。
在图17中，栅极间隔物140可以仅包括外间隔物。在下图案BP与最下面的片状图案NS之间以及在相邻的片状图案NS之间不设置内间隔物。
图18至图29是与用于图示根据本发明构思的实施例的半导体器件的制造方法的中间步骤相对应的中间结构的示图。作为参考，图18至图29可以是沿着图1的线A-A’截取的截面图。下面将根据这些截面图来描述制造方法。
参考图18，可以提供预衬底100P。第一有源图案AP1可以形成在预衬底100P上。第二有源图案(图1中的AP2)可以形成在预衬底100P上。图1的第一有源图案AP1和第二有源图案AP2可以通过图案化预衬底100P来形成。预衬底100P可以是硅衬底。然而，本发明构思不限于此。
参考图19，可以在预衬底100P中形成沟槽TR。沟槽TR可以在湿法蚀刻工艺中形成。因此，沟槽TR的轮廓可以是弯曲的。沟槽TR的轮廓可以朝向沟槽TR的中心凹入。然而，本发明构思不限于此。例如，沟槽TR可以具有圆形形状。
参考图20，可以在预衬底100P上形成牺牲膜SCL。牺牲膜SCL可以覆盖第一有源图案AP1和预衬底100P。牺牲膜SCL可以填充沟槽TR。牺牲膜SCL可以包括相对于预衬底100P和第一有源图案AP1中的每一者的材料具有蚀刻选择性的材料。
参考图21，可以通过去除牺牲膜SCL的一部分来暴露预衬底100P。此外，可以去除牺牲膜SCL的一部分以暴露第一有源图案AP1。如上所述，牺牲膜SCL具有相对于预衬底100P和第一有源图案AP1中的每一者的蚀刻选择性，使得在去除牺牲膜SCL时，预衬底100P和第一有源图案AP1可以不被去除。例如，可以选择性地去除牺牲膜SCL。
在本发明构思的一些实施例中，沟槽TR中的牺牲膜SCL的上表面SCL_US可以朝向预衬底100P的下表面凹陷。这可能是因为当牺牲膜SCL被去除时牺牲膜SCL被过蚀刻。
参考图22，可以形成场绝缘膜105。场绝缘膜105可以覆盖衬底100的上表面100US。场绝缘膜105可以覆盖牺牲膜SCL的上表面SCL_US。场绝缘膜105可以覆盖第一有源图案AP1的侧壁。
随后，可以形成源极/漏极图案150。源极/漏极图案150形成在第一有源图案AP1上。源极/漏极图案150可以是外延图案。
然后，可以形成蚀刻停止膜160、第一层间绝缘膜190、第一源极/漏极接触170和电源轨通路PRVA。
首先，可以沿着场绝缘膜105的上表面和源极/漏极图案150的轮廓形成蚀刻停止膜160。随后，可以在蚀刻停止膜160上形成第一层间绝缘膜190。
在源极/漏极图案150上形成延伸穿过第一层间绝缘膜190和蚀刻停止膜160的第一源极/漏极接触170。在第一源极/漏极接触170与源极/漏极图案150之间的边界处，形成接触硅化物层155。
随后，可以在牺牲膜SCL上形成延伸穿过第一层间绝缘膜190、蚀刻停止膜160和场绝缘膜105的电源轨通路PRVA。可以在源极/漏极图案150的一侧形成电源轨通路PRVA。可以在第一源极/漏极接触170的一侧形成电源轨通路PRVA。电源轨通路PRVA可以设置在牺牲膜SCL的上表面SCL_US上。
随后，可以在第一源极/漏极接触170、电源轨通路PRVA和第一层间绝缘膜190上形成上停止膜191、第二层间绝缘膜192和通路插塞195。
参考图23，可以在第二层间绝缘膜192和通路插塞195上形成覆盖衬底500。覆盖衬底500可以体现为玻璃衬底或硅衬底。然后，可以将半导体器件倒置。
参考图24，可以通过蚀刻预衬底100P来形成衬底100。衬底100可以包括彼此相反的上表面100US和下表面100BS。
可以通过蚀刻预衬底100P来暴露牺牲膜SCL。例如，可以经由平坦化工艺(化学机械抛光(CMP))来蚀刻预衬底100P。在执行平坦化工艺时，当牺牲膜SCL被暴露时，可以停止平坦化工艺。因此，衬底100的下表面100BS可以与牺牲膜SCL的底表面SCL_BS基本上共面。衬底100的下表面100BS可以与沟槽TR的底表面TR_BS基本上共面。
参考图25，可以去除牺牲膜SCL。可以通过去除牺牲膜SCL来暴露电源轨通路PRVA和场绝缘膜105。牺牲膜SCL可以具有相对于衬底100的蚀刻选择性。因此，在去除牺牲膜SCL时，衬底100可以不被去除。可以选择性地去除牺牲膜SCL。
参考图26，可以在沟槽TR中形成金属图案MP。首先，可以沿着沟槽TR的侧壁TR_SW形成金属图案阻挡膜MP_a。可以在金属图案阻挡膜MP_a上形成金属图案填充膜MP_b。由于沟槽TR的侧壁TR_SW具有凸出形状，所以金属图案MP的侧壁MP_SW可以具有凸出形状。金属图案MP和电源轨通路PRVA可以彼此电连接。
参考图27，可以在衬底100的下表面100BS上形成下绝缘膜101。下绝缘膜101可以覆盖衬底100的下表面100BS和金属图案MP。
参考图28，通过蚀刻下绝缘膜101的一部分可以形成凹部RC。凹部RC形成在金属图案MP上。凹部RC可以使金属图案MP的底表面MP_BS暴露。
参考图29，可以形成填充凹部RC的电源轨PR。电源轨PR可以接触金属图案MP。电源轨PR可以连接到金属图案MP。电源轨PR可以连接到电源轨通路PRVA。电源轨PR可以经由金属图案MP电连接到电源轨通路PRVA。随后，可以去除覆盖衬底500，并且可以将半导体器件倒置。
虽然已经参考本发明的示例性实施例描述了本发明构思，但是本领域的普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。
Claims (20)
1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括上表面和与所述上表面相反的下表面；
有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；
场绝缘膜，所述场绝缘膜设置在所述衬底的上表面上并且覆盖所述有源图案的侧壁；
电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；
沟槽，所述沟槽形成在所述衬底中并且暴露所述电源轨的一部分；以及
金属图案，所述金属图案填充所述沟槽的至少一部分并且连接到所述电源轨；
其中，所述沟槽的底表面与所述衬底的下表面基本上共面，
其中，所述沟槽的侧壁具有凸出形状，并且
其中，所述场绝缘膜的至少一部分设置在所述沟槽中。
2.根据权利要求1所述的半导体器件，其中，随着所述沟槽在从所述衬底的下表面朝向所述衬底的上表面的方向上延伸，所述沟槽在第二方向上的宽度逐渐增大，然后减小。
其中，所述第二方向与所述第一方向相交。
3.根据权利要求1所述的半导体器件，其中，随着所述沟槽在从所述衬底的下表面朝向所述衬底的上表面的方向上延伸，所述沟槽在所述第一方向上的宽度逐渐增大，然后减小。
4.根据权利要求1所述的半导体器件，其中，所述场绝缘膜与所述金属图案之间的界面朝向所述电源轨凸出。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括：
电源轨通路，所述电源轨通路设置在所述金属图案上并且经由所述金属图案连接到所述电源轨。
6.根据权利要求5所述的半导体器件，其中，所述电源轨通路的至少一部分在与所述第一方向相交的第二方向上与所述衬底交叠。
7.根据权利要求5所述的半导体器件，所述半导体器件还包括：
源极/漏极图案，所述源极/漏极图案设置在所述有源图案上；以及
源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极图案上，
其中，所述源极/漏极接触的底表面接触所述电源轨通路的上表面。
8.根据权利要求7所述的半导体器件，其中，所述源极/漏极图案的上表面与所述电源轨通路的上表面基本上共面。
9.根据权利要求1所述的半导体器件，其中，随着所述沟槽的侧壁在从所述衬底的下表面朝向所述衬底的上表面的方向上延伸，所述沟槽的侧壁的斜率逐渐减小，然后增大。
10.根据权利要求1所述的半导体器件，其中，所述有源图案包括下图案和与所述下图案间隔开的多个片状图案。
11.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括上表面和与所述上表面相反的下表面；
有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；
栅电极，所述栅电极覆盖所述有源图案的至少一部分并且在与所述第一方向相交的第二方向上延伸；
电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；
金属图案，所述金属图案设置在所述衬底中并且连接到所述电源轨；以及
电源轨通路，所述电源轨通路设置在所述金属图案上并且设置在所述栅电极的一侧，其中，所述电源轨通路经由所述金属图案连接到所述电源轨，
其中，所述金属图案的底表面平行于所述衬底的下表面延伸并且与所述衬底的下表面基本上共面，并且
其中，所述金属图案具有这样的部分，其中，随着所述金属图案的该部分在从所述衬底的下表面到所述衬底的上表面的方向上延伸，所述金属图案的该部分在所述第二方向上的宽度和所述金属图案的该部分在所述第一方向上的宽度中的每一者逐渐增大。
12.根据权利要求11所述的半导体器件，其中，从所述衬底的下表面到所述电源轨通路的底表面的高度小于所述衬底的厚度。
13.根据权利要求11所述的半导体器件，所述半导体器件还包括：
源极/漏极图案，所述源极/漏极图案设置在所述有源图案上并且设置在所述栅电极的一侧；以及
源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极图案上，
其中，所述电源轨通路连接到所述源极/漏极接触。
14.根据权利要求13所述的半导体器件，其中，所述源极/漏极接触的上表面与所述电源轨通路的上表面基本上共面。
15.根据权利要求13所述的半导体器件，其中，所述源极/漏极接触的底表面与所述电源轨通路的上表面接触。
16.根据权利要求11所述的半导体器件，其中，所述电源轨通路的至少一部分与所述电源轨直接接触。
17.根据权利要求11所述的半导体器件，其中，所述电源轨通路的侧壁的至少一部分直接接触所述衬底。
18.根据权利要求11所述的半导体器件，其中，所述有源图案包括下图案和与所述下图案间隔开的多个片状图案。
19.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括上表面和与所述上表面相反的下表面；
有源图案，所述有源图案设置在所述衬底的上表面上并且在第一方向上延伸；
栅电极，所述栅电极覆盖所述有源图案的至少一部分并且在与所述第一方向交叉的第二方向上延伸；
场绝缘膜，所述场绝缘膜设置在所述衬底的上表面上并且覆盖所述有源图案的侧壁；
电源轨，所述电源轨设置在所述衬底的下表面上并且在所述第一方向上延伸；
沟槽，所述沟槽形成在所述衬底中并且暴露所述电源轨的一部分，其中，所述沟槽具有凸形侧壁；
金属图案，所述金属图案填充所述沟槽的至少一部分并且连接到所述电源轨；
源极/漏极图案，所述源极/漏极图案设置在所述有源图案上并且设置在所述栅电极的一侧；
源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极图案上；以及
电源轨通路，所述电源轨通路设置在所述金属图案上并且设置在所述栅电极的一侧，其中，所述电源轨通路经由所述金属图案连接到所述电源轨，
其中，所述沟槽的底表面与所述衬底的下表面基本上共面，
其中，所述场绝缘膜的至少一部分设置在所述沟槽中，并且
其中，随着所述沟槽在从所述衬底的下表面到所述衬底的上表面的方向上延伸，所述沟槽在所述第一方向上的宽度和所述沟槽在所述第二方向上的宽度中的每一者逐渐增大，然后减小。
20.根据权利要求19所述的半导体器件，其中，所述有源图案包括下图案和与所述下图案间隔开的多个片状图案。
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