CN117835694A - 半导体结构及其制备方法 - Google Patents

Abstract

本公开提供一种半导体结构及其制备方法，该半导体结构包括衬底和多条字线；多条字线均沿第一方向延伸，且沿第二方向间隔设置于衬底上，每相邻两条字线之间均设置有字线隔离结构；字线隔离结构至少包括沿第二方向层叠设置的第一隔离层和第二隔离层，第一隔离层和第二隔离层的材料不同，第一方向和第二方向相互交叉。本公开能够有效提高字线隔离结构的隔离效果，提升半导体结构的性能。

Description

半导体结构及其制备方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

DRAM包括设置于衬底上的多个重复的存储单元，每个存储单元均包括电容和晶体管。其中，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。其中，相邻字线之间会设置字线隔离结构。

然而，随着DRAM集成度的提高，字线隔离结构的隔离效果不佳，影响DRAM的存储性能。

发明内容

本公开提供一种半导体结构及其制备方法，能够有效提高字线隔离结构的隔离效果，提升半导体结构的性能。

第一方面，本公开提供一种半导体结构，包括衬底和多条字线；

多条字线均沿第一方向延伸，且沿第二方向间隔设置于衬底上，每相邻两条字线之间均设置有字线隔离结构；字线隔离结构至少包括沿第二方向层叠设置的第一隔离层和第二隔离层，第一隔离层和第二隔离层的材料不同，第一方向和第二方向相互交叉。

在上述的半导体结构中，可选的是，字线隔离结构包括沿第二方向依次层叠设置的第一隔离层、第二隔离层和第三隔离层，第一隔离层和第三隔离层的材料相同。

在上述的半导体结构中，可选的是，第一隔离层和第二隔离层中的一者的材料包括氮化物，第一隔离层和第二隔离层中的另一者的材料包括氧化物。

在上述的半导体结构中，可选的是，第一隔离层和第二隔离层中的一者的材料包括氮化硅、碳氮化硅；

第一隔离层和第二隔离层中的另一者的材料包括氧化硅。

在上述的半导体结构中，可选的是，在字线隔离结构沿第二方向的截面中，第一隔离层和第三隔离层互不连接。

在上述的半导体结构中，可选的是，在字线隔离结构沿第二方向的截面中，第一隔离层和第三隔离层相互连接并形成U型结构，第一隔离层和第三隔离层的连接处位于第二隔离层的靠近衬底的一侧。

在上述的半导体结构中，可选的是，还包括多条位线，多条位线均设置于衬底上，且位于字线靠近衬底的一侧；

多条位线均沿第二方向延伸，且沿第一方向间隔设置，每相邻两条位线之间均设置有位线隔离结构。

在上述的半导体结构中，可选的是，还包括晶体管结构，晶体管结构设置于衬底上，晶体管结构包括有源部，字线环绕设置于有源部的至少部分外周，字线与有源部的沟道区对应，且与沟道区之间设置有栅极介质层。

在上述的半导体结构中，可选的是，有源部沿垂直于衬底的方向延伸，有源部包括源极区和漏极区，源极区和漏极区分别位于沟道区的沿有源部延伸方向的相对两侧；

源极区和漏极区中的一者位于沟道区靠近位线的一侧，并与位线连接。

在上述的半导体结构中，可选的是，衬底上设置有多个半导体柱，多个半导体柱呈阵列排布，且均沿远离衬底的方向延伸，位线位于靠近衬底一侧的半导体柱中；

有源部位于半导体柱中，字线环绕设置于半导体柱的沟道区的至少部分外周。

第二方面，本公开提供一种半导体结构的制备方法，包括：

提供衬底；

形成多条字线和字线隔离结构，多条字线均沿第一方向延伸，且沿第二方向间隔设置于衬底上，字线隔离结构位于每相邻两条字线之间；字线隔离结构至少部分包括沿第二方向层叠设置的第一隔离层和第二隔离层，第一隔离层和第二隔离层的材料不同；

第一方向和第二方向相互交叉。

在上述的半导体结构的制备方法中，可选的是，字线隔离结构包括沿第二方向依次层叠设置的第一隔离层、第二隔离层和第三隔离层，第一隔离层和第三隔离层的材料相同。

在上述的半导体结构的制备方法中，可选的是，第一隔离层和第二隔离层中的一者的材料包括氮化物，第一隔离层和第二隔离层中的另一者的材料包括氧化物。

在上述的半导体结构的制备方法中，可选的是，在字线隔离结构沿第二方向的截面中，第一隔离层和第三隔离层互不连接。

在上述的半导体结构的制备方法中，可选的是，在字线隔离结构沿第二方向的截面中，第一隔离层和第三隔离层相互连接并形成U型结构，第一隔离层和第三隔离层的连接处位于第二隔离层的靠近衬底的一侧。

在上述的半导体结构的制备方法中，可选的是，提供衬底包括：

提供半导体层；

形成多个字线沟槽和多个位线沟槽，字线沟槽和位线沟槽均位于半导体层中，位于字线沟槽和位线沟槽之间的半导体层形成半导体柱，位于半导体柱底部的半导体层形成衬底；

多个字线沟槽均沿第一方向延伸，且沿第二方向间隔设置，多个位线沟槽均沿第二方向延伸，且沿第一方向间隔设置。

在上述的半导体结构的制备方法中，可选的是，形成字线沟槽和位线沟槽包括：

刻蚀半导体层，以在半导体层中形成多个位线沟槽；

形成第一介质层，第一介质层填充位线沟槽；

刻蚀半导体层和第一介质层，以形成多个字线沟槽。

在上述的半导体结构的制备方法中，可选的是，形成字线和字线隔离结构包括：

在字线沟槽中形成字线隔离结构，多个字线隔离结构均沿第一方向延伸，且沿第二方向间隔设置；

形成多条字线，多条字线一一对应地位于每相邻两个字线隔离结构之间。

在上述的半导体结构的制备方法中，可选的是，形成多个字线隔离结构，包括：

形成第二介质层，第二介质层位于字线沟槽的侧壁上，沿第二方向，位于字线沟槽的两侧壁上的第二介质层之间形成第一沟槽；

形成第三介质层，第三介质层位于第一沟槽中，沿第二方向，第三介质层中形成有第二沟槽；

形成第四介质层，第四介质层填满第二沟槽；

第三介质层和第四介质层形成字线隔离结构，第三介质层形成第一隔离层和第三隔离层，第四介质层形成第二隔离层。

在上述的半导体结构的制备方法中，可选的是，形成多条字线，包括：

回刻去除部分厚度的第一介质层、第二介质层和第四介质层，暴露部分半导体柱和部分第三介质层；

形成支撑层，位于字线沟槽的支撑层与暴露的半导体柱和第三介质层抵接，位于位线沟槽中的支撑层覆盖位线沟槽的侧壁，且沿第一方向，位于位线沟槽的两侧壁上的支撑层之间形成第三沟槽；

沿第三沟槽刻蚀去除部分厚度的第一介质层和第二介质层，暴露部分半导体柱；

形成栅极介质层，栅极介质层覆盖暴露的半导体柱的至少部分周向的侧壁；

形成字线，字线位于相邻的字线隔离结构之间，字线与栅极介质层抵接；

与字线对应的半导体柱形成晶体管结构的有源部的沟道区。

在上述的半导体结构的制备方法中，可选的是，形成衬底之后，形成字线隔离结构之前，还包括：

沿第一沟槽掺杂半导体层，在衬底中形成多条位线，多条位线均沿第二方向延伸，且沿第一方向间隔设置；位于相邻两条位线之间的第一介质层形成位线隔离结构；

位于沟道区靠近衬底一侧的半导体柱形成晶体管结构的有源部的源极区和漏极区中的一者，并与位线连接。

本公开提供的半导体结构和半导体结构的制备方法，通过在衬底中设置多条字线，并在每相邻两个字线之间设置字线隔离结构，利用字线隔离结构隔离相邻字线，避免相邻字线发生电性干扰。通过将字线隔离结构设置为至少包括沿第二方向层叠设置的第一隔离层和第二隔离层，并且两者材料不同。利用材料不同的第一隔离层和第二隔离层可以降低字线隔离结构的漏电流和寄生电容，从而提高对相邻字线的隔离效果，有效避免相邻字线中的电信号发生串扰的问题，并且有助于提升半导体结构的集成度。这样，可以有效保证半导体结构的工作稳定性，提升其性能。

本公开的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的沿第二方向的结构示意图；

图2为图1中A部分的局部结构示意图；

图3为本公开实施例提供的半导体结构的沿第一方向的结构示意图；

图4为图3中B部分的局部结构示意图；

图5为本公开实施例提供的半导体结构的制备方法的流程示意图；

图6为本公开实施例提供的提供半导体层的结构示意图；

图7为本公开实施例提供的形成位线沟槽的结构示意图；

图8为本公开实施例提供的形成第一介质层的结构示意图；

图9为本公开实施例提供的形成字线沟槽的结构示意图；

图10为本公开实施例提供的形成第二介质层的结构示意图；

图11为本公开实施例提供的刻蚀第二介质层的结构示意图；

图12为本公开实施例提供的形成位线的结构示意图；

图13为本公开实施例提供的形成第三介质层的结构示意图；

图14为本公开实施例提供的形成第四介质层的结构示意图；

图15为本公开实施例提供的回刻第四介质层、第三介质层、第二介质层和掩膜层的结构示意图；

图16为本公开实施例提供的回刻第四介质层和第二介质层的结构示意图；

图17为本公开实施例提供的回刻第一介质层并暴露部分半导体柱的结构示意图；

图18为本公开实施例提供的形成支撑层的沿第二方向的结构示意图；

图19为本公开实施例提供的形成支撑层的沿第一方向的结构示意图；

图20为本公开实施例提供的形成栅极介质层的沿第二方向的结构示意图；

图21为本公开实施例提供的形成栅极介质层的沿第一方向的结构示意图。

附图标记说明：

100、衬底；100a、半导体层；100b、半导体柱；101、字线沟槽；102、位线沟槽；200、字线；300、字线隔离结构；301、第一隔离层；302、第二隔离层；303、第三隔离层；400、位线；500、位线隔离结构；600、有源部；601、源极区；602、沟道区；603、漏极区；700、栅极介质层；800、第一介质层；801、第二介质层；801a、第一沟槽；802、第三介质层；802a、第二沟槽；803、第四介质层；804、支撑层；804a、第三沟槽；805、掩膜层。

具体实施方式

基于DRAM中，每个存储单元的晶体管的栅极与字线相连、漏极与位线相连、源极与电容相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。因此，字线中的电信号的传递影响DRAM的存储和读取。随着DRAM的集成度提高，DRAM中相邻字线之间的距离减小，相邻字线易发生电容耦合或者漏电的问题，从而造成电信号的串扰，导致不同存储单元的信号存储或者读取过程受到影响，降低DRAM的使用性能。

相关技术中，相邻字线之间会设置相应的字线隔离结构，用于消除相邻字线之间的电性干扰。例如，相邻字线之间设置绝缘层，利用绝缘层隔离相邻字线之间的电子传输，从而避免电信号的干扰。或者，相邻字线之间设置具有气隙结构(Airgap)的隔离层，利用气隙结构降低相邻字线之间的耦合电容，从而隔离相邻字线之间的电子传输，避免电信号的干扰。

在上述结构中，绝缘层需要较大空间才能保证其有隔离效果的厚度，具有气隙结构的隔离层需要较大的空间才能保证气隙结构的完整性，这样才能保证对相邻字线之间电子传输的隔离效果。然而，随着相邻字线之间的间距减小，相邻字线之间的空间较小，无法保证绝缘层的有效厚度，也难以设置结构较为完整的气隙结构，因此，相关技术中的绝缘层和具有气隙结构的隔离层无法有效保证集成度较高的DRAM中相邻字线的隔离效果，导致DRAM的存储性能受到影响。

基于此，本公开提供一种半导体结构和半导体结构的制备方法，通过在衬底中设置多条字线，并在每相邻两个字线之间设置字线隔离结构，利用字线隔离结构隔离相邻字线，避免相邻字线发生电性干扰。通过将字线隔离结构设置为至少包括沿第二方向层叠设置的第一隔离层和第二隔离层，并且两者材料不同。利用材料不同的第一隔离层和第二隔离层可以降低字线隔离结构的漏电流和寄生电容，从而提高对相邻字线的隔离效果，有效避免相邻字线中的电信号发生串扰的问题，并且有助于提升半导体结构的集成度。这样，可以有效保证半导体结构的工作稳定性，提升其性能。

为使本公开的目的、技术方案和优点更加清楚，下面将结合本公开的优选实施例中的附图，对本公开实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本公开一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。下面结合附图对本公开的实施例进行详细说明。

图1为本公开实施例提供的半导体结构的沿第二方向的结构示意图，图2为图1中A部分的局部结构示意图，图3为本公开实施例提供的半导体结构的沿第一方向的结构示意图，图4为图3中B部分的局部结构示意图。参照图1至图4所示，本公开提供一种半导体结构。

具体的，本公开实施例提供的半导体结构包括衬底100和多条字线200；

多条字线200均沿第一方向延伸，且沿第二方向间隔设置于衬底100上，每相邻两条字线200之间均设置有字线隔离结构300；字线隔离结构300至少包括沿第二方向层叠设置的第一隔离层301和第二隔离层302，第一隔离层301和第二隔离层302的材料不同，第一方向和第二方向相互交叉。

需要说明的是，本公开的半导体结构可以包括但不限于DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。本实施例以半导体结构为DRAM为例进行说明。

DRAM包括多个存储单元，多个存储单元呈阵列设置于衬底100上，该衬底100可以为存储单元提供支撑基础。该衬底100的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(Silicon-on-insulator，简称SOI)等，或者本领域技术人员已知的其他材料。本公开实施例以单晶硅为例进行说明。

DRAM的存储单元包括多条位线400和多条字线200，多条字线200沿第一方向延伸，且沿第二方向间隔设置，多条位线400沿第二方向延伸，且沿第一方向间隔设置。第一方向为图3中X示出方向，第二方向为图1中Y示出的方向，第一方向和第二方向相互交叉。在本公开的实施例中，第一方向和第二方向可以相互垂直。

每相邻两条字线200之间设置有字线隔离结构300，该字线隔离结构300的第一隔离层301和第二隔离层302材料不同，并且第一隔离层301和第二隔离层302沿相邻字线200的间隔排布方向(即，第二方向)层叠设置。基于第一隔离层301和第二隔离层302均具有隔离效果，且两者分别采用不同的材料制成，当相邻两条字线200之间发生电子传输时，干扰的电子至少需要经过第一隔离层301和第二隔离层302才能影响相邻字线200的电信号传输，第一隔离层301和第二隔离层302基于自身不同的材料实现对电子不同的阻挡效果，这样也增加了干扰电子的传输路径，缓解干扰的电子对相邻字线200的干扰效果，从而提高该字线隔离结构300对电子传输的隔离效果。

并且，第一隔离层301和第二隔离层302沿第二方向层叠设置，占用相邻字线200之间的空间较小，当DRAM的集成度增加时，相邻字线200之间的间距减小，也不会对该字线隔离结构300的结构完成性产生影响。因此，本公开实施例提供的字线隔离结构300有助于提高DRAM的集成度。

参照图1和图2所示，本公开实施例提供的字线隔离结构300包括沿第二方向依次层叠设置的第一隔离层301、第二隔离层302和第三隔离层303，第一隔离层301和第三隔离层303的材料相同。需要说明的是，相邻两条字线200之间，第一隔离层301和第三隔离层303分别靠近两条字线200，且可以分别与两条字线200贴合，第二隔离层302位于第一隔离层301和第二隔离层302沿第二方向之间的位置，第二隔离层302沿第二方向的相对两侧面可以分别与第一隔离层301和第二隔离层302贴合。这样，可以有效减小字线隔离结构300所占用的空间，有助于提高DRAM的集成度。

当相邻两条字线200之间发生电子传输时，该干扰的电子需要依次经过第一隔离层301、第二隔离层302和第三隔离层303才能对相邻字线200中的电信号传输产生影响，因此干扰的电子的所经过传输路径较长，这样会缓解干扰的电子对相邻字线200的干扰效果，保证字线隔离结构300的隔离效果。

当然，在一些实施例中，第一隔离层301和第二隔离层302与相邻两条字线200之间还可以进一步设置其他具有电性隔离效果的结构，以提高隔离效果，本公开实施例对此并不加以限制。

其中，第一隔离层301和第三隔离层303的材料相同，这样可以有效减小字线隔离结构300的制备难度。第一隔离层301和第二隔离层302中的一者的材料包括氮化物，第一隔离层301和第二隔离层302中的另一者的材料包括氧化物。在本公开的实施例中，第一隔离层301和第二隔离层302中的一者的材料包括氮化硅、碳氮化硅，第一隔离层301和第二隔离层302中的另一者的材料包括氧化硅。

这样，可以形成具有氮-氧-氮(NON)结构或者氧-氮-氧(ONO)结构的字线隔离结构300。在字线隔离结构300中，氧化物的设置可以有效减小字线200中的漏电流，提高对字线200的防护效果。氮化物的设置可以有效减小相邻字线200之间的寄生电容。因此，本公开实施例的字线隔离结构300是通过减小字线200的漏电流和相邻字线200之间的寄生电容的方式，实现对相邻字线200的隔离效果。

在一些实施例中，第一隔离层301和第二隔离层302的材料还可以是SOC(Spin oncarbon，旋涂碳)、BPSG(Boro-phospho-silicate glass，硼磷硅玻璃)、PSG(Phospho-silicate glass，磷硅玻璃)、USG(Un-doped silicate glass，未掺杂硅玻璃)、SOD(Spincoating dielectric，旋涂电介质)等。

其中，第一隔离层301和第三隔离层303有以下两种结构：

作为第一种可实现的实施方式，在字线隔离结构300沿第二方向的截面中，第一隔离层301和第三隔离层303相互连接并形成U型结构，第一隔离层301和第三隔离层303的连接处位于第二隔离层302的靠近衬底100的一侧。

需要说明的是，字线隔离结构300沿第二方向的截面即为图1和图2中示出的截面，第一隔离层301和第三隔离层303相互连接，第一隔离层301和第三隔离层303在字线隔离结构300的制程中可以同步形成，两者同层同材料，这样可以有效减小字线隔离结构300的制备难度。

并且，第一隔离层301和第三隔离层303的连接位置可以位于第二隔离层302的靠近衬底100的一侧(即，第二隔离层302的底部)。第一隔离层301和第二隔离层302连接形成U型结构，U型结构的开口背离衬底100，这样可以在字线隔离结构300的制程中，通过U型结构的开口沉积材料以形成第二隔离层302，减小了第二隔离层302的制备难度。

作为第二种可实现的实施方式，在字线隔离结构300沿第二方向的截面中，第一隔离层301和第三隔离层303互不连接。

需要说明的是，第一隔离层301和第三隔离层303互不连接可以保证该字线隔离结构300的结构多样性，便于字线隔离结构300适用于具有不同结构的半导体结构。当然，在一些实施例中，基于第一隔离层301和第三隔离层303互不连接，两者还可以通过不同的材料制备，以便于通过调整材料，以达到调整字线隔离结构300的隔离效果的目的，提高了字线隔离结构300的结构灵活性。

参照图3和图4所示，本公开提供的半导体结构中多条位线400均设置于衬底100上，且位于字线200靠近衬底100的一侧；每相邻两条位线400之间均设置有位线隔离结构500。

需要说明的是，多条位线400位于字线200靠近衬底100的一侧，可以避免位线400和字线200相互干扰，保证了DRAM的结构稳定性。每相邻两条位线400之间的位线隔离结构500可以为填充于相邻两条位线400之间的隔离材料的填充层，本公开实施例中，该位线隔离结构500的隔离材料可以包括但不限于氧化硅、氮化硅、碳化硅和碳氮化硅。与字线隔离结构300类似的是，位线隔离结构500同样可以阻隔相邻两条位线400之间的电子传输，从而保证每条位线400中电信号传输的稳定性，有助于提升DRAM的存储性能。

结合图2和图4所示，本公开提供的半导体结构还包括晶体管结构，晶体管结构设置于衬底100上，晶体管结构包括有源部600，字线200环绕设置于有源部600的至少部分外周，字线200与有源部600的沟道区602对应，且与沟道区602之间设置有栅极介质层700。

需要说明的是，字线200环绕于晶体管结构的有源部600的至少部分外周，在一些实施例中，字线200还可以环绕于有源部600的全部外周，从而形成全环绕栅极晶体管(Gateall-around field effect transistor，简称GAA)。字线200和有源部600的沟道区602对应，且两者之间设置栅极介质层700，栅极介质层700可以避免字线200与沟道区602直接导通，导致晶体管结构的失效。

栅极介质层700可以选用高介电常数的材料，例如二氧化硅、碳化硅、三氧化二铝、五氧化二铝、氧化钇、硅酸铪氧化合物、二氧化铪、二氧化锆、碳酸锶以及硅酸锆氧化合物等，本公开对于栅极介质层700的材料并不加以限制。

其中，有源部600沿垂直于衬底100的方向延伸，有源部600包括源极区601和漏极区603，源极区601和漏极区603分别位于沟道区602的沿有源部600延伸方向的相对两侧；源极区601和漏极区603中的一者位于沟道区602靠近位线400的一侧，并与位线400连接。

需要说明的是，有源部600垂直于衬底100的方向延伸，从而形成垂直全环绕栅极晶体管(Vertical gate all-around field effect transistor，简称VGAA)，这样可以有效减小晶体管结构在半导体结构中的占用空间，并且字线200环绕于有源区的沟道区602的外周，可以有效提高晶体管结构的栅控能力，栅极介质层700采用高介电常数的材料，可以有效减小栅极漏电流，从而提升晶体管结构的性能，保证DRAM的存储性能。

有源部600的源极区601和漏极区603分别位于沟道区602沿有源部600延伸方向的相对两侧，两者中的一者与位线400连接。参照图4所示，本公开实施例以漏极区603位于沟道区602靠近衬底100的一侧，源极区601位于沟道区602靠近衬底100的一侧为例进行说明，基于漏极区603靠近衬底100，因此可以与位线400连接。

本公开实施例提供的半导体结构还可以包括电容结构(图中未示出)，该电容结构可以位于晶体管结构的背离衬底100的一侧，因此与源极区601连接。DRAM的工作过程包括存储电信号和读取电信号的过程。以存储电信号为例，字线200中写入控制信号，位线400中写入待存储的电信号，位线400将待存储的电信号传递至晶体管结构的漏极区603，字线200中的控制信号作用于晶体管结构的沟道区602，控制沟道区602导通，漏极区603的待存储的电信号经过沟道区602传递至源极区601，再通过源极区601写入电容结构中完成存储。读取电信号的过程与上述相反，此处不再赘述。基于此，本公开在相邻字线200之间设置字线隔离结构300，相邻位线400之间设置位线隔离结构500，保证了字线200和位线400中电信号的稳定传输，从而保证DRAM能实现稳定的存储和读取工作过程。

其中，上述的电容结构可以包括层叠设置的第一电极层、电容介质层和第二电极层，第一电极层和第二电极层中的一者与晶体管结构的源极区601连接。本公开对电容结构的具体结构并不加以限制。

具体的，衬底100上设置有多个半导体柱100b，多个半导体柱100b呈阵列排布，且均沿远离衬底100的方向延伸，位线400位于靠近衬底100一侧的半导体柱100b中；有源部600位于半导体柱100b中，字线200环绕设置于半导体柱100b的沟道区602的至少部分外周。

需要说明的是，该半导体柱100b可以与衬底100同材料，这样可以减小半导体柱100b的制备难度，同时提高半导体柱100b与衬底100界面处的稳定性。半导体柱100b可以是通过在衬底100上刻蚀形成的，也可以是在衬底100上通过外延生长的方式形成，本公开实施例对此并不加以限制。

半导体柱100b呈阵列排布，晶体管结构的有源部600位于半导体柱100b中，可以减小晶体管结构的制备难度。并且，位线400位于靠近衬底100一侧的半导体柱100b中，字线200环绕设置于半导体柱100b的至少部分外周，这样，半导体柱100b可以作为字线200和位线400的支撑结构，从而提高字线200和位线400的结构稳定性。同样的，后续形成的电容结构也可以以半导体柱100b作为支撑结构，从而提高DRAM的整体结构稳定性。

第二方面，本公开提供一种半导体结构的制备方法。图5为本公开实施例提供的半导体结构的制备方法的流程示意图，参照图5所示，该制备方法包括：

S100：提供衬底。图6为本公开实施例提供的提供半导体层的结构示意图，参照图6所示，提供衬底100包括：提供半导体层100a。

需要说明的是，该半导体层100a可以通过原子层沉积工艺(Atomic LayerDeposition，简称ALD)、物理气相沉积工艺(Physical Vapor Deposition，简称PVD)或化学气相沉积工艺(Chemical Vapor Deposition，简称CVD)形成，该半导体层100a的材料可以包括但不限于单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅。该衬底100的厚度方向可以为图中Z示出的方向。

形成衬底100之后还包括：形成多个字线沟槽101和多个位线沟槽102，字线沟槽101和位线沟槽102均位于半导体层100a中，位于字线沟槽101和位线沟槽102之间的半导体层100a形成半导体柱100b，位于半导体柱100b底部的半导体层100a形成衬底100。多个字线沟槽101均沿第一方向延伸，且沿第二方向间隔设置，多个位线沟槽102均沿第二方向延伸，且沿第一方向间隔设置。

图7为本公开实施例提供的形成位线沟槽的结构示意图，图8为本公开实施例提供的形成第一介质层的结构示意图，图9为本公开实施例提供的形成字线沟槽的结构示意图。参照图7至图9所示，形成字线沟槽101和位线沟槽102包括：刻蚀半导体层100a，以在半导体层100a中形成多个位线沟槽102。

在半导体层100a上形成具有第一掩膜图案的掩膜层805，第一掩膜图案具有多个沿第二方向延伸且沿第一方向间隔设置的掩膜开口。沿掩膜层805的第一掩膜图案刻蚀去除部分半导体层100a，从而形成沿第二方向延伸，且沿第一方向间隔排布的多个位线沟槽102。

形成位线沟槽102之后，还包括：形成第一介质层800，第一介质层800填充位线沟槽102。其结构如图8所示，第一介质层800填满位线沟槽102，可以对位线沟槽102起到保护效果，避免在形成字线沟槽101过程中，影响位线沟槽102的结构。第一介质层800的顶面与掩膜层805的顶面齐平。

形成第一介质层800之后，还包括：刻蚀半导体层100a和第一介质层800，以形成多个字线沟槽101。在半导体层100a和第一介质层800的上形成具有第二掩膜图案的掩膜层805，第二掩膜图案具有多个沿第一方向延伸且沿第二方向间隔设置的掩膜开口。沿掩膜层805的第二掩膜图案刻蚀去除部分半导体层100a和第一介质层800，从而形成沿第一方向延伸，且沿第二方向间隔设置的字线沟槽101。其中，第一介质层800的材料可以包括但不限于氧化硅、氮化硅、碳化硅和碳氮化硅。

结合图7和图9所示，字线沟槽101的深度小于位线沟槽102的深度。位线沟槽102的深度可以是图7中a示出的部分，字线沟槽101的深度可以是图9中b示出的部分。b小于a，这样，可以通过位线沟槽102暴露较多的半导体层100a，从便于通过字线沟槽101对暴露的半导体层100a进行掺杂处理，从而形成位线400，具体的掺杂过程会在后文详细说明。

形成字线沟槽101和位线沟槽102之后，还包括：S200：形成多条字线和字线隔离结构，多条字线均沿第一方向延伸，且沿第二方向间隔设置于衬底上，字线隔离结构位于每相邻两条字线之间；字线隔离结构至少部分包括沿第二方向层叠设置的第一隔离层和第二隔离层，第一隔离层和第二隔离层的材料不同；第一方向和第二方向相互交叉。

需要说明的是，本公开中利用材料不同的第一隔离层301和第二隔离层302沿第二方向层叠设置，以形成字线隔离结构300，这样可以增加相邻字线200中干扰的电子的传输路径，缓解干扰的电子对相邻字线200的干扰效果，从而保证字线隔离结构300对相邻字线200的隔离效果。

本公开实施例提供的字线隔离结构300包括沿第二方向依次层叠设置的第一隔离层301、第二隔离层302和第三隔离层303，第一隔离层301和第三隔离层303的材料相同。第一隔离层301和第二隔离层302中的一者的材料包括氮化物，第一隔离层301和第二隔离层302中的另一者的材料包括氧化物。具有第一隔离层301、第二隔离层302和第三隔离层303的技术效果，以及三者的材料已在上述实施例中描述，此处不再赘述。

在一些实施例中，在字线隔离结构300沿第二方向的截面中，第一隔离层301和第三隔离层303互不连接。这样，可以提高字线隔离结构300的结构灵活性，同时保证其隔离效果。

在另一些实施例中，在字线隔离结构300沿第二方向的截面中，第一隔离层301和第三隔离层303相互连接并形成U型结构，第一隔离层301和第三隔离层303的连接处位于第二隔离层302的靠近衬底100的一侧。本公开以第一隔离层301和第三隔离层303相互连接为例，详细说明其制备过程。

具体的，形成字线200和字线隔离结构300包括：在字线沟槽101中形成字线隔离结构300，多个字线隔离结构300均沿第一方向延伸，且沿第二方向间隔设置。

其中，形成多个字线隔离结构300，包括：形成第二介质层801，第二介质层801位于字线沟槽101的侧壁上，沿第二方向，位于字线沟槽101的两侧壁上的第二介质层801之间形成第一沟槽801a。

图10为本公开实施例提供的形成第二介质层的结构示意图，参照图10所示，第二介质层801可以通过沉积的方式形成，第二介质层801覆盖位于字线沟槽101的半导体柱100b的侧壁，并且覆盖半导体柱100b的顶面(包含半导体柱100b顶面保留的掩膜层805)。基于第二介质层801的厚度较小，并非填满字线沟槽101，因此沿第二方向，第二介质层801中会形成第一沟槽801a。

示例的，第二介质层801的材料可以包括但不限于氧化硅、氮化硅、碳化硅和碳氮化硅。第一介质层800和第二介质层801的材料可以相同，以减小DRAM的制备难度。

形成第二介质层801之后，包括：刻蚀去除位于衬底100顶面以及半导体柱100b顶面的第二介质层801，暴露位于字线沟槽101内的衬底100的顶面。图11为本公开实施例提供的刻蚀第二介质层的结构示意图，上述的结构可以参照图11所示。

形成第二介质层801之后，形成字线隔离结构300之前，还包括：沿第一沟槽801a掺杂半导体层100a，在衬底100中形成多条位线400，多条位线400均沿第二方向延伸，且沿第一方向间隔设置；位于相邻两条位线400之间的第一介质层800形成位线隔离结构500。

图12为本公开实施例提供的形成位线的结构示意图，图17为本公开实施例提供的回刻第一介质层并暴露部分半导体柱的结构示意图。参照图12所示，基于字线沟槽101的深度小于位线沟槽102的深度，因此字线沟槽101比位线沟槽102暴露较多的半导体层100a，沿字线沟槽101中的第一沟槽801a掺杂多暴露出的部分半导体层100a，即可形成位线400。

其中，沿每个第一沟槽801a仅能掺杂与该第一沟槽801a对应的半导体层100a，使其导体化。与相邻两个第一沟槽801a对应的半导体层100a被掺杂导体化之后相互抵接且电性导通，从而形成沿第二方向延伸，且沿第一方向间隔设置的导体化的条状结构，该导体化的条状结构即为位线400。

掺杂可以为离子注入，离子注入选择的离子可以包括但不限于钴(Co)和镍铂合金(NiPt)，钴(Co)或镍铂合金(NiPt)与半导体层100a的硅(Si)反应之后形成硅化钴(CoSi)或铂镍硅化物(NiPtSi)。经过退火处理之后，硅化钴(CoSi)或铂镍硅化物(NiPtSi)向半导体层100a的其余位置扩散，从而形成上述的导体化的条状结构。

形成位线400之后，还包括：形成第三介质层802，第三介质层802位于第一沟槽801a中，沿第二方向，第三介质层802中形成有第二沟槽802a。图13为本公开实施例提供的形成第三介质层的结构示意图，参照图13所示，第三介质层802可以通过沉积的方式形成，第三介质层802可以覆盖第二介质层801以及半导体柱100b的顶面(包含半导体柱100b顶面保留的掩膜层805)。基于第三介质层802的厚度较小，并未填满第一沟槽801a。因此，沿第二方向，第三介质层802中形成第二沟槽802a。

示例的，第三介质层802的材料可以包括但不限于氧化硅、氮化硅、碳化硅和碳氮化硅，第三介质层802的材料可以与第二介质层801不同。

形成第三介质层802之后，还包括：形成第四介质层803，第四介质层803填满第二沟槽802a。图14为本公开实施例提供的形成第四介质层的结构示意图，参照图14所示，第四介质层803可以采用沉积的方式形成，第四介质层803的厚度较大，以保证填满第二沟槽802a，同时覆盖第三介质层802的顶面。

示例的，第四介质层803的材料包括但不限于氧化硅、氮化硅、碳化硅和碳氮化硅，并与第三介质层802的材料不同。当然，第四介质层803的材料可以与第二介质层801的材料相同。

其中，第三介质层802和第四介质层803形成字线隔离结构300，第三介质层802形成第一隔离层301和第三隔离层303，第三介质层802的结构即为字线隔离结构300中第一隔离层301和第三隔离层303相互连接形成的U型结构。第四介质层803形成第二隔离层302。

在形成字线隔离结构300之后，包括：形成多条字线200，多条字线200一一对应地位于每相邻两个字线隔离结构300之间。具体的，形成多条字线200，包括：

回刻去除部分厚度的第一介质层800、第二介质层801、第三介质层802、第四介质层803和掩膜层805，暴露半导体柱100b的顶面。图15为本公开实施例提供的回刻第四介质层、第三介质层、第二介质层和掩膜层的结构示意图，图15中仅示出了回刻第二介质层801、第三介质层802、第四介质层803和掩膜层805的结构，该回刻可以采用化学机械抛光工艺(Chemical Mechanical Polishing，简称CMP)完成。

其中，在回刻过程中，并不存在特定的刻蚀方向，因此沿第一方向的位线沟槽102中的部分厚度的第一介质层800也会被刻蚀去除。

回刻去除部分厚度的第一介质层800、第二介质层801和第四介质层803，暴露部分半导体柱100b和部分第三介质层802。图16为本公开实施例提供的回刻第四介质层和第二介质层的结构示意图，图16中仅示出了回刻第四介质层803和第二介质层801的结构，该回刻过程可以采用化学刻蚀方式完成，例如，选择对第四介质层803和第三介质层802具有较大选择刻蚀比的刻蚀液完成。

本公开实施例中的第一介质层800、第二介质层801和第四介质层803可以为氧化硅，第三介质层802可以为氮化硅。基于此，沿第一方向，位线沟槽102中的部分厚度的第一介质层800也会被刻蚀去除。其结构可以参照图17所示。

回刻之后，还包括：形成支撑层804，位于字线沟槽101的支撑层804与暴露的半导体柱100b和第三介质层802抵接，位于位线沟槽102中的支撑层804覆盖位线沟槽102的侧壁，且沿第一方向，位于位线沟槽102的两侧壁上的支撑层804之间形成第三沟槽804a。

图18为本公开实施例提供的形成支撑层的沿第二方向的结构示意图，图19为本公开实施例提供的形成支撑层的沿第一方向的结构示意图。参照图18和图19所示，该支撑层804可以起到支撑半导体柱100b的作用，同时暴露底部的部分第一介质层800，避免在后续制程中半导体柱100b发生倾斜或者坍塌，同时便于后续形成字线200。

其中，位于字线沟槽101的支撑层804与暴露的半导体柱100b和第三介质层802抵接，位于位线沟槽102中的支撑层804覆盖位线沟槽102的侧壁，可以通过以下两种方式实现该结构。

作为第一种实施方式，位线沟槽102的宽度可以大于字线沟槽101的宽度，这样沉积同样厚度的支撑层804时，支撑层804能填满字线沟槽101，而不会填满位线沟槽102，从而仅覆盖位线沟槽102的侧壁。

作为第二种实施方式，字线沟槽101的宽度和位线沟槽102的宽度大致相等，支撑层804可以同时填满字线沟槽101和位线沟槽102。之后，通过掩膜刻蚀的方式去除位于位线沟槽102中的部分支撑层804，保留的支撑层804覆盖位线沟槽102的侧壁。

上述两种方式均能够保证沿第一方向，位线沟槽102的支撑层804中会形成第三沟槽804a，便于通过第三沟槽804a形成字线200。

具体的，沿第三沟槽804a刻蚀去除部分厚度的第一介质层800和第二介质层801，暴露部分半导体柱100b。该刻蚀的过程可以通过化学刻蚀工艺完成，例如，同样选择对第一介质层800和第三介质层802有较大选择刻蚀比的刻蚀液完成。该过程中，基于第四介质层803两侧均设置有第三介质层802，第三介质层802不会接触刻蚀液，因此刻蚀第一介质层800和第二介质层801的过程不会对字线隔离结构300中的第四介质层803产生影响。

需要说明的是，该步骤的刻蚀深度不宜过大，避免后续形成的字线200和位线400由于距离过小而发生电性干扰的问题。

形成栅极介质层700，栅极介质层700覆盖暴露的半导体柱100b的至少部分周向的侧壁。图20为本公开实施例提供的形成栅极介质层的沿第二方向的结构示意图，图21为本公开实施例提供的形成栅极介质层的沿第一方向的结构示意图。参照图20和图21所示，栅极介质层700可以选用沉积的方式形成，其材料在上述实施例中已说明，此处不再赘述。

形成栅极介质层700之后，还包括：形成字线200，字线200位于相邻的字线隔离结构300之间，字线200与栅极介质层700抵接。字线200可以选用沉积的方式形成，字线200的材料可以包括但不限于钨(W)和多晶硅(Poly-Si)。

结合图2和图4所示，与字线200对应的半导体柱100b形成晶体管结构的有源部600的沟道区602。字线200与沟道区602之间通过栅极介质层700电性隔离。位于沟道区602靠近衬底100一侧的半导体柱100b形成晶体管结构的有源部600的源极区601和漏极区603中的一者，并与位线400连接。本公开实施例中，靠近衬底100一侧的为晶体管的漏极区603，与位线400连接。

在形成字线200之后，还可以进一步包括，形成晶体管结构，该晶体管结构可以包括层叠设置的第一电极层、电容介质层和第二电极层，本公开并不对其形成过程加以限制。晶体管结构的第一电极层和第二电极层中的一者与源极区601连接。

在本公开实施例的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。在本公开的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。

本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (20)

1.一种半导体结构，其特征在于，包括衬底和多条字线；

多条所述字线均沿第一方向延伸，且沿第二方向间隔设置于所述衬底上，每相邻两条所述字线之间均设置有字线隔离结构；所述字线隔离结构至少包括沿第二方向层叠设置的第一隔离层和第二隔离层，所述第一隔离层和所述第二隔离层的材料不同，第一方向和第二方向相互交叉。

2.根据权利要求1所述的半导体结构，其特征在于，所述字线隔离结构包括沿第二方向依次层叠设置的第一隔离层、第二隔离层和第三隔离层，所述第一隔离层和所述第三隔离层的材料相同。

3.根据权利要求1或2所述的半导体结构，其特征在于，所述第一隔离层和所述第二隔离层中的一者的材料包括氮化物，所述第一隔离层和所述第二隔离层中的另一者的材料包括氧化物。

4.根据权利要求2所述的半导体结构，其特征在于，在所述字线隔离结构沿第二方向的截面中，所述第一隔离层和所述第三隔离层互不连接。

5.根据权利要求2所述的半导体结构，其特征在于，在所述字线隔离结构沿第二方向的截面中，所述第一隔离层和所述第三隔离层相互连接并形成U型结构，所述第一隔离层和所述第三隔离层的连接处位于所述第二隔离层的靠近所述衬底的一侧。

6.根据权利要求1或2所述的半导体结构，其特征在于，还包括多条位线，多条所述位线均设置于所述衬底上，且位于所述字线靠近所述衬底的一侧；

多条所述位线均沿第二方向延伸，且沿第一方向间隔设置，每相邻两条所述位线之间均设置有位线隔离结构。

7.根据权利要求6所述的半导体结构，其特征在于，还包括晶体管结构，所述晶体管结构设置于所述衬底上，所述晶体管结构包括有源部，所述字线环绕设置于所述有源部的至少部分外周，所述字线与所述有源部的沟道区对应，且与所述沟道区之间设置有栅极介质层。

8.根据权利要求7所述的半导体结构，其特征在于，所述有源部沿垂直于所述衬底的方向延伸，所述有源部包括源极区和漏极区，所述源极区和所述漏极区分别位于所述沟道区的沿所述有源部延伸方向的相对两侧；

所述源极区和所述漏极区中的一者位于所述沟道区靠近所述位线的一侧，并与所述位线连接。

9.根据权利要求8所述的半导体结构，其特征在于，所述衬底上设置有多个半导体柱，多个所述半导体柱呈阵列排布，且均沿远离所述衬底的方向延伸，所述位线位于靠近所述衬底一侧的所述半导体柱中；

所述有源部位于所述半导体柱中，所述字线环绕设置于所述半导体柱的所述沟道区的至少部分外周。

10.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

形成多条字线和字线隔离结构，多条所述字线均沿第一方向延伸，且沿第二方向间隔设置于所述衬底上，所述字线隔离结构位于每相邻两条所述字线之间；所述字线隔离结构至少部分包括沿第二方向层叠设置的第一隔离层和第二隔离层，所述第一隔离层和所述第二隔离层的材料不同；

第一方向和第二方向相互交叉。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述字线隔离结构包括沿第二方向依次层叠设置的第一隔离层、第二隔离层和第三隔离层，所述第一隔离层和所述第三隔离层的材料相同。

12.根据权利要求10或11所述的半导体结构的制备方法，其特征在于，所述第一隔离层和所述第二隔离层中的一者的材料包括氮化物，所述第一隔离层和所述第二隔离层中的另一者的材料包括氧化物。

13.根据权利要求11所述的半导体结构的制备方法，其特征在于，在所述字线隔离结构沿第二方向的截面中，所述第一隔离层和所述第三隔离层互不连接。

14.根据权利要求11所述的半导体结构的制备方法，其特征在于，在所述字线隔离结构沿第二方向的截面中，所述第一隔离层和所述第三隔离层相互连接并形成U型结构，所述第一隔离层和所述第三隔离层的连接处位于所述第二隔离层的靠近所述衬底的一侧。

15.根据权利要求14所述的半导体结构的制备方法，其特征在于，提供所述衬底包括：

提供半导体层；

形成多个字线沟槽和多个位线沟槽，所述字线沟槽和所述位线沟槽均位于所述半导体层中，位于所述字线沟槽和所述位线沟槽之间的所述半导体层形成半导体柱，位于所述半导体柱底部的所述半导体层形成所述衬底；

多个所述字线沟槽均沿第一方向延伸，且沿第二方向间隔设置，多个所述位线沟槽均沿第二方向延伸，且沿第一方向间隔设置。

16.根据权利要求15所述的半导体结构的制备方法，其特征在于，形成所述字线沟槽和所述位线沟槽包括：

刻蚀所述半导体层，以在所述半导体层中形成多个所述位线沟槽；

形成第一介质层，所述第一介质层填充所述位线沟槽；

刻蚀所述半导体层和所述第一介质层，以形成多个所述字线沟槽。

17.根据权利要求16所述的半导体结构的制备方法，其特征在于，形成所述字线和所述字线隔离结构包括：

在所述字线沟槽中形成所述字线隔离结构，多个所述字线隔离结构均沿第一方向延伸，且沿第二方向间隔设置；

形成多条所述字线，多条所述字线一一对应地位于每相邻两个所述字线隔离结构之间。

18.根据权利要求17所述的半导体结构的制备方法，其特征在于，形成多个所述字线隔离结构，包括：

形成第二介质层，所述第二介质层位于所述字线沟槽的侧壁上，沿第二方向，位于所述字线沟槽的两侧壁上的所述第二介质层之间形成第一沟槽；

形成第三介质层，所述第三介质层位于所述第一沟槽中，沿第二方向，所述第三介质层中形成有第二沟槽；

形成第四介质层，所述第四介质层填满所述第二沟槽；

所述第三介质层和所述第四介质层形成所述字线隔离结构，所述第三介质层形成所述第一隔离层和所述第三隔离层，所述第四介质层形成所述第二隔离层。

19.根据权利要求18所述的半导体结构的制备方法，其特征在于，形成多条所述字线，包括：

回刻去除部分厚度的所述第一介质层、所述第二介质层和所述第四介质层，暴露部分所述半导体柱和部分所述第三介质层；

形成支撑层，位于所述字线沟槽的所述支撑层与暴露的所述半导体柱和所述第三介质层抵接，位于所述位线沟槽中的支撑层覆盖所述位线沟槽的侧壁，且沿第一方向，位于所述位线沟槽的两侧壁上的所述支撑层之间形成第三沟槽；

沿所述第三沟槽刻蚀去除部分厚度的所述第一介质层和所述第二介质层，暴露部分所述半导体柱；

形成栅极介质层，所述栅极介质层覆盖暴露的所述半导体柱的至少部分周向的侧壁；

形成所述字线，所述字线位于相邻的所述字线隔离结构之间，所述字线与所述栅极介质层抵接；

与所述字线对应的所述半导体柱形成晶体管结构的有源部的沟道区。

20.根据权利要求19所述的半导体结构的制备方法，其特征在于，形成所述衬底之后，形成所述字线隔离结构之前，还包括：

沿所述第一沟槽掺杂所述半导体层，在所述衬底中形成多条所述位线，多条所述位线均沿第二方向延伸，且沿第一方向间隔设置；位于相邻两条位线之间的所述第一介质层形成位线隔离结构；

位于所述沟道区靠近所述衬底一侧的所述半导体柱形成所述晶体管结构的有源部的源极区和漏极区中的一者，并与所述位线连接。