JP2011249396A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】溝内の一部のみを覆うマスクパターンを、フォトレジスト膜を用いて形成する必要のない半導体装置の製造方法を提供する。
【解決手段】半導体基板１に、第１溝７を形成する工程と、第１溝７に第１絶縁膜８を形成する工程と、上面が第１絶縁膜の上端よりも下方になるように第１溝７内に第１導電膜９を充填する工程と、第１溝７の側面にカーボン膜１０を形成する工程と、第１溝７内を第２絶縁膜１１で充填する工程と、第１溝７内の側面の一方を覆うカーボン膜１０を除去し、第１絶縁膜８の一部を露出させる工程と、第２絶縁膜１１と露出された第１絶縁膜８を除去し、半導体基板１の一部を露出する工程と、を有することを特徴とする。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体装置の微細化に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、縦型ＭＯＳトランジスタの適用が検討されている。この縦型ＭＯＳトランジスタでは、ピラー形状（柱形状）のチャネル領域の側面にゲート電極を配置し、ソース電極およびドレイン電極は、ゲート電極を挟んでピラーの上下方向側に設けられる。

そして、下方に位置するソース電極に接続するビット線を設ける際に、半導体基板内に埋め込んだ導電体を用いて配線を形成すると、占有面積が低減されて、半導体装置をさらに小型化することができる。
特許文献１、２には、半導体基板内に埋め込んだ導電体でビット線を形成する方法が提案されている。

特開２００９−０１０３６６号公報 特表２００２−５４１６６７号公報

ところで、縦型ＭＯＳトランジスタを複数配列して、メモリセルを形成する場合には、半導体基板内に導電体を埋め込んで形成したビット線と縦型ＭＯＳトランジスタのソース電極との接続部を、トランジスタのピラー側面の一部にのみ設ける必要がある。したがって、従来の方法（例えば特許文献１参照）では、ピラーに隣接する溝（トレンチ）の側面の一部をフォトレジスト膜で覆ってエッチングすることにより、接続部を形成していた。

しかしながら、溝内に充填されたフォトレジスト膜を通常の露光方法を用いてパターニングしようとした場合、溝の深さに応じてフォトレジスト膜の膜厚が厚くなり、解像度が大幅に低下してしまうことになる。その結果、設計ルールが微細化した場合（例えば、設計ルール５０ｎｍ以降の世代）には、溝内の一部のみを覆うマスクパターンを、フォトレジスト膜を用いて精度よく形成することは困難であった。

そこで、本発明は、以下の構成を採用した。
本発明の半導体装置の製造方法は、半導体基板に、一方向に延在する第１溝を形成する第１溝形成工程と、前記第１溝の底部側の側面に、第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１溝内のうち、前記第１絶縁膜の上端よりも下側の部分に、第１導電型ドーパントを含む第１半導体膜を充填する第１半導体膜形成工程と、前記第１半導体膜上の前記第１溝の側面にカーボン膜を形成するカーボン膜形成工程と、前記第１溝内を、第２絶縁膜で充填する第２絶縁膜形成工程と、前記第１溝内の対向する側面の一方を覆う前記カーボン膜の上部を露出するように前記第２絶縁膜をエッチングするカーボン膜露出工程と、上部が露出した前記カーボン膜を除去し、前記第１絶縁膜の一部を露出させる第１カーボン膜除去工程と、前記第２絶縁膜と露出された前記第１絶縁膜を除去し、前記半導体基板の一部を露出する第１絶縁膜除去工程と、残存する前記カーボン膜を除去する第２カーボン膜除去工程と、前記第１溝内の前記第１半導体膜上に、第１導電型ドーパントを含む第２半導体膜を充填することにより、前記第１半導体膜および前記第２半導体膜からなる埋め込み半導体膜を前記第１溝内に形成する埋め込み半導体膜形成工程と、前記埋め込み半導体膜中の前記第１導電型ドーパントを前記露出した半導体基板に拡散させて前記半導体基板に拡散層を形成する拡散層形成工程と、を有することを特徴とする。

本発明では、第１溝の側面の一方のみを覆うカーボン膜を形成した状態で、第２絶縁膜と露出された第１絶縁膜を除去する。これにより、第１溝の内部にフォトレジスト膜のパターニングを形成することなく、第１溝の側面の片側のみ半導体基板の表面を露出させることができる。

図１は、本発明の第１の実施形態で製造される半導体装置を示す斜視図である。 図２は、本発明の第１の実施形態で製造される半導体装置を示す平面図である。 図３は、図２のＡ−Ａ’断面図である。 図４は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図５は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図６は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図７は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図８は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図９は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１０は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１１は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１２は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１３は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１４は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１５は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１６は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１７は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１８は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。 図１９は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。 図２０は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。 図２１は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。

以下、図面を参照して本発明を適用した実施の形態として、４Ｆ^２型にレイアウトされたＭＯＳ型トランジスタのＤＲＡＭメモリセルについて詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

［第１の実施形態］
まず、第１の実施形態である半導体装置の製造方法によって製造される半導体装置について説明する。図１は、本実施形態の半導体装置４０のメモリセル領域を模式的に示す斜視図であり、図２は、図１に示す半導体装置４０の平面模式図であり、図３は、図２のＡ−Ａ’間断面図である。なお、図２においてキャパシタ３２は省略されて記載されている。

図１に示すように、本実施形態の半導体装置４０は、ビット配線２０と、ワード配線３０と、半導体基板１（図３参照）をパターニングして形成したピラー２３と、キャパシタ３２と、を備えた構成となっている。

具体的に述べると、ビット配線２０は、図２に示すように平面視した際に、Ｙ方向に延在して設けられており、ワード配線３０は、ビット配線２０と直交するようにＸ方向に延在するように設けられている。

また、ビット配線２０およびワード配線３０はいずれも半導体基板１にビット配線溝（図示略）およびワード配線溝（図示略）を形成し、その溝を埋め込むように形成されており、ビット配線２０およびワード配線３０によって囲まれた矩形状の領域には、ピラー２３が形成される。
また、ビット配線２０とワード配線３０は、半導体基板１内において配置される高さが異なっており、ビット配線２０の上方にワード配線３０が設けられた構成となっている。

ピラー２３の下側には、図１に示すように、半導体基板１に不純物が導入された下部不純物拡散層２１が形成されており、この下部不純物拡散層２１はソース・ドレイン電極の一方として機能する。
また、ピラー２３の上部には、同じく半導体基板１に不純物が導入された上部不純物拡散層３４（図３参照）が形成されており、この上部不純物拡散層３４がソース・ドレイン電極の他方として機能する。

ピラー２３の上部に設けられた上部不純物拡散層３４上には、キャパシタ３２が設けられているが、これは直接上部不純物拡散層３４上に設けられていてもよいし、ポリシリコンまたはタングステン等で形成したコンタクトプラグ３３を介して接続していてもよい。

また、ピラー２３の下側に設けられた下部不純物拡散層２１は、ビット線２０と電気的に接続されている。すなわち、図２に示すように、ビット線２０の両側面２０ａ、２０ｂにピラー２３が形成されているが、ビット線２０は、一方の側面２０ａ（図２では左側）に配置されたピラー２３とのみ下部不純物拡散層２１を介して電気的に接続されている。一方、ビット線２０の他方の側面（図２では右側）のピラー２３とは、絶縁膜８（図３参照）を介して接続されており、電気的に分離されている。

また、ピラー２３の側面２３ａ、２３ｂで、ビット配線２０が配置されていない側面２３ａ（図２では上下の側面）には、ワード配線３０がそれぞれ絶縁膜３２を介して配置されている。
また、ピラー２３を挟むワード配線３０ａ、３０ｂは、それぞれＸ方向に延在しており、端部Ｅ、および各ピラー２３間に設けられた接続部３１を介して接続されており、１つのワード配線３０として機能している。すなわち、ワード配線３０は、図２に示すように、平面視した際に梯子上に形成されている。このように端部Ｅおよび接続部３１を設け、梯子状に形成した結果、ワード配線３０の電気抵抗は低減し、ＭＯＳ型トランジスタを安定して動作させることができる。

また、断面構造についてより詳しく説明すると、図３に示すように、ビット配線２０の上には、絶縁膜３７を介してワード配線３０の接続部３１が設けられており、ワード配線３０の接続部３１の上には絶縁膜３６が設けられている。この絶縁膜の上端が半導体基板１ａの上端となっている。
本実施形態の半導体装置４０は、以上のような構成をしている。

次に、上述した本実施形態の半導体装置４０の製造方法について説明する。なお、以下の図４〜図２１は、図２のＡ−Ａ’間断面を示す断面工程図である。
＜第１溝形成工程＞
まず、図４に示すように、半導体基板１上に酸化シリコン膜２およびマスク窒化シリコン膜３を順次成膜する。
半導体基板１としては、例えばシリコン基板をもちいてよく、酸化シリコン膜２の形成には熱酸化法を用いればよい。また、マスク窒化シリコン膜３の成膜には、例えばプラズマＣＶＤ法を用いればよい。

次に、例えばフォトリソグラフィ技術およびドライエッチング技術を用いて、ビット配線２０を形成する位置に対応するマスク窒化シリコン膜３を除去して、図２のＹ方向に延在するマスクパターンを形成する。その後、マスクパターンが形成されたマスク窒化シリコン膜３をマスクとして、異方性ドライエッチングを行い、半導体基板１に溝４を形成する。
すなわち、溝４は、図２のＹ方向に延在して形成される。なお、溝４の幅は、４５ｎｍ程度に形成し、溝４同士の間隔も同じく４５ｎｍ程度に形成することが好ましい。

次に、図５に示すように、溝４の内壁を覆う酸化シリコン膜５および窒化シリコン膜６を順次成膜し、エッチバックを行って、溝４の側面を覆うサイドウォール１８を形成する。
その後、形成したサイドウォール１８およびマスク窒化シリコン膜３をマスクにして、異法性ドライエッチングを行い、溝１７を形成する。このようにして溝４と溝１７とからなる溝７（第１溝）が形成される。なお、溝７の底部には、後の工程でビット配線２０が埋め込まれる。また、溝７の深さは、半導体基板１の上面１ａから溝７の底面７ａまでの距離Ｌが２５０ｎｍ程度に形成されているのが好ましい。

＜第１絶縁膜形成工程＞
次に、図６に示すように、熱酸化処理を行う。これにより、溝７の内壁で、半導体基板１を構成するシリコンが露出している部分に、酸化シリコン膜８（第１絶縁膜）が形成される。すなわち、溝７の側面および底部側側面に酸化シリコン膜８が形成される。

＜第１半導体膜形成工程＞
次に、溝７内に、第１導電型のドーパントを含む半導体膜を形成する。具体的には、ヒ素（Ａｓ）等のドーパントを含有したポリシリコン膜をプラズマＣＶＤ法によって堆積する。その後、図７に示すように、エッチバックを行うことにより、溝７の底部にポリシリコン膜９（第１半導体膜）を残存させる。
なお、この際、ポリシリコン膜９の上面９ａは、サイドウォール用の窒化シリコン膜６の下端６ａよりも下方に、すなわち酸化シリコン膜８の上端８ａよりも下方に位置するように、エッチバック量の制御を行う。
このようにして、溝７内のうち、酸化シリコン膜８の上端８ａよりも下側の部分に、第１導電型ドーパントを含むポリシリコン膜９を充填する。

＜カーボン膜形成工程＞
次に、図８に示すように、溝７の内部を完全に充填しない膜厚で、カーボン膜１０を形成する。これにより、ポリシリコン膜９の上面９ａおよび溝７の側面は、カーボン膜１０によって覆われることとなる。

なお、カーボン膜１０の例としては、メタン（ＣＨ_４）、アセチレン（Ｃ_２Ｈ_２）、エタン（Ｃ_２Ｈ_６）等のハイドロカーボンを主原料として、プラズマＣＶＤ法によって堆積した非晶質カーボン膜（アモルファス・カーボン膜）を例示することができる。

＜第２絶縁膜形成工程＞
次に、図９に示すように、異方性ドライエッチングを行い、ポリシリコン膜９の上面９ａを覆っているカーボン膜１０のみを除去する。したがって、溝７の側面部分は除去されず、窒化シリコン膜６および酸化シリコン膜８は、露出されずにカーボン膜１０に覆われたままである。

その後、溝７内を充填するとともに、マスク窒化シリコン膜３上を覆うように、プラズマＣＶＤ法等によって酸化シリコン膜１１（第２絶縁膜）を形成する。なお、酸化シリコン膜１１を成膜した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行って上面１１ａを平坦化してもよい。

＜カーボン膜露出工程＞
次に、図１０に示すように、フォトレジスト膜１２を用いて、図２のＹ方向に延在するライン形状のマスクパターンを形成する。
具体的には、フォトレジスト膜１２の幅Ｃを、溝４の幅Ｂと同程度になるようにし、溝４とは距離Ｄだけ位置をずらすように設ける。このようにフォトレジスト膜１２を成膜した結果、平面視した際に、フォトレジスト膜１２によるマスクパターンは、溝７のＹ方向に延在する対向する側面の一方のみ（図１０では右側側面）と重なるように配置されている。

次に、図１１に示すように、フォトレジスト膜１２をマスクとして異方性ドライエッチングを行い、酸化シリコン膜１１の一部を除去する。この際、異方性エッチングは、カーボン膜１０の上部１０ａが露出した時点で停止するようにする。

ここで、フォトレジスト膜１２は、前述のように溝７のＹ方向に延在する側面の一方のみと重なっているので、他方の側面（図１０では左側側面）側が除去されることになる。したがって、フォトレジスト膜１２で覆われた側の溝７の側面（図１０では右側側面）に設けられたカーボン膜１０は、酸化シリコン膜１１で覆われたままとなる。このようにして、溝７内の対向する側面の一方を覆うカーボン膜１０のみの上部を露出する。
ドライエッチング後に、フォトレジスト膜１２は除去する。

＜第１カーボン膜除去工程＞
次に、図１２に示すように、酸素（Ｏ_２）ガスを用いたプラズマアッシング法によって、上部１０ａが露出している側のカーボン膜１０を除去する。これにより、溝７の底部では、カーボン膜１０が除去された側（図１２では左側）の側面のみ、酸化シリコン膜８が露出する。

＜第１絶縁膜除去工程＞
次に、図１３に示すように、例えばフッ酸（ＨＦ）を含有した薬液を用いて湿式エッチングを行うことにより、酸化シリコン膜１１を除去する。
この際、溝７の底部において露出していた酸化シリコン膜８も、薬液にさらされることで除去される。したがって、溝７の底部側側面で、酸化シリコン膜８が除去された領域Ｑでは、半導体基板１の表面が露出していることとなる。なお、溝７の底部側側面で、カーボン膜１０によって覆われている側の酸化シリコン膜８は、カーボン膜１０で覆われているので、そのまま残存する。

＜第２カーボン膜除去工程＞
次に、図１４に示すように、酸素ガスを用いたプラズマアッシング法によって、残存しているカーボン膜１０を除去する。その結果、溝７の底部側でポリシリコン膜９よりも上の側面は、一方（図１４では左側）が半導体基板１の表面が露出しており、他方（図１４では右側）が酸化シリコン膜８によって覆われることになる。

＜埋め込み半導体膜形成工程＞
次に、図１５に示すように、溝７内のポリシリコン膜９上に、第１導電型のドーパントを含む半導体膜を形成する。具体的には、例えばプラズマＣＶＤ法によって、ポリシリコン膜９と同じドーパント（本実施形態ではヒ素）を含有するポリシリコン膜１３（第２半導体膜）で、溝７内を充填する。このようにして、ポリシリコン膜９およびポリシリコン膜１３からなる埋め込み半導体膜１９を形成する。
この際、マスク窒化シリコン膜３上にもポリシリコン膜１３が堆積するようにする。

次に、図１６に示すように、溝７内にポリシリコン膜１３を残存させるようにしながら、エッチバックを行う。この際、半導体基板１の露出している領域Ｑが、ポリシリコン膜１３で覆われた状態となるように、エッチバック量を制御する。

この残存するポリシリコン膜９とポリシリコン膜１３は一体となって、ビット配線２０（配線層）として機能し、ビット配線２０は、領域Ｑにおいて、半導体基板１と接触している。
一方、溝７の底部側側面で、領域Ｑと対向する側面では、ビット配線２０と半導体基板１の間には酸化シリコン膜８が設けられており、絶縁されている。

＜拡散層形成工程＞
次に、図１７に示すように、例えば高温の窒素雰囲気中でアニール処理を行う。これにより、ポリシリコン膜９ないしポリシリコン膜１３に含有していたドーパント（本実施形態ではヒ素）が、半導体基板１内に拡散し、下部不純物拡散層２１（拡散層）が形成される。
アニール処理の具体例としては、ランプアニール装置を用い、１０００℃の窒素雰囲気中で、５〜１０秒程度の加熱条件で処理する方法が挙げられる。
このようにして、下部不純物拡散層２１は、半導体基板１内でビット配線２０と直接接触している部分近傍に形成される。

そして、下部不純物拡散層２１は、ＭＯＳトランジスタのソース・ドレイン電極の一方として機能する。
なお、後続の工程で加わる熱履歴によって、下部不純物拡散層２１が形成される場合には、独立したアニール処理を実施しなくてもよい。

下部不純物拡散工程の後は、図１８に示すように、溝７内に酸化シリコン膜等の層間絶縁膜２２を成膜する。
その後は、公知の手段を用いて、溝７を第３絶縁膜（図示略）で充填する。その後、ワード配線３０を形成する位置で、溝７の延在する方工と直交するＸ方向（図２参照）に延在する第２溝（図示略）を半導体基板に形成し、当該第２溝および溝７とで区画された半導体基板１に凸状に残存するピラー２３を形成する。また、公知の手段を用いて、第２溝内にゲート絶縁膜３２を形成し、ゲート絶縁膜３２と接するように第２溝内に導電膜を形成し、導電膜の中央部を除去することでワード配線３０（ゲート電極）を形成する。これにより、ワード配線３０がゲート絶縁膜３２を解してピラー２３と接するようなる。また、ピラー２３の上部に、第１導電型ドーパントを混入して上部不純物拡散領域３４（上部拡散層）を形成し、この上部不純物拡散領域３４上にキャパシタ３２を形成する。このようにして、図１ないし図３に示した半導体装置４０を形成する。

本実施形態の半導体装置の製造方法によれば、溝７の側面の一方のみを覆うカーボン膜１０を形成した状態で、酸化シリコン膜８と酸化シリコン膜１１を除去する。これにより、溝７の内部にフォトレジスト膜のパターニングを形成することなく、溝７の側面の片側のみ半導体基板１の表面を露出させることができる。

また、本実施形態の半導体装置の製造方法では、カーボン膜１０を用いているところ、カーボン膜１０は酸素プラズマによるアッシングによって容易に除去することが可能であり、溝７の側面の片側のみ半導体基板１の表面を精度よく露出させることができる。

［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、第１の実施形態の変形例であり、同様の部分については説明を省略する。

本実施形態では、第１の実施形態と異なり、埋め込み半導体膜１９を形成した後、エッチバック等を行うことなく、下部不純物拡散工程を経た後に、埋め込み半導体膜１９を除去する点が異なる。
具体的には、図１９に示すように、第１の実施形態と同様に溝７内にポリシリコン膜１３を導入して、埋め込み半導体膜１９を形成した後、エッチバック等を行うことなく、そのまま高温の窒素雰囲気中でアニール処理を行う。
この際、ポリシリコン９ないしポリシリコン膜１３に含有していた不純物は、半導体基板１に拡散し、下部不純物拡散層２１が形成される。

次に、図２０に示すように、溝７内を充填しているポリシリコン膜９およびポリシリコン膜１３をドライエッチングにより除去する。これにより、溝７の底面７ａを覆う酸化シリコン膜８が露出する。
なお、この際、ポリシリコン膜９およびポリシリコン膜１３を全部除去しても構わないが、半導体基板１とポリシリコン膜１３が直接接触していた領域には、ポリシリコン膜１３が薄膜１３ａとして残存していても構わない。

次に、図２１に示すように、溝７内に金属膜２４を充填し、金属膜２４が下部不純物拡散層２１と接触するようにしながら、エッチバックを行うことで溝７の底部に金属膜２４を残存させる。これにより、残存した金属膜２４は下部不純物拡散層２１と直接または薄膜１３ａとなったポリシリコン膜１３を介して導通し、ビット配線２０（配線層）として機能する。
金属膜２４としては、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜からなるバリア膜上にタングステン（Ｗ）を堆積した構造を例示できる。
ビット配線２０を形成した後は、第１の実施形態と同様にワード配線３０、キャパシタ３２等を形成する。

本実施形態でも第１の実施形態と同様の効果を得ることができる。
加えて、ビット配線２０を金属膜２４で構成するので、電気抵抗を低減し、高性能なメモリセルを製造することができる。

以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、縦型ＭＯＳトランジスタのメモリセルを形成する場合について説明したが、溝の底部側面に不純物拡散層を設け、当該不純物拡散層と溝の底部に設けた配線とを接続する半導体装置であれば、どのようなものであっても構わない。

本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。

１・・・半導体基板、７・・・溝（第１溝）、８・・・酸化シリコン膜（第１絶縁膜）、９・・・ポリシリコン膜（第１導電膜）、１０・・・カーボン膜、１１・・・酸化シリコン膜（第２絶縁膜）、１３・・・ポリシリコン膜（第２導電膜）、２０・・・ビット線、２１・・・下部不純物拡散層、２３・・・ピラー、２４・・・金属膜（第３導電膜）、３０・・・ワード配線、３４・・・上部不純物拡散層

Claims (8)

1. 半導体基板に、一方向に延在する第１溝を形成する第１溝形成工程と、
   前記第１溝の底部側の側面に、第１絶縁膜を形成する第１絶縁膜形成工程と、
   前記第１溝内のうち、前記第１絶縁膜の上端よりも下側の部分に、第１導電型ドーパントを含む第１半導体膜を充填する第１半導体膜形成工程と、
   前記第１半導体膜上の前記第１溝の側面にカーボン膜を形成するカーボン膜形成工程と、
   前記第１溝内を、第２絶縁膜で充填する第２絶縁膜形成工程と、
   前記第１溝内の対向する側面の一方を覆う前記カーボン膜の上部を露出するように前記第２絶縁膜をエッチングするカーボン膜露出工程と、
   上部が露出した前記カーボン膜を除去し、前記第１絶縁膜の一部を露出させる第１カーボン膜除去工程と、
   前記第２絶縁膜と露出された前記第１絶縁膜を除去し、前記半導体基板の一部を露出する第１絶縁膜除去工程と、
   残存する前記カーボン膜を除去する第２カーボン膜除去工程と、
   前記第１溝内の前記第１半導体膜上に、第１導電型ドーパントを含む第２半導体膜を充填することにより、前記第１半導体膜および前記第２半導体膜からなる埋め込み半導体膜を前記第１溝内に形成する埋め込み半導体膜形成工程と、
   前記埋め込み半導体膜中の前記第１導電型ドーパントを前記露出した半導体基板に拡散させて前記半導体基板に拡散層を形成する拡散層形成工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第１カーボン膜除去工程において、酸素プラズマを用いて、上部が露出した前記カーボン膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１溝形成工程は、
   前記半導体基板上にマスクパターンを形成する工程と、
   前記マスクパターンを用いてドライエッチングを行い、前記半導体基板に溝を形成する工程と、
   前記溝内の側面を覆う絶縁膜サイドウォールを形成する工程と、
   前記マスクパターンおよび前記絶縁膜サイドウォールをマスクとして用いてドライエッチングを行い、前記溝の底部の前記半導体基板をさらに除去する工程と、を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第１絶縁膜と前記第２絶縁膜を共に酸化シリコン膜で形成し、
   前記第１絶縁膜除去工程において、フッ酸を含有した薬液を用いた湿式エッチングを行って、前記第１絶縁膜と前記第２絶縁膜を同時に除去することを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記埋め込み半導体膜形成工程後、前記埋め込み半導体膜の一部を除去し、前記第１溝内に残存した前記埋め込み半導体膜からなる配線層を形成してから、前記拡散層形成工程を行うことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
6. 前記拡散層形成工程後、前記埋め込み半導体膜の全部を除去し、前記第１溝内に金属膜を前記拡散層に接するように形成して配線層とすることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
7. 前記拡散層形成工程後、前記埋め込み半導体膜のうち、前記拡散層に接する薄膜を残して除去し、前記第１溝内に金属膜を前記薄膜に接するように形成して配線層とすることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
8. 前記第１溝を第３絶縁膜で埋めたのち、前記第１溝と直行する第２溝を前記半導体基板に形成して、前記第１溝と前記第２溝とで区画されたピラーを設ける工程と、
   前記第２溝から露出する前記ピラーの側壁面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜に接するゲート電極を形成する工程と、
   前記ピラーの上部に第１導電型ドーパントを拡散させて上部拡散層を形成する工程と、を有することを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。

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