CN109003987A - 存储器元件及其制作方法 - Google Patents

Abstract

一种存储器元件，包括：多层堆叠结构(multi‑layers stack)、电荷储存层、第一通道层以及串列选择(String Selection，SSL)开关。多层堆叠结构包括交错堆叠的多个导体层和绝缘层以及至少一个第一贯穿开口，贯穿这些绝缘层和导体层。电荷储存层毯覆于第一贯穿开口的侧壁上。第一通道层位于第一贯穿开口中。串列选择开关，位于多层堆叠结构上，包括：第二通道层、栅极介电层和栅极。第二通道层位于第一通道层上方，并与第一通道层电性接触。栅极介电层位于第二通道层上，且具有与电荷储存层相异的材质。栅极位于栅极介电层上。

Description

存储器元件及其制作方法

技术领域

本发明书是有关于一种存储器元件及其制作方法。特别是有关于一种非易失性存储器(Non-Volatile Memory，NVM)及其制作方法。

背景技术

非易失性存储器元件，例如闪存，具有在移除电源时亦不丢失储存于存储单元中的信息的特性。已广泛运用于用于便携式音乐播放器、移动电话、数码相机等的固态大容量存储应用。三维非易失性存储器元件，例如垂直通道式(Vertical-Channel，VC)三维闪存元件，具有许多层堆叠结构，可达到更高的储存容量，更具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度。

形成典型三维非易失性存储器元件的方法，包括下述步骤：首先形成包含有彼此交错堆叠的多个绝缘层和导电层的多层叠结构(multi-layers stack)。并以刻蚀工艺在多层叠结构中形成至少一条沟槽，将多层叠结构区分为多个脊状多层叠层(ridge-shapedstacks)，使每一脊状多层叠层都包含多条由图案化导电层所形成的导电条带。再于沟槽的侧壁上依序形成包含有硅氧化物-氮化硅-硅氧化物(ONO结构)电荷储存层和通道层，进而在脊状多层叠层的每一个导电条带与电荷储存层和通道层三者重叠的位置上，定义出多个开关结构(switch)。其中，只有位于脊状多层叠层堆叠中间阶层的开关结构，可以用来作为存储单元，并通过通道层串接形成存储单元串列。位于脊状多层叠层堆叠的顶部阶层的开关结构则是作为存储单元串列的串列选择(String Selection，SSL)开关。

由于，串列选择开关包含有电荷储存层，并且通过通道层与存储单元串接。因此当存储单元进行写入/抹除操作时，串列选择开关和接地选择开关的电荷储存层会被充电，造成串列选择开关和接地选择开关的临界电压改变。而为了可靠地控制存储单元的操作，串列选择开关的临界电压必须保持稳定。需要增加额外的控制电路来对串列选择开关和接地选择开关施加电压，以补偿写入/抹除操作所造成的临界电压偏移效应。不仅会增加三维非易失性存储器元件的电力消耗，也影响三维非易失性存储器元件的操作效率。

因此，有需要提供一种先进的存储器元件及其制作方法，来解决现有技术所面临的问题。

发明内容

本说明书的一实施例揭露一种存储器元件，包括：多层堆叠结构(multi-layersstack)、电荷储存层、第一通道层以及串列选择(String Selection，SSL)开关。多层堆叠结构包括交错堆叠的多个导体层和绝缘层以及至少一个第一贯穿开口，贯穿这些导体层。电荷储存层毯覆于第一贯穿开口的侧壁上。第一通道层位于第一贯穿开口中。串列选择开关，位于多层堆叠结构上，包括：第二通道层、栅极介电层和栅极。第二通道层位于第一通道层上方，并与第一通道层电性接触。栅极介电层位于第二通道层上，且具有与电荷储存层相异的材质。栅极位于栅极介电层上。

本说明书的另一实施例揭露一种存储器元件的制作方法，包括下述步骤：首先，形成一个多层堆叠结构，使其包括交错堆叠的多个导体层和绝缘层以及至少一个第一贯穿开口，贯穿这些绝缘层和导体层。形成电荷储存层，毯覆于第一贯穿开口的一侧壁上；并于第一贯穿开口中形成第一通道层，藉以于这些导体层、电荷储存层和第一通道层的多个重叠区域(intersection points)上定义出多个存储单元。再于多层堆叠结构上形成串列选择开关，使串列选择开关包括：第二通道层、栅极介电层和栅极。第二通道层位于第一通道层上方，并与第一通道层电性接触。栅极介电层位于第二通道层上，具有与电荷储存层相异的材质。栅极位于栅极介电层上。

根据上述实施例，本说明书是在提供一种存储器元件及其制作方法。其是在存储器元件的多层堆叠结构上方，单独地形成一个包含通道层、栅极介电层和栅极的串列选择开关，与位于多层堆叠结构中的存储单元串列串接，并且使串列选择开关的通道层与存储单元串列中的电荷储存层具有不同的材料。可防止串列选择开关在存储单元写入/抹除操作时，因充电而改变临界电压。因此，不需要额外的控制电路来补偿写入/抹除操作所造成的临界电压偏移效应。可减少存储器元件的电力消耗，同时促进存储器元件的操作效率。

为了对本说明书的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A至图1K为根据本说明书的一实施例所绘示的制作半导体元件的工艺结构剖面示意图；以及

图2A至图2C为根据本说明书的另一实施例所绘示的制作存储器元件的工艺结构剖面示意图。

【符号说明】

100、200：存储器元件 101：半导体基材

102：牺牲层 103：绝缘层

104：电荷储存层 105：第一通道层

106：第二贯穿开口 107：空间

108：导体层 109：存储单元串列

109a：存储单元 110：多层堆叠结构

110a：第一贯穿开口 111：介电隔离层

112：接触插塞 113：绝缘材料

115：焊垫 114：第二通道层

116：图案化硬掩模层 116a：覆盖层

116b：氮化硅层 117：栅极介电层

118：栅极 118′：导电材质层

119：介电层 120：串列选择开关

121：凹室 122：绝缘材料

123：保护层 124、224：位线

201：通孔 202：间隙壁

具体实施方式

本说明书是提供一种存储器元件及其制作方法，可改善存储器元件的操作效率。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为优选实施例，并配合所附附图作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中普通技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1J，图1A至图1J为根据本说明书的一实施例所绘示的制作存储器元件100的工艺结构剖面示意图。在本实施例之中，存储器元件100可以是(但不限于)一种具有垂直通道的NAND存储器元件。制作存储器元件100的方法包括下述部骤：首先，提供一个半导体基材101。之后，于半导体基材101上形成一个多层堆叠结构110。在本说明书的一些实施例中，半导体层基材101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成。多层堆叠结构110，包括交错堆叠的多个牺牲层102和多个绝缘层103。其中，牺牲层102和绝缘层103相互平行，并且沿着Z轴方向彼此交错堆叠在半导体层基材101上。其中，位于最底层的绝缘层103与半导体层基材101接触；且通过绝缘层103使牺牲层102与半导体层基材101电性隔离(如图1A所绘示)。

在本说明书的一些实施例中，牺牲层102和绝缘层103可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，所制作而成。而且，牺牲层102和绝缘层103的材料必须不同。例如，牺牲层102可以是由含硅氮化物(nitride)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。绝缘层103可以由与牺牲层102不同的介电材料，例如硅氧化物、碳化硅(silicon carbide)、硅酸盐或上述的任一组合，所构成。在本实施例中，牺牲层102由氮化硅所构成。绝缘层103由厚度实质由二氧化硅(SiO₂)所构成。牺牲层102的厚度实质介于100埃至600埃之间，优选是介于200埃至400埃之间。绝缘层103的厚度也实质介于100埃至600埃之间，优选是介于200埃至400埃之间。

接着，对多层堆叠结构110进行刻蚀工艺，以形成多个第一贯穿开口110a，贯穿牺牲层102，藉以将位于多层堆叠结构110最底层的一部分绝缘层103暴露于外。在本说明书的一些实施例中，形成第一贯穿开口110a的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层堆叠结构110进行刻蚀。藉以在多层堆叠结构110之中形成多个沿着Z轴方向向下延伸的贯穿孔，将位于贯穿开口110a的底面的一部分绝缘层103，以及用来作为贯穿开口110a的侧壁的一部分绝缘层103和牺牲层102暴露出来。

之后，于第一贯穿开口110a的侧壁上依序形成电荷储存层104和第一通道层105，并使电荷储存层104夹设于第一通道层105和经由第一贯穿开口110a暴露于外的一部分牺牲层102之间。再以绝缘材料113，例如二氧化硅或其他合适的介电材料，填充第一贯穿开口110a(如图1B所绘示)。在本说明书的一些实施中，电荷储存层104可以是一种包括，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)。第一通道层105可以由未掺杂的多晶硅、未掺杂的硅锗(silicon-germanium，SiGex)、锗(germanium)或氧化铟镓锌(gallium indium zincoxide，GIZO)等材质所构成。绝缘材料113可以包括二氧化硅。

之后，进行另一个刻蚀工艺，在多层堆叠结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层堆叠结构110的第二贯穿开口106，并将一部分的半导体层基材101、绝缘层103和牺牲层102暴露于外(如图1C所绘示)。在本说明书的一些实施例中，第二贯穿开口106由多个贯穿多层堆叠结构110的狭缝(slits)所构成。

后续，移除剩余的牺牲层102。在本实施例之中，采用磷酸(H₃PO₄)溶液通过第二贯穿开口106将剩余的牺牲层102予以移除，藉以在绝缘层103之间形成多个空间107并将一部分的电荷储存层104暴露于外。之后，以沉积工艺，例如低压化学气相沉积工艺，在用来定义空间107中形成多个导体层108填充于被移除的剩余牺牲层102原来的位置上(空间107之中)，进而在每一个导体层108、电荷储存层104和第一通道层105重叠的区域形成一个存储单元109a，并在多层堆叠结构110中形成至少一条包含多个存储单元109a由第一通道层105垂直串接而成的存储单元串列109。

在本说明书的一些实施例中，导体层108可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，导体层108可以是材质为，例如钨(W)、氮化钛(TiN)、氮化钽(TaN)或上述的任意组合，的金属层。在本说明书的另一些实施例中，形成导体层108之前，还可以在由电荷储存层104以及绝缘层103用所定义的空间107的侧壁上形成材质为，例如氧化铝(Al₂O₃)、氧化铪(hafnium oxide，HfO_x)、氧化锆(zirconium oxide，ZrO_x)或上述的任意组合，的高介电系数衬里层(未绘示)。

接着，于第二贯穿开口106的侧壁上形成介电隔离层111，并在第二贯穿开口106中形成一个接触插塞112(如图1D所绘示)。在本说明书的一些实施例之中，形成介电隔离层111和接触插塞112的步骤包括：先以沉积工艺，于第二贯穿开口106的侧壁与底部形成外延硅薄膜。之后，再进行低温硅氧化工艺(Low Temperature Oxidation，LTO)。在300℃至450℃的温度下通过反应气体，藉以在第二贯穿开口106的侧壁与底部形成材质为硅氧化物的层。在移除位于第二贯穿开口106的底部的一部分介电隔离层111之后，通过沉积工艺，例如低压化学气相沉积工艺，于第二贯穿开口106中填充导电材料，例如掺杂或无掺杂的多晶硅、金属硅化物、金属(例如，钛(Ti)、钨、铝(Al)、铜(Cu)、金(Au)、银(Ag)或上述的合金)、金属氧化物(例如，氮化钛(TiN))或其他合适的导电材质，藉以在第二贯穿开口106中形成接触插塞112，与半导体层基材101电性接触；并且通过介电隔离层111与导体层108电性隔离。

后续，于第一贯穿开口110a中形成一个焊垫115与第一通道层105电性接触。在本实施例中，形成焊垫115的步骤包括：先进行一个回蚀工艺，移除位于第一贯穿开口110a中的一部分绝缘材料113。再形成掺杂多晶硅(硅锗或锗)层(未绘示)覆盖多层堆叠结构110并且填充第一贯穿开口110a。之后，以位于多层堆叠结构110的顶部的绝缘层103为停止层，对掺杂多晶硅层(未绘示)进行平坦化工艺，例如化学机械研磨(Chemical MechanicalPolishing，CMP)，移除位于顶部的绝缘层103上方的一部分多晶硅层(未绘示)，而形成焊垫115，并经由第一贯穿开口110a暴露于外(如图1E所绘示)。

值得注意的是，虽然上述实施例所述的电荷储存层104、第一通道层105、绝缘材料113以及焊垫115，形成于第二贯穿开口106之后。但在本书明书的一些实施例之中，形成电荷储存层104、第一通道层105、绝缘材料113以及焊垫115的步骤，可以在第二贯穿开口106形成之前实施。

形成焊垫115之后，可以在多层堆叠结构110和焊垫115上形成，例如厚度范围实质介于800埃(angstrom，)至1000埃，材质例如(但不限定)为多晶硅层，的通道材料层(未绘示)，与焊垫115电性接触。并在通道材料层上方形成一个图案化硬掩模层116，例如包括相互堆叠的氧化硅覆盖层(capping layer)116a和氮化硅层116b。再以图案化硬掩模层116为刻蚀掩模进行刻蚀，移除一部分通道材料层，使剩余的通道材料层具有多个柱状结构。其中，每一个柱状结构可用来作为后述的串列选择开关120的通道层(以下简称第二通道层114)(如图1F所绘示)。

在本说明书的一些实施例中，第二通道层114对准位于第一贯穿开口106中的焊垫115，并通过焊垫115与第一通道层105电性连接。第二通道层114垂直Z轴的截面尺寸实质小于焊垫115垂直Z轴的截面尺寸。由于，焊垫115由填充于第一贯穿开口110a中的掺杂多晶硅所形成。第二通道层114的柱状结构的截面尺寸实质小于对应的第一贯穿开口110a的截面尺寸。且相较于毯覆于第一贯穿开口110a侧壁的第一通道层105，焊垫115的截面尺寸远大于第一通道层105的截面尺寸。故而，焊垫115可提供柱状结构114相当大的工艺裕度(process window)来与第一通道层105电性接触。

然后，在第二通道层114上形成栅极介电层117(如图1G所绘示)。在本书明书的一些实施例中，栅极介电层117的形成包括：进行氧化工艺(例如低温硅氧化工艺)，藉以于焊垫115的上表面和第二通道层114的侧壁表面形成硅氧化物层。但形成栅极介电层117的方式并不以此为限。在本书明书的另一些实施例中，栅极介电层117的形成包括：沉积工艺，例如低压化学气相沉积工艺，于多层堆叠结构110、焊垫115、图案化硬掩模层116和第二通道层114表面沉积介电材质层(未绘示)，例如硅氧化物层或高介电系数材料层；再以刻蚀工艺图案化此介电材质层，以于焊垫115的上表面和第二通道层114的侧壁表面形成栅极介电层117。

之后，在栅极介电层117上方形成栅极。在本书明书的一些实施例中，栅极的形成可以包括下述步骤：先于一部分多层堆叠结构110、栅极介电层117和硬掩模层116上方形成一导电材质层118′(如图1H所绘示)。接着，采用，例如刻蚀工艺，图案化导电材质层118′，使剩余的导电材质层118′至少覆盖栅极介电层117和硬掩模层116。之后，于图案化后的导电材质层118′和多层堆叠结构110上方形成一介电层119。再以图案化硬掩模层116为停止层，进行平坦化工艺，移除一部分介电层119和一部分导电材质层118′。其中，第二通道层114的一柱状结构以及位于柱状结构的侧壁上的剩余导电材质层118′和栅极介电层117可以共同构成一个串列选择开关120(如图1I所绘示)。其中，剩余的导电材质层118′可以作为串列选择开关120的栅极(以下简称栅极118)。

在本说明书的一些实施例之中，构成导电材质层118′的材料可以是，例如掺杂或无掺杂的多晶硅、金属硅化物、金属(例如，钛、钨、铝、铜、金、银或上述的合金)、金属氧化物(例如，氮化钛)或其他合适的导电材质。介电层119可以包括二氧化硅。栅极介电层117可以包括硅氧化物，且栅极介电层117的厚度，实质小于电荷储存层104的厚度。在本实施例之中，栅极介电层117的厚度实质介于30埃至150埃之间，优选是介于60埃至80埃之间。

然后，再采用包含磷酸(Phosphoric acid，H₃PO₄)、氢氧化铵(Ammoniumhydroxide，NH₄OH)和硝酸(Nitric acid，HNO₃)的PAN溶液来移除氮化硅层116b以及一部分的栅极118和介电层119，藉以于介电层119中形成凹室121，将氧化硅覆盖层116a、一部分的栅极介电层117和栅极118暴露于外(如图1J所绘示)。

后续，以绝缘材料122，例如氮化硅，填充凹室121。在平坦化绝缘材料122之后，于介电层119和绝缘材料122上方形成保护层123，并形成位线124穿过保护层123和氧化硅覆盖层116a，而与第二通道层114电性接触，且通过绝缘材料122使第二通道层114与位线124电性隔离。最后，再经由一连串后段工艺(未绘示)，完成存储器元件100(如图1K所绘示)的制备。

由于，串列选择开关120并未与存储器串列109同时形成；且串列选择开关120的通道层(第二通道层114)与存储单元109a的电荷储存层104材质并不相同。换句话说，串列选择开关120并未包含任何电荷储存层。因此，当存储单元109a进行写入抹除操作时，串列选择开关120不会因为通道层被充电，而产生临界电压偏移的问题。故而，不需要采用额外的控制步骤，对串列选择开关120施加额外的电流，来维持串列选择开关120临界电压的稳定。不会增加非易失性存储器元件的电力消耗，且可增进存储器元件100的操作效率。

请参照图2A至图2C，图2A至图2C为根据本说明书的另一实施例所绘示的制作存储器元件200的工艺结构剖面示意图。在本实施例之中，存储器元件200的结构大致与第1K图所绘示的存储器元件100类似，差别在于存储器元件200的位线224的结构及其制作方法，与存储器元件100的位线124有所不同。由于，存储器元件200的其他元件的制作方式与材料已详述于图1A至图1I的实施例之中，相同的工艺并不再此赘述。以下仅详述制作串列选择开关200的方法。

位线224的制作由图1I开始，包括下述步骤：首先于图1I所绘示的图案化硬掩模层116、介电层119和栅极118上形成保护层123。然后，采用，例如刻蚀工艺，藉以形成通孔(via)201穿过保护层123和图案化硬掩模层116，将一部分的第二通道层114暴露于外(如图2A所绘示)。接着，于通孔201的侧壁上形成间隙壁(spacer)202(如图2B所绘示)。再以导电材料，例如钨，填充于通孔201之中，以形成位线224，与第二通道层114电性接触，并通过剩余的图案化硬掩模层116和间隙壁202使第二通道层114与位线224电性隔离。最后，再经由一连串后段工艺(未绘示)，完成存储器元件200(如图2C所绘示)的制备。

根据上述实施例，本说明书是在提供一种存储器元件及其制作方法。其是在存储器元件的多层堆叠结构上方，形成一个独立的串列选择开关，与位于多层堆叠结构中的存储单元串列串接，以取代包含有电荷储存层的串列选择开关。可以减少非易失性存储器元件的电力消耗，同时促进非易失性存储器元件的操作效率。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种存储器元件，包括：

一多层堆叠结构(multi-layers stack)，包括交错堆叠的多个导体层和多个绝缘层以及至少一第一贯穿开口，贯穿该些导体层；

一电荷储存层，毯覆于该第一贯穿开口的一侧壁上；

一第一通道层，位于该第一贯穿开口中；以及

一串列选择(String Selection，SSL)开关，位于该多层堆叠结构上，包括：

一第二通道层，位于该第一通道层上方，并与该第一通道层电性接触；

一栅极介电层，位于该第二通道层上，且具有与该些电荷储存层相异的一材质；以及

一栅极，位于该栅极介电层上。

2.根据权利要求1所述的半导体元件，其中该第二通道层包括一柱状结构，具有小于该第一贯穿开口的一截面尺寸；

该栅极介电层包括一氧化硅材质层或一高介电系数材料，且具有小于该些电荷储存层的一厚度；

该第二通道层包括多晶硅；该栅极包括一金属。

3.根据权利要求1所述的半导体元件，还包括：

多个存储单元，位于该些导体层、该电荷储存层和该第一通道层的多个重叠区域(intersection points)上，并通过该第一通道层彼此串连；

一焊垫(pad)，位于该第一通道层与该第二通道层之间，并通过该焊垫导通该第一通道层和该第二通道层；

一位线(Bit Line，BL)，位于该第二通道层上，并与该第二通道层电性接触；

一绝缘材料，位于该位线与该栅极之间，藉以将二者电性隔离；

一半导体基材，其中该些绝缘层和该些导体层堆叠于其上；以及

一接触插塞，贯穿该些绝缘层和该些导体层，并与该半导体基材电性接触。

4.一种存储器元件的制作方法，包括：

形成一多层堆叠结构，使其包括交错堆叠的多个导体层和多个绝缘层以及至少一第一贯穿开口，贯穿该些绝缘层和该些导体层；

形成一电荷储存层，毯覆于该第一贯穿开口的一侧壁上；

于该第一贯穿开口中形成一第一通道层，藉以于该些导体层、该电荷储存层和该第一通道层的多个重叠区域(intersection points)上定义出多个存储单元；以及

于该多层堆叠结构上形成一串列选择开关，使该串列选择开关包括：

一第二通道层，位于该第一通道层上方，并与该第一通道层电性接触；

一栅极介电层，位于该第二通道层上，且具有与该电荷储存层相异的一材质；以及

一栅极，位于该栅极介电层上。

5.根据权利要求4所述的存储器元件的制作方法，其中该些存储单元的形成，包括：

于一半导体基材上形成多个牺牲层和该些绝缘层交错堆叠；

形成该第一贯穿开口，穿过该些牺牲层；

于该第一贯穿开口的至少一侧壁上依序形成该电荷储存层和该第一通道层；

形成一第二贯穿开口，穿过该些牺牲层和该些绝缘层；

通过该第二贯穿开口移除该些牺牲层；以及

于该些牺牲层的原来位置上，形成该些导体层。

6.根据权利要求5所述的存储器元件的制作方法，还包括：

于该第二贯穿开口的一侧壁形成一介电隔离层；以及

以一导电材料填充该第二贯穿开口，形成一接触插塞与该半导体基材电性接触。

7.根据权利要求5所述的存储器元件的制作方法，该第二通道层的形成包括：

于该第一贯穿开口中形成一焊垫与该第一通道层电性接触；

形成一多晶硅层，覆盖该多层堆叠结构和该焊垫；

以一图案化硬掩模层为一刻蚀掩模，刻蚀该多晶硅层，藉以形成该第二通道层，对准该焊垫，且与该焊垫电性连接。

8.根据权利要求7所述的存储器元件的制作方法，该栅极的形成包括：

形成一图案化导电材质层，覆盖该多层堆叠结构、该栅极介电层和该图案化硬掩模层；

形成一介电层，覆盖该图案化导电材质层和该多层堆叠结构；以及

以该图案化硬掩模层为一停止层进行一平坦化工艺，以移除一部分该介电层和一部分该图案化导电材质层。

9.根据权利要求7所述的存储器元件的制作方法，还包括：

部分地移除该介电层、该图案化硬掩模层和该栅极，以于该介电层中形成至少一凹室，将一部分的该栅极介电层和该栅极暴露于外；

以一绝缘材料填充该凹室；以及

形成一位线，与该第二通道层电性接触，并通过该绝缘材料使该栅极与该位线电性隔离。

10.根据权利要求7所述的存储器元件的制作方法，还包括：

形成一保护层，覆盖于该介电层、该图案化硬掩模层和该栅极；

进行一刻蚀工艺，移除一部分该保护层和该图案化硬掩模层，以形成一通孔(via)，将一部分的该第二通道层暴露于外；

于该通孔的一侧壁上形成一间隙壁(spacer)；以及

于该通孔中形成一位线，与该第二通道层电性接触，并通过该图案化硬掩模层与该间隙壁使该栅极与该位线电性隔离。