JP2000021848A - エッチング方法 - Google Patents
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】
【課題】 対レシ゛スト選択比を高くすることにより、マスクと
なるレシ゛ストのエッチンク゛後残膜を確保し、ハ゜ターンの肩落ちを防
ぐエッチンク゛方法を提供する。 【解決手段】 シリコン基板1表面には、フィールト゛酸化膜5およ
びMOSトランシ゛スタ６が形成されている。フィールト゛酸化膜5および
MOSトランシ゛スタ6表面には、層間絶縁膜7が形成されている。こ
の層間絶縁膜7には、コンタクトホール8が開口形成され、容量電極
となるホ゜リシリコン9が例えばCVD(化学気相成長)法などで、60
0〜800nmの膜厚において堆積される。そして、ホ゜リシリコン9表
面には、レシ゛スト4が形成される。このレシ゛スト4は、所定の形状
にハ゜ターニンク゛される。こうして形成されたレシ゛スト4をマスクにし
て、ホ゜リシリコン9は、所定のハ゜ターン形状にエッチンク゛される。ここ
で、ホ゜リシリコン層9のエッチンク゛において、例えば、Cl2:150sccm、H
Br:450sccm、CHF3:100sccm、圧力:100mTorr、上部対向電極
15におけるRFハ゜ワー:500W、および下部対向電極13における
RFハ゜ワー:300Wの条件を用いる。
なるレシ゛ストのエッチンク゛後残膜を確保し、ハ゜ターンの肩落ちを防
ぐエッチンク゛方法を提供する。 【解決手段】 シリコン基板1表面には、フィールト゛酸化膜5およ
びMOSトランシ゛スタ６が形成されている。フィールト゛酸化膜5および
MOSトランシ゛スタ6表面には、層間絶縁膜7が形成されている。こ
の層間絶縁膜7には、コンタクトホール8が開口形成され、容量電極
となるホ゜リシリコン9が例えばCVD(化学気相成長)法などで、60
0〜800nmの膜厚において堆積される。そして、ホ゜リシリコン9表
面には、レシ゛スト4が形成される。このレシ゛スト4は、所定の形状
にハ゜ターニンク゛される。こうして形成されたレシ゛スト4をマスクにし
て、ホ゜リシリコン9は、所定のハ゜ターン形状にエッチンク゛される。ここ
で、ホ゜リシリコン層9のエッチンク゛において、例えば、Cl2:150sccm、H
Br:450sccm、CHF3:100sccm、圧力:100mTorr、上部対向電極
15におけるRFハ゜ワー:500W、および下部対向電極13における
RFハ゜ワー:300Wの条件を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
生成におけるシリコン膜のエッチング方法に係わるもの
である。
生成におけるシリコン膜のエッチング方法に係わるもの
である。
【０００２】
【従来の技術】近年のＤＲＡＭ（ダイナミック・ランダ
ムアクセスメモリ）デバイスでは、容量構造として、片
側の容量電極となるポリシリコンを加工したスタック，
シリンダー，フィン構造や、それらにＨＳＧ処理を施し
た構造が用いられている。容量値を増やすためには、大
きな表面積を稼ぐことができるシリンダーやフィン構造
が望ましいが、工程数の増加は避けられない問題となっ
ている。
ムアクセスメモリ）デバイスでは、容量構造として、片
側の容量電極となるポリシリコンを加工したスタック，
シリンダー，フィン構造や、それらにＨＳＧ処理を施し
た構造が用いられている。容量値を増やすためには、大
きな表面積を稼ぐことができるシリンダーやフィン構造
が望ましいが、工程数の増加は避けられない問題となっ
ている。
【０００３】そこで、工程数を増加させないために、ス
タック構造の容量構造が望まれている。しかし、年々微
細化しているデバイス構造では、当然容量部が占める面
積は年々小さくなっている。かつ、要求される容量値は
変化しないので、足りない容量値を稼ぐために、スタッ
ク構造は従来より厚くなっている。従って、現在のエッ
チングでは、この厚いポリシリコン層をエッチングする
ことが要求されている。
タック構造の容量構造が望まれている。しかし、年々微
細化しているデバイス構造では、当然容量部が占める面
積は年々小さくなっている。かつ、要求される容量値は
変化しないので、足りない容量値を稼ぐために、スタッ
ク構造は従来より厚くなっている。従って、現在のエッ
チングでは、この厚いポリシリコン層をエッチングする
ことが要求されている。
【０００４】従来のシリコン層のエッチング方法を図１
を参照して説明する。図１は従来のエッチング方法によ
るシリコン層の工程を説明する半導体集積回路の断面図
を示している。
を参照して説明する。図１は従来のエッチング方法によ
るシリコン層の工程を説明する半導体集積回路の断面図
を示している。
【０００５】図１０に示すようにシリコン基板１表面に
は、酸化膜層２が形成されている。また、この酸化膜層
２の表面には、ポリシリコン層３が形成され手いる。さ
らに、このポリシリコン層３表面には、マスクとなるレ
ジスト４がパターニングされている。図１０に示すデバ
イス構造において、ポリシリコン層３をエッチングする
場合、従来の方法では、Ｃｌ2、ＨＢｒおよびＯ2等の混
合気化ガスが用いられている。
は、酸化膜層２が形成されている。また、この酸化膜層
２の表面には、ポリシリコン層３が形成され手いる。さ
らに、このポリシリコン層３表面には、マスクとなるレ
ジスト４がパターニングされている。図１０に示すデバ
イス構造において、ポリシリコン層３をエッチングする
場合、従来の方法では、Ｃｌ2、ＨＢｒおよびＯ2等の混
合気化ガスが用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、このと
きに問題になってくるのが、このデバイス構造において
ポリシリコン層３が６００ｎｍ以上の厚膜の場合、これ
らの混合気化ガスを用いてエッチングを行ったとき、ポ
リシリコン層３に対するレジスト４の選択比が低いた
め、図１１に示すように、ポリシリコン層３の形成され
たパターンが肩落ちするような現象が起きる欠点があ
る。
きに問題になってくるのが、このデバイス構造において
ポリシリコン層３が６００ｎｍ以上の厚膜の場合、これ
らの混合気化ガスを用いてエッチングを行ったとき、ポ
リシリコン層３に対するレジスト４の選択比が低いた
め、図１１に示すように、ポリシリコン層３の形成され
たパターンが肩落ちするような現象が起きる欠点があ
る。
【０００７】特に、レジストがエキシマレーザによる露
光に用いられる化学増幅型のレジストである場合、その
パターンが肩落ちする傾向が顕著である。ここで、化学
増幅型のレジストは、露光されたときに酸を生成して、
この酸を触媒として現像におけるエッチレートを増幅さ
せる。
光に用いられる化学増幅型のレジストである場合、その
パターンが肩落ちする傾向が顕著である。ここで、化学
増幅型のレジストは、露光されたときに酸を生成して、
この酸を触媒として現像におけるエッチレートを増幅さ
せる。
【０００８】本発明はこのような背景の下になされたも
ので、対レジスト選択比を高くすることにより、マスク
となるレジストのエッチング後残膜を確保し、パターン
の肩落ちを防ぐエッチング方法を提供する事にある。
ので、対レジスト選択比を高くすることにより、マスク
となるレジストのエッチング後残膜を確保し、パターン
の肩落ちを防ぐエッチング方法を提供する事にある。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
エッチング方法において、Ｃｌ2、ＨＢｒ、Ｏ2およびＣ
ＨＦ3の混合気化生成物を含むエッチングガスを用いて
シリコン系材料層をエッチングすることを特徴とする。
エッチング方法において、Ｃｌ2、ＨＢｒ、Ｏ2およびＣ
ＨＦ3の混合気化生成物を含むエッチングガスを用いて
シリコン系材料層をエッチングすることを特徴とする。
【００１０】請求項２記載の発明は、請求項１記載のエ
ッチング方法において、エッチング時におけるＣＨＦ3
の流量比ＣＨＦ3／（ＣＨＦ3＋ＨＢｒ＋Ｏ2）が、１０
〜３０ｖｏｌ％であることを特徴とする。
ッチング方法において、エッチング時におけるＣＨＦ3
の流量比ＣＨＦ3／（ＣＨＦ3＋ＨＢｒ＋Ｏ2）が、１０
〜３０ｖｏｌ％であることを特徴とする。
【００１１】請求項３記載の発明は、請求項１または請
求項２記載のエッチング方法において、前記混合気化生
成物がＲＩＥまたはＩＣＰもしくはＥＣＲ方式における
エッチングに用いられることを特徴とする。
求項２記載のエッチング方法において、前記混合気化生
成物がＲＩＥまたはＩＣＰもしくはＥＣＲ方式における
エッチングに用いられることを特徴とする。
【００１２】すなわち、本発明は従来のエッチングガス
に加えて、新たにＣＨＦ3を添加した条件でエッチング
を行う。このとき、ＣＨＦ3ガスは、レジストがエッチ
ングされることを防ぐデポジションガスとして働くの
で、従来条件よりレジストのエッチングレートが低下
し、ポリシリコンに対するレジストのエッチング選択比
が向上する。つまり、ＣＨＦ３を添加した条件でエッチ
ングを行ったとき、図３に示すように、レジストのエッ
チング後残膜は確保され、ポリシリコンの肩落ちは発生
しなくなる。
に加えて、新たにＣＨＦ3を添加した条件でエッチング
を行う。このとき、ＣＨＦ3ガスは、レジストがエッチ
ングされることを防ぐデポジションガスとして働くの
で、従来条件よりレジストのエッチングレートが低下
し、ポリシリコンに対するレジストのエッチング選択比
が向上する。つまり、ＣＨＦ３を添加した条件でエッチ
ングを行ったとき、図３に示すように、レジストのエッ
チング後残膜は確保され、ポリシリコンの肩落ちは発生
しなくなる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図２は本発明の一実施形態に
よるエッチング方法を説明するブロック図である。この
図１において、１はシリコン基板であり、表面にフィー
ルド酸化膜５およびＭＯＳ（金属酸化膜半導体）トラン
ジスタ６が形成されている。
施形態について説明する。図２は本発明の一実施形態に
よるエッチング方法を説明するブロック図である。この
図１において、１はシリコン基板であり、表面にフィー
ルド酸化膜５およびＭＯＳ（金属酸化膜半導体）トラン
ジスタ６が形成されている。
【００１４】そして、フィールド酸化膜５およびＭＯＳ
トランジスタ６表面には、層間絶縁膜７が形成されてい
る。この層間絶縁膜７には、コンタクトホール８が開口
形成され、容量電極となるポリシリコン９が例えばＣＶ
Ｄ（化学気相成長）法などで、６００〜８００ｎｍの膜
厚において堆積される。
トランジスタ６表面には、層間絶縁膜７が形成されてい
る。この層間絶縁膜７には、コンタクトホール８が開口
形成され、容量電極となるポリシリコン９が例えばＣＶ
Ｄ（化学気相成長）法などで、６００〜８００ｎｍの膜
厚において堆積される。
【００１５】そして、ポリシリコン９表面には、レジス
ト４が形成される。このレジスト４は、所定の形状にパ
ターニングされる。こうして形成されたレジスト４をマ
スクにして、ポリシリコン９は、所定のパターン形状に
エッチングされる。例えば、エッチングを行うエッチン
グ装置は、図４に示す２周波ＲＩＥ（リアクティブ・イ
オン・エッチング）方式のドライエッチング装置であ
る。
ト４が形成される。このレジスト４は、所定の形状にパ
ターニングされる。こうして形成されたレジスト４をマ
スクにして、ポリシリコン９は、所定のパターン形状に
エッチングされる。例えば、エッチングを行うエッチン
グ装置は、図４に示す２周波ＲＩＥ（リアクティブ・イ
オン・エッチング）方式のドライエッチング装置であ
る。
【００１６】このドライエッチング装置は、上部対向電
極１５および下部対向電極１３との間に上部電極ＲＦ電
源１８および下部電極ＲＦ（Ｒｄｉｏ Ｆｒｅｑｕｅｎ
ｃｙ）電源１７の発生する高周波を印可する。そして、
１９はモジュレータであり、上部電極ＲＦ電源１８およ
び下部電極ＲＦ電源１７の発生する高周波の印可する位
相差を制御する。エッチングサンプル１４がステージ１
２の表面に置かれ、このエッチングサンプル１４をエッ
チングするエッチングガスをシャワーヘッド１０から供
給する。
極１５および下部対向電極１３との間に上部電極ＲＦ電
源１８および下部電極ＲＦ（Ｒｄｉｏ Ｆｒｅｑｕｅｎ
ｃｙ）電源１７の発生する高周波を印可する。そして、
１９はモジュレータであり、上部電極ＲＦ電源１８およ
び下部電極ＲＦ電源１７の発生する高周波の印可する位
相差を制御する。エッチングサンプル１４がステージ１
２の表面に置かれ、このエッチングサンプル１４をエッ
チングするエッチングガスをシャワーヘッド１０から供
給する。
【００１７】このエッチングガスは、上部対向電極１５
と下部対向電極１３との間で、上部電極ＲＦ電源１０と
下部電極ＲＦ電源１７とから生成される高周波が印可さ
れることにより、プラズマ状態となる。ここで生成され
るプラズマは、例えば１Ｅ１０〜１Ｅ１１／ｃｍ3の密
度となる。そして、エッチングサンプル１４のエッチン
グ処理により生成した排気ガスおよびエッチングガス
は、排気口１１からチャンバーＣから排気される。
と下部対向電極１３との間で、上部電極ＲＦ電源１０と
下部電極ＲＦ電源１７とから生成される高周波が印可さ
れることにより、プラズマ状態となる。ここで生成され
るプラズマは、例えば１Ｅ１０〜１Ｅ１１／ｃｍ3の密
度となる。そして、エッチングサンプル１４のエッチン
グ処理により生成した排気ガスおよびエッチングガス
は、排気口１１からチャンバーＣから排気される。
【００１８】次に、図２を参照し、一実施形態のエッチ
ング方法を説明する。例えば、図１に示す被エッチング
物に対して、次のシーケンスを用いてエッチングを行
う。ポリシリコン層９のエッチングにおいて、例えば、
Ｃｌ2：１５０ｓｃｃｍ、ＨＢｒ：４５０ｓｃｃｍ、Ｃ
ＨＦ3：１００ｓｃｃｍ、圧力：１００ｍＴ、上部対向
電極１５におけるＲＦパワー：５００Ｗ、および下部対
向電極１３におけるＲＦパワー：３００Ｗの条件を用い
る。
ング方法を説明する。例えば、図１に示す被エッチング
物に対して、次のシーケンスを用いてエッチングを行
う。ポリシリコン層９のエッチングにおいて、例えば、
Ｃｌ2：１５０ｓｃｃｍ、ＨＢｒ：４５０ｓｃｃｍ、Ｃ
ＨＦ3：１００ｓｃｃｍ、圧力：１００ｍＴ、上部対向
電極１５におけるＲＦパワー：５００Ｗ、および下部対
向電極１３におけるＲＦパワー：３００Ｗの条件を用い
る。
【００１９】そして、レジスト４をマスクとして、被エ
ッチングパターンのポリシリコン層９をエッチングす
る。エッチング時間は、終点検出が行われた後、さらに
上記条件と同じ条件にて、時間換算２０〜５０％のオー
バーエッチングを行う。このとき得られるエッチング形
状は、図２に示すように肩落ちの無い形状が得られる。
ッチングパターンのポリシリコン層９をエッチングす
る。エッチング時間は、終点検出が行われた後、さらに
上記条件と同じ条件にて、時間換算２０〜５０％のオー
バーエッチングを行う。このとき得られるエッチング形
状は、図２に示すように肩落ちの無い形状が得られる。
【００２０】上述したように、本発明の効果は、従来ポ
リシリコンのエッチングガスとして使用されていたＣｌ
2およびＨＢｒに、添加ガスとしてＣＨＦ3を使用するこ
とにより、ポリシリコン層９のエッチングにおける対レ
ジスト４の選択比を向上させ、レジスト４のパターンの
肩落ちを防ぐことにある。
リシリコンのエッチングガスとして使用されていたＣｌ
2およびＨＢｒに、添加ガスとしてＣＨＦ3を使用するこ
とにより、ポリシリコン層９のエッチングにおける対レ
ジスト４の選択比を向上させ、レジスト４のパターンの
肩落ちを防ぐことにある。
【００２１】これを、図５および図６に示すポリシリコ
ンとレジストとのエッチングレートのＣＨＦ3流量比依
存性のデータを用いて詳細に説明する。例えば、図５に
示すように、ＣＨＦ3ガス比率を増加させたとき、ポリ
シリコンのエッチングレートは、ＣＨＦ3流量比０→１
０ｖｏｌ％の間、フッ素ラジカルの供給により緩やかに
増加する。
ンとレジストとのエッチングレートのＣＨＦ3流量比依
存性のデータを用いて詳細に説明する。例えば、図５に
示すように、ＣＨＦ3ガス比率を増加させたとき、ポリ
シリコンのエッチングレートは、ＣＨＦ3流量比０→１
０ｖｏｌ％の間、フッ素ラジカルの供給により緩やかに
増加する。
【００２２】しかし、ＣＨＦ3流量比１０→３０ｖｏｌ
％の間では、フロロカーボンのデポジションがポリシリ
コン表面に堆積し始めるため、それは緩やかに減少し、
それを越えた点から、ＣＨＦ3によるデポジションの影
響がより強くなるので、ポリシリコンのエッチングレー
トは急激に減少する。
％の間では、フロロカーボンのデポジションがポリシリ
コン表面に堆積し始めるため、それは緩やかに減少し、
それを越えた点から、ＣＨＦ3によるデポジションの影
響がより強くなるので、ポリシリコンのエッチングレー
トは急激に減少する。
【００２３】一方、レジストのエッチングレートは、Ｃ
ＨＦ3流量比増加に伴いフッ素ラジカルが供給されて
も、レジストそのもののエッチングレートは変化しない
ため、デポジションの影響により、レジストのエッチン
グレートは減少する。従って、ポリシリコンのレジスト
に対するエッチング選択比は、図６に示すように、ＣＨ
Ｆ3の流量比が１０〜３０ｖｏｌ％のとき最大となる。
ＨＦ3流量比増加に伴いフッ素ラジカルが供給されて
も、レジストそのもののエッチングレートは変化しない
ため、デポジションの影響により、レジストのエッチン
グレートは減少する。従って、ポリシリコンのレジスト
に対するエッチング選択比は、図６に示すように、ＣＨ
Ｆ3の流量比が１０〜３０ｖｏｌ％のとき最大となる。
【００２４】従って、ＣＨＦ3／（ＣＨＦ3＋ＨＢｒ＋Ｏ
2）が、１０〜３０ｖｏｌ％であれば、本発明における
ポリシリコンに対するレジストのエッチング選択比は、
満足される値となる。
2）が、１０〜３０ｖｏｌ％であれば、本発明における
ポリシリコンに対するレジストのエッチング選択比は、
満足される値となる。
【００２５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、本発明
の効果が得られる第２の実施形態のデバイス構造とし
て、図５に示す様なシャロー・トレンチ・アイソレーシ
ョンのエッチングがある。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、本発明
の効果が得られる第２の実施形態のデバイス構造とし
て、図５に示す様なシャロー・トレンチ・アイソレーシ
ョンのエッチングがある。
【００２６】図７に示すように、デバイス構造として、
シリコン基板１表面には、パッド酸化膜層２０が１５ｎ
ｍの膜厚において形成される。パッド酸化膜層２０に
は、シリコン窒化膜層２１が１５０ｎｍの膜厚で形成さ
れ、レジスト４にてパターニングを施されている。
シリコン基板１表面には、パッド酸化膜層２０が１５ｎ
ｍの膜厚において形成される。パッド酸化膜層２０に
は、シリコン窒化膜層２１が１５０ｎｍの膜厚で形成さ
れ、レジスト４にてパターニングを施されている。
【００２７】シャロートレンチアイソレーションでは、
この構造に対して、シリコン窒化膜２１、シリコン酸化
膜２０をエッチングした後、シリコン基板１を３００〜
６００ｎｍの深さにエッチングにより掘り込む必要があ
る。
この構造に対して、シリコン窒化膜２１、シリコン酸化
膜２０をエッチングした後、シリコン基板１を３００〜
６００ｎｍの深さにエッチングにより掘り込む必要があ
る。
【００２８】しかしながら、特にシリコン基板１を６０
０ｎｍの深さに掘り込む場合、これらシリコン窒化膜２
１、パッド酸化膜２０およびシリコン基板１の３層のエ
ッチングを行うと、レジストが肩落ちし、その結果、図
８に示すように、シリコン基板１まで肩落ちしてしま
う。こうなると、素子分離領域が広がり拡散領域が狭ま
り、所望のデバイスを作ることが困難となる。
０ｎｍの深さに掘り込む場合、これらシリコン窒化膜２
１、パッド酸化膜２０およびシリコン基板１の３層のエ
ッチングを行うと、レジストが肩落ちし、その結果、図
８に示すように、シリコン基板１まで肩落ちしてしま
う。こうなると、素子分離領域が広がり拡散領域が狭ま
り、所望のデバイスを作ることが困難となる。
【００２９】このような肩落ちを防ぐため、シリコンエ
ッチングにおいて、本実施例の条件を用いれば、レジス
トの肩落ちを防止することができる。その結果、図９に
示すようにシリコン基板１のパターニングされたエッヂ
部分の肩落ちが見られないデバイスを作ることができ
る。
ッチングにおいて、本実施例の条件を用いれば、レジス
トの肩落ちを防止することができる。その結果、図９に
示すようにシリコン基板１のパターニングされたエッヂ
部分の肩落ちが見られないデバイスを作ることができ
る。
【００３０】また、第１の及び第２の実施形態で述べた
ポリシリコン層または単結晶シリコン基板が、アモルフ
ァスシリコン層でも同様に本発明と同じ効果が得られ
る。さらに、ＲＩＥ方式だけでなくＩＣＰ（Ｉｎｄｕｃ
ｔｉｖｅ ＣｏｕｐｌｅｄＰｌａｓｍａ）およびＥＣＲ
-Ｐｌａｓｍａ方式のエッチング方式を用いても、同様
にエッチングにおけるポリシリコン、単結晶シリコンも
しくはアモルファスシリコンに対するレジストの高いエ
ッチング選択比を実現することができる。
ポリシリコン層または単結晶シリコン基板が、アモルフ
ァスシリコン層でも同様に本発明と同じ効果が得られ
る。さらに、ＲＩＥ方式だけでなくＩＣＰ（Ｉｎｄｕｃ
ｔｉｖｅ ＣｏｕｐｌｅｄＰｌａｓｍａ）およびＥＣＲ
-Ｐｌａｓｍａ方式のエッチング方式を用いても、同様
にエッチングにおけるポリシリコン、単結晶シリコンも
しくはアモルファスシリコンに対するレジストの高いエ
ッチング選択比を実現することができる。
【００３１】
【発明の効果】本発明によれば、従来のエッチングガス
に加えて、新たにＣＨＦ3を添加した条件でエッチング
を行うため、ＣＨＦ3ガスによりレジストのエッチング
を防ぐデポジションガスとして働くので、従来条件より
レジストのエッチングレートが低下し、ポリシリコンに
対するレジストのエッチング選択比が向上し、レジスト
のエッチング後残膜が十分に確保され、被エッチングパ
ターンであるポリシリコンの肩落ちは発生しなくなる効
果がある。
に加えて、新たにＣＨＦ3を添加した条件でエッチング
を行うため、ＣＨＦ3ガスによりレジストのエッチング
を防ぐデポジションガスとして働くので、従来条件より
レジストのエッチングレートが低下し、ポリシリコンに
対するレジストのエッチング選択比が向上し、レジスト
のエッチング後残膜が十分に確保され、被エッチングパ
ターンであるポリシリコンの肩落ちは発生しなくなる効
果がある。
【図１】 本発明の第１の実施形態によるエッチング方
法を説明する被エッチングサンプルの断面図である。
法を説明する被エッチングサンプルの断面図である。
【図２】 本発明の第１の実施形態によるエッチング方
法におけるエッチング終了時の被エッチングサンプル断
面図である。
法におけるエッチング終了時の被エッチングサンプル断
面図である。
【図３】 本発明の第１の実施形態によるエッチング方
法におけるエッチング終了時の被エッチングサンプル断
面図である。
法におけるエッチング終了時の被エッチングサンプル断
面図である。
【図４】 本発明の第１の実施形態によるエッチング方
法の説明において用いたエッチング装置の概略図であ
る。
法の説明において用いたエッチング装置の概略図であ
る。
【図５】 ポリシリコン及びレジストのエッチングレー
トのＣＨＦ3流量比依存性を示す図である。
トのＣＨＦ3流量比依存性を示す図である。
【図６】 ポリシリコン及びレジストのエッチング選択
比のＣＨＦ3流量比依存性を示す図である。
比のＣＨＦ3流量比依存性を示す図である。
【図７】 本発明の第２の実施形態によるエッチング方
法を説明する被エッチングサンプルの断面図である。
法を説明する被エッチングサンプルの断面図である。
【図８】 従来条件のエッチング方法におけるエッチン
グ終了時の被エッチングサンプル断面図である。
グ終了時の被エッチングサンプル断面図である。
【図９】 本発明の第２の実施形態によるエッチング方
法におけるエッチング終了時の被エッチングサンプル断
面図である。
法におけるエッチング終了時の被エッチングサンプル断
面図である。
【図１０】 従来例によるエッチング方法を説明する被
エッチングサンプルの断面図である。
エッチングサンプルの断面図である。
【図１１】 従来例によるエッチング方法におけるエッ
チング終了時の被エッチングサンプルの断面図である。
チング終了時の被エッチングサンプルの断面図である。
１ シリコン基板 ２ 酸化膜層 ３ ポリシリコン層 ４ フォトレジスト（レジスト） ５ フィールド酸化膜層 ６ ＭＯＳトランジスタ ７ 層間絶縁層 ８ コンタクトホール ９ ポリシリコン層 １０ シャワーヘッド １１ 排気口 １２ エッチング処理ステージ （テーブル） １３ 対向下部電極 １４ 被エッチングサンプル １５ 対向上部電極 １７ 下部電極ＲＦ電源 １８ 上部電極ＲＦ電源 １９ モジュレータ ２０ パッド酸化膜層 ２１ シリコン窒化膜層
Claims (3)
- 【請求項１】 Ｃｌ2、ＨＢｒ、Ｏ2およびＣＨＦ3の混
合気化生成物を含むエッチングガスを用いてシリコン系
材料層をエッチングすることを特徴とするエッチング方
法。 - 【請求項２】 エッチング時におけるＣＨＦ3の流量比
ＣＨＦ3／（ＣＨＦ3＋ＨＢｒ＋Ｏ2）が、１０〜３０ｖ
ｏｌ％であることを特徴とする請求項１記載のエッチン
グ方法。 - 【請求項３】 前記混合気化生成物がＲＩＥまたはＩＣ
ＰもしくはＥＣＲ方式におけるエッチングに用いられる
ことを特徴とする請求項１または請求項２記載のエッチ
ング方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185186A JP3067739B2 (ja) | 1998-06-30 | 1998-06-30 | エッチング方法 |
| KR1019990025580A KR100329853B1 (ko) | 1998-06-30 | 1999-06-30 | 실리콘계 재료의 에칭방법 |
| GB9915310A GB2339075A (en) | 1998-06-30 | 1999-06-30 | A method of etching silicon based materials |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185186A JP3067739B2 (ja) | 1998-06-30 | 1998-06-30 | エッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021848A true JP2000021848A (ja) | 2000-01-21 |
| JP3067739B2 JP3067739B2 (ja) | 2000-07-24 |
Family
ID=16166362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10185186A Expired - Lifetime JP3067739B2 (ja) | 1998-06-30 | 1998-06-30 | エッチング方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3067739B2 (ja) |
| KR (1) | KR100329853B1 (ja) |
| GB (1) | GB2339075A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4666555A (en) * | 1985-08-23 | 1987-05-19 | Intel Corporation | Plasma etching of silicon using fluorinated gas mixtures |
| JPH0621018A (ja) * | 1992-06-29 | 1994-01-28 | Sony Corp | ドライエッチング方法 |
| JPH07263415A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5759920A (en) * | 1996-11-15 | 1998-06-02 | International Business Machines Corporation | Process for making doped polysilicon layers on sidewalls |
-
1998
- 1998-06-30 JP JP10185186A patent/JP3067739B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-30 KR KR1019990025580A patent/KR100329853B1/ko not_active IP Right Cessation
- 1999-06-30 GB GB9915310A patent/GB2339075A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2339075A (en) | 2000-01-12 |
| JP3067739B2 (ja) | 2000-07-24 |
| KR20000006564A (ko) | 2000-01-25 |
| KR100329853B1 (ko) | 2002-03-22 |
| GB9915310D0 (en) | 1999-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000418 |