KR20030002364A - 반도체장치의 콘택홀 제조방법 - Google Patents

반도체장치의 콘택홀 제조방법 Download PDF

Info

Publication number
KR20030002364A
KR20030002364A KR1020010037932A KR20010037932A KR20030002364A KR 20030002364 A KR20030002364 A KR 20030002364A KR 1020010037932 A KR1020010037932 A KR 1020010037932A KR 20010037932 A KR20010037932 A KR 20010037932A KR 20030002364 A KR20030002364 A KR 20030002364A
Authority
KR
South Korea
Prior art keywords
contact hole
etching
polymer
photoresist pattern
semiconductor device
Prior art date
Application number
KR1020010037932A
Other languages
English (en)
Inventor
송운영
김영서
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037932A priority Critical patent/KR20030002364A/ko
Publication of KR20030002364A publication Critical patent/KR20030002364A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치의 콘택홀 제조방법에 관한 것으로서, 이 방법은 층간 절연막이 형성된 반도체 기판 상부에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 드러난 층간 절연막에 제 1깊이로 식각하여 제 1콘택홀을 형성하되, 제 1콘택홀 내측에 소정의 폴리머가 형성되도록 하고, 제 1콘택홀 식각시 발생된 측벽 폴리머를 이용하여 제 1콘택홀 바닥의 층간 절연막을 제 2깊이로 식각하여 제 2콘택홀을 형성한 후에, 포토레지스트 패턴을 제거한다. 그러므로, 본 발명은 폴리머를 발생하는 제 1콘택홀 식각 공정을 진행하고 제 1콘택홀의 내측 폴리머를 이용하여 제 2콘택홀 식각 공정을 진행하기 때문에 보윙이 제거된 콘택홀의 측벽 프로파일을 확보하고 식각 스탑이 없는 공정을 달성할 수 있다.

Description

반도체장치의 콘택홀 제조방법{Method for manufacturing contact hole of semiconductor device}
본 발명은 반도체 제조방법에 관한 것으로서, 특히 높은 에스팩트 비율(aspect ratio)을 갖는 콘택홀의 측벽 프로파일을 양호하게 하는 반도체장치의 콘택홀 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 소자의 고집적화도에 직접적으로 영향을 미치는 콘택홀의 마진또한 아주 작아지고 있다.
이에, 고집적화에 따른 반도체장치의 미세 콘택홀의 형성은 선폭의 감소에 따른 크기의 감소 및 에스팩트 비율(aspect ratio)의 증가, 도전층간의 브리지(bridge) 및 콘택 저항 등 많은 문제점을 발생하고 있다.
이러한 높은 에스팩트 비를 갖는 미세 콘택홀을 확보하기 위하여 콘택홀 식각시 직진성을 높이거나 다양한 식각 가스 또는 용해제를 개발 중에 있다.
하지만, 종래 기술에 의한 콘택홀 식각 공정은 콘택홀의 식각 깊이에 관계없이 일괄적으로 건식 식각 공정을 진행하게 된다. 이에 따라, 높은 에스팩트 비율을 갖는 콘택홀의 측벽 프로파일이 양호한 경사를 갖지 못하는 보윙(bowing) 현상이 나타나게 된다. 도 1은 종래 기술에 의한 반도체장치의 콘택홀에서 발생된 보윙 상태를 나타낸 도면이다.
또한, 콘택홀 식각이 진행되면서 생기는 포토레지스트의 손실이나 버닝(burning)에 의해 콘택홀의 위쪽 크기가 커지는 문제가 발생하게 된다.
그러므로, 종래 기술에 의한 콘택홀 제조방법은 보잉 형태의 프로파일이 나오거나, 콘택홀의 위쪽이 과다하게 넓어지는 모양이 되어 콘택내의 식각 스탑, 배리어 메탈(barrier metal)의 필링(filling) 불량, 콘택전극사이의 브릿지(bridge) 등의 여러 가지 문제점을 야기 시키게 된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 콘택홀 식각 공정시 발생하는 폴리머를 이용한 2단계의 콘택홀 식각 공정을 진행함으로써 보윙 프로파일을 억제하여 콘택홀의 양호한 측벽 프로파일을 확보함과 동시에 미세 콘택홀의 선폭을 확보할 수 있는 반도체장치의 콘택홀 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체장치의 콘택홀에서 발생된 보윙 상태를 나타낸 도면,
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 콘택홀 제조방법을 순차적으로 나타낸 공정 순서도.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 반도체 기판
12 : 포토래지스트 패턴
14 : 제 1콘택홀
16 : 폴리머
18 : 제 2콘택홀
b : 콘택홀에서 발생된 보윙
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 콘택홀 식각 방법에 있어서, 층간 절연막이 형성된 반도체 기판 상부에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 층간 절연막에 제 1깊이로 식각하여 제 1콘택홀을 형성하되, 제 1콘택홀 내측에 소정의 폴리머가 형성되도록 하는 단계와, 제 1콘택홀 식각시 발생된 측벽 폴리머를 이용하여 제 1콘택홀 바닥의 층간 절연막을 제 2깊이로 식각하여 제 2콘택홀을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계를 포함한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 콘택홀 제조방법을 순차적으로 나타낸 공정 순서도이다. 이를 참조하면 본 발명의 제조 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 층간 절연막(10)이 형성된 반도체 기판(미도시함) 상부에 콘택홀 영역의 정의하는 포토레지스트 패턴(12)을 형성한다.
그리고 도 2b에 도시된 바와 같이, 본 발명에 따른 콘택홀 식각 방법을 실시한다. 먼저, 포토레지스트 패턴(12)에 의해 드러난 층간 절연막(10)에 제 1깊이로 식각하여 제 1콘택홀(14)을 형성한다. 이때, CF계 가스(예컨대, C4F8, C5F8, C4F6등)를 사용할 경우 설정된 콘택홀의 식각량보다 CF계 가스를 증가해서 사용한다. 반면에, O2 또는 CO 가스를 사용할 경우 설정된 콘택홀의 식각량보다 O2나 CO 가스를 감소해서 사용한다.
예를 들어 50 sccm C4F8 / 50 sccm CHF3 / 50 sccm O2 / 50 sccm CO를 사용할 경우 보다 많은 폴리머를 형성하기 위해서 C4F8 가스를 증가시킨다. 또한, O2 가스를 감소시킴으로써 C4F8 가스가 마치 상대적으로 많이 들어간 것처럼 폴리머가 증가하게 된다. 그러나 이럴 경우에는 전체적인 가스가 적어지게 됨으로써 식각율은 떨어진다.
또한, CO 가스를 조금 증가시키고 감소시키고 함으로써 식각율에는 큰변화없이 폴리머 발생과 선택비를 미세조정할 수 있게 된다.
이에 따라, 제 1콘택홀(14)이 식각됨과 동시에 콘택홀 주변, 예컨대 포토레지스트 패턴(14) 상부 및 콘택홀(14)의 내측에 식각 반응물인 폴리머(16)가 형성된다.
그리고 본 발명의 콘택홀 식각 방법에 있어서, 제 1콘택홀(14)은 설정된 콘택홀의 깊이에서 일부분을 식각한 깊이이다.
그 다음 도 2c에 도시된 바와 같이, 본 발명의 콘택홀 식각 방법에 따라 제 1콘택홀(14) 식각시 발생된 측벽 폴리머(16)를 이용하여 제 1콘택홀(14) 바닥의 층간 절연막(10)을 제 2깊이로 식각하여 제 2콘택홀(18)을 형성한다.
이때, 제 2콘택홀(18)의 식각 공정시 제 1콘택홀(14)의 바닥에 있는 폴리머를 제거하기 때문에 제 1콘택홀(14)의 측벽 폴리머가 스페이서로 식각된다. 제 2콘택홀(18)의 식각 공정은 이러한 폴리머 스페이서(16)를 이용하여 원하는 깊이까지 층간 절연막(10)을 식각하게 되므로 보윙이 없는 콘택홀 측벽 프로파일을 확보할 수 있다.
한편, 제 1콘택홀(14)의 바닥에 있는 폴리머를 제거하는 과정에서도 포토레지스트 패턴(12) 상부에 있는 폴리머가 전부 제거되지 않기 때문에 제 2콘택홀(18)의 식각 공정시 포토레지스트 패턴(12) 상부의 폴리머를 제거할 수 있다.
마지막으로 도면에 도시되지는 않았지만, 콘택홀 식각 공정시 사용된 포토레지스트 패턴(12)을 제거하여 본 발명에 따른 콘택홀 제조 공정을 완료한다.
본 발명의 콘택홀 제조 공정에 있어서, 제 1콘택홀(14) 및 제 2콘택홀(18)의식각 깊이는 반도체 소자의 콘택홀 디자인 룰에 따라 변경될 수 있다.
그러므로, 본 발명은 폴리머를 발생하는 제 1콘택홀 식각 공정을 진행하고 제 1콘택홀의 내측 폴리머를 이용하여 제 2콘택홀 식각 공정을 진행하기 때문에 보윙이 제거된 콘택홀의 측벽 프로파일을 확보하고 식각 스탑이 없는 공정을 달성할 수 있다.
그러므로, 본 발명은 콘택홀의 측벽 파일에서 보윙이 없기 때문에 배리어 메탈의 증착 공정시 양호한 필링 효과를 달성할 있을 뿐 아니라 높은 에스팩트 비율의 하부 선폭(narrow bottom CD)을 갖는 콘택홀을 확보할 수 있고, 커패시터 등의 콘택홀 식각 공정에 적용할 경우 SAC(Self-Align Contact)과 같이 일부 CD(Critical Dimension)에 대한 마진도 확보할 수 있다.

Claims (3)

  1. 반도체장치의 콘택홀 식각 방법에 있어서,
    층간 절연막이 형성된 반도체 기판 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 의해 드러난 층간 절연막에 제 1깊이로 식각하여 제 1콘택홀을 형성하되, 상기 제 1콘택홀 내측에 소정의 폴리머가 형성되도록 하는 단계;
    상기 제 1콘택홀 식각시 발생된 측벽 폴리머를 이용하여 제 1콘택홀 바닥의 층간 절연막을 제 2깊이로 식각하여 제 2콘택홀을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 콘택홀 제조방법.
  2. 제 1항에 있어서, 상기 제 1콘택홀 식각시 CF계 가스를 사용할 경우 설정된 콘택홀의 식각량보다 CF계 가스를 증가해서 사용하는 것을 특징으로 하는 반도체장치의 콘택홀 제조방법.
  3. 제 1항에 있어서, 상기 제 1콘택홀 식각시 O2 또는 CO 가스를 사용할 경우설정된 콘택홀의 식각량보다 O2 또는 CO 가스를 감소해서 사용하는 것을 특징으로 하는 반도체장치의 콘택홀 제조방법.
KR1020010037932A 2001-06-29 2001-06-29 반도체장치의 콘택홀 제조방법 KR20030002364A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037932A KR20030002364A (ko) 2001-06-29 2001-06-29 반도체장치의 콘택홀 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037932A KR20030002364A (ko) 2001-06-29 2001-06-29 반도체장치의 콘택홀 제조방법

Publications (1)

Publication Number Publication Date
KR20030002364A true KR20030002364A (ko) 2003-01-09

Family

ID=27712105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037932A KR20030002364A (ko) 2001-06-29 2001-06-29 반도체장치의 콘택홀 제조방법

Country Status (1)

Country Link
KR (1) KR20030002364A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766185A (ja) * 1993-08-27 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
KR19980077232A (ko) * 1997-04-17 1998-11-16 문정환 반도체 소자의 콘택홀형성방법
KR19980080764A (ko) * 1997-03-27 1998-11-25 로더리히네테부쉬 변화 가능한 측벽 프로파일을 가지는 비아 제조 방법
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
KR20000008838A (ko) * 1998-07-16 2000-02-15 윤종용 반도체 장치의 콘택홀 형성방법
JP2000138287A (ja) * 1998-11-02 2000-05-16 Shijie Xianjin Integrated Circuit Co Ltd 半導体素子のワイングラス状コンタクトホール形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766185A (ja) * 1993-08-27 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
KR19980080764A (ko) * 1997-03-27 1998-11-25 로더리히네테부쉬 변화 가능한 측벽 프로파일을 가지는 비아 제조 방법
KR19980077232A (ko) * 1997-04-17 1998-11-16 문정환 반도체 소자의 콘택홀형성방법
KR20000008838A (ko) * 1998-07-16 2000-02-15 윤종용 반도체 장치의 콘택홀 형성방법
JP2000138287A (ja) * 1998-11-02 2000-05-16 Shijie Xianjin Integrated Circuit Co Ltd 半導体素子のワイングラス状コンタクトホール形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
US8133786B2 (en) 2006-03-22 2012-03-13 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same

Similar Documents

Publication Publication Date Title
US6227211B1 (en) Uniformity improvement of high aspect ratio contact by stop layer
KR100295639B1 (ko) 플러그형성방법
KR20030002364A (ko) 반도체장치의 콘택홀 제조방법
KR100272510B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100753031B1 (ko) 반도체소자의 콘택홀 형성 방법
KR20000002719A (ko) 실리사이드의 콘택저항 개선을 위한 반도체소자 제조방법
KR100249169B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100434312B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100886641B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100668726B1 (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100390815B1 (ko) 게이트전극 형성 방법
KR100447109B1 (ko) 반도체 메모리장치의 스토리지노드 전극용 콘택 식각방법
KR100451989B1 (ko) 반도체소자의 금속배선 형성방법
KR100504551B1 (ko) 반도체 소자의 제조방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
KR100780616B1 (ko) 반도체 소자의 제조 방법
KR100245305B1 (ko) 반도체 메모리 소자의 제조방법
KR100195242B1 (ko) 반도체장치의 콘택홀 형성방법
KR20060000872A (ko) 반도체 메모리장치의 캐패시터 제조방법
KR20050116665A (ko) 반도체 소자의 형성 방법
KR20050002005A (ko) 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법
KR20020001113A (ko) 반도체소자의 제조방법
KR20040050797A (ko) 반도체 소자의 콘택홀 형성방법
KR20050002086A (ko) 플래쉬 메모리 소자 제조 방법
KR20050002068A (ko) 콘택 불량 및 공공 발생을 방지할 수 있는 콘택홀 형성방법 및 그를 이용한 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application