JP3093225B2 - 半導体メモリ用キャパシタ電極の製造方法 - Google Patents
半導体メモリ用キャパシタ電極の製造方法Info
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- JP3093225B2 JP3093225B2 JP02004452A JP445290A JP3093225B2 JP 3093225 B2 JP3093225 B2 JP 3093225B2 JP 02004452 A JP02004452 A JP 02004452A JP 445290 A JP445290 A JP 445290A JP 3093225 B2 JP3093225 B2 JP 3093225B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体メモリ用キャパシタおよびその製
造方法に関するものである。
造方法に関するものである。
（従来の技術） 超大規模半導体集積回路（以下VLSIと略す）の高集積
化に伴って、増々その微細化、三次元化が進められてい
る。特にそのプロセス開発の最前線となるダイナミック
ランダムアクセスメモリー（以下DRAMと略す）は、64メ
ガビット以降では、0.3μｍ以下のパターニング技術が
要求されている。DRAMの記憶機能をつかさどるメモリー
セル部分では、セル内のキャパシタ誘電体に蓄積された
電荷の有無で“1",“0"の情報を記憶し、トランジスタ
のオン，オフで読み出し，書き込みおよび記憶保持等の
動作を行っている。このキャパシタには、種々の要因に
よって引き起こされる電荷のリークに対してある一定時
間記憶状態を保持する為、あるいは、α線によるソフト
エラー対策やセンスアンプ感度以上の信号を得る為に、
ある特定の値以上の容量値を確保する必要がある。しか
しながら、VLSIの高集積化に伴って、微細化が進むにつ
れて、小さい面積である一定の容量値を確保することが
増々困難となり、メモリーセルの構造は三次元化に向か
わざるを得ない。
化に伴って、増々その微細化、三次元化が進められてい
る。特にそのプロセス開発の最前線となるダイナミック
ランダムアクセスメモリー（以下DRAMと略す）は、64メ
ガビット以降では、0.3μｍ以下のパターニング技術が
要求されている。DRAMの記憶機能をつかさどるメモリー
セル部分では、セル内のキャパシタ誘電体に蓄積された
電荷の有無で“1",“0"の情報を記憶し、トランジスタ
のオン，オフで読み出し，書き込みおよび記憶保持等の
動作を行っている。このキャパシタには、種々の要因に
よって引き起こされる電荷のリークに対してある一定時
間記憶状態を保持する為、あるいは、α線によるソフト
エラー対策やセンスアンプ感度以上の信号を得る為に、
ある特定の値以上の容量値を確保する必要がある。しか
しながら、VLSIの高集積化に伴って、微細化が進むにつ
れて、小さい面積である一定の容量値を確保することが
増々困難となり、メモリーセルの構造は三次元化に向か
わざるを得ない。
三次元セルの代表的なものとして、ポリシリコン膜を
上に積み上げ、間にキャパシタ誘電体膜を挾んだ構造に
したスタックト・キャパシタセルと呼ばれるものがあ
る。第４図は、従来の代表的なスタックト・キャパシタ
セルの概略断面図である。セルはトランスファゲートと
してのスイッチングトランジスタ１とキャパシタ２で構
成される。キャパシタ２は、シリコン基板３に前記スイ
ッチングトランジスタ１を形成した後、このスイッチン
グトランジスタ１およびフィールド酸化膜４上に積み上
げて形成される。そのキャパシタ２は、ポリシリコンか
らなる電荷蓄積電極５と、誘電体膜６と、ポリシリコン
からなるプレート電極７で構成されており、電荷蓄積電
極５は第１層間絶縁膜８に開けたコンタクト孔９を通し
て前記スイッチングトランジスタ１のソース・ドレイン
の一方の不純物拡散層10aに接続される。そして、この
キャパシタ２を形成した後、基板３上の全面は第２層間
絶縁膜11で覆われ、その上にはビットライン12が形成さ
れる。このビットライン12は、層間絶縁膜8,11に開けら
れたコンタクト孔14を通してスイッチングトランジスタ
１のソース・ドレインの他方の不純物拡散層10bに接続
されている。
上に積み上げ、間にキャパシタ誘電体膜を挾んだ構造に
したスタックト・キャパシタセルと呼ばれるものがあ
る。第４図は、従来の代表的なスタックト・キャパシタ
セルの概略断面図である。セルはトランスファゲートと
してのスイッチングトランジスタ１とキャパシタ２で構
成される。キャパシタ２は、シリコン基板３に前記スイ
ッチングトランジスタ１を形成した後、このスイッチン
グトランジスタ１およびフィールド酸化膜４上に積み上
げて形成される。そのキャパシタ２は、ポリシリコンか
らなる電荷蓄積電極５と、誘電体膜６と、ポリシリコン
からなるプレート電極７で構成されており、電荷蓄積電
極５は第１層間絶縁膜８に開けたコンタクト孔９を通し
て前記スイッチングトランジスタ１のソース・ドレイン
の一方の不純物拡散層10aに接続される。そして、この
キャパシタ２を形成した後、基板３上の全面は第２層間
絶縁膜11で覆われ、その上にはビットライン12が形成さ
れる。このビットライン12は、層間絶縁膜8,11に開けら
れたコンタクト孔14を通してスイッチングトランジスタ
１のソース・ドレインの他方の不純物拡散層10bに接続
されている。
このスタックト・キャパシタセルで、キャパシタの容
量値は、コンタクト孔９部分の誘電体膜６の膜厚および
誘電率ならびに、電荷蓄積電極５とプレート電極７に挾
まれた部分の誘電体膜６の表面積で決定される。しかる
に、デバイスの高集積化に伴い、微細化が進むにつれ
て、コンタクト孔９部分での誘電体膜６の表面積を稼ぐ
ことが困難となってきているので、第４図にような構造
では充分なキャパシタ容量値を確保できなくなってい
る。
量値は、コンタクト孔９部分の誘電体膜６の膜厚および
誘電率ならびに、電荷蓄積電極５とプレート電極７に挾
まれた部分の誘電体膜６の表面積で決定される。しかる
に、デバイスの高集積化に伴い、微細化が進むにつれ
て、コンタクト孔９部分での誘電体膜６の表面積を稼ぐ
ことが困難となってきているので、第４図にような構造
では充分なキャパシタ容量値を確保できなくなってい
る。
16メガビット以降のデバイスに使用できる充分な容量
を持ったスタックト・キャパシタセルとして種々の改良
構造が提案されている。その一つの案として、イクステ
ンデット・アブストラクツ・オブ・ザ・21スト・コンフ
ァレンス・オン・ソリッド・ステット・デバイシス・ア
ンド・マテリアルズ，トーキョー（Extended Abstracts
of the 21st Conference on Solid State Devices and
Materials,Tokyo）1989,pp141〜144に開示されるもの
がある。この構造のキャパシタはボックス型スタック構
造と呼ばれる。その製造工程を第５図（ａ）〜（ｇ）に
示し説明すると、まずMOSトランジスタを形成した基板2
1上にSiO2膜22,Si3N4膜23,SiO2膜24を順次形成する（第
５図（ａ））。その３層膜と基板表面の絶縁膜25にコン
タクトホールを開け、ポリシリコン26を成長させる（第
５図（ｂ））。そのポリシリコン26上にSiO2膜27,ポリ
シリコン28,SiO2膜29のパターンを形成する（第５図
（ｃ））。そのパターンの側壁にポリシリコンサイドウ
ォール30を形成する（第５図（ｄ））。その後、SiO2膜
29とポリシリコン28に窓31を開けた後（第５図
（ｅ））、SiO2膜29とSiO2膜27をエッチング除去する。
これにより、Ｔ形に、その上面の外周端から上方に折り
返えした形状の電荷蓄積電極32がポリシリコン26,28、
サイドウォール30によって形成される（第２図
（ｆ））。その後、電荷蓄積電極32の露出表面に誘電体
膜33を形成した後、電荷蓄積電極32を外側および内側か
ら覆うようにポリシリコンプレート電極34を形成する
（第２図（ｇ））。
を持ったスタックト・キャパシタセルとして種々の改良
構造が提案されている。その一つの案として、イクステ
ンデット・アブストラクツ・オブ・ザ・21スト・コンフ
ァレンス・オン・ソリッド・ステット・デバイシス・ア
ンド・マテリアルズ，トーキョー（Extended Abstracts
of the 21st Conference on Solid State Devices and
Materials,Tokyo）1989,pp141〜144に開示されるもの
がある。この構造のキャパシタはボックス型スタック構
造と呼ばれる。その製造工程を第５図（ａ）〜（ｇ）に
示し説明すると、まずMOSトランジスタを形成した基板2
1上にSiO2膜22,Si3N4膜23,SiO2膜24を順次形成する（第
５図（ａ））。その３層膜と基板表面の絶縁膜25にコン
タクトホールを開け、ポリシリコン26を成長させる（第
５図（ｂ））。そのポリシリコン26上にSiO2膜27,ポリ
シリコン28,SiO2膜29のパターンを形成する（第５図
（ｃ））。そのパターンの側壁にポリシリコンサイドウ
ォール30を形成する（第５図（ｄ））。その後、SiO2膜
29とポリシリコン28に窓31を開けた後（第５図
（ｅ））、SiO2膜29とSiO2膜27をエッチング除去する。
これにより、Ｔ形に、その上面の外周端から上方に折り
返えした形状の電荷蓄積電極32がポリシリコン26,28、
サイドウォール30によって形成される（第２図
（ｆ））。その後、電荷蓄積電極32の露出表面に誘電体
膜33を形成した後、電荷蓄積電極32を外側および内側か
ら覆うようにポリシリコンプレート電極34を形成する
（第２図（ｇ））。
このようなキャパシタによれば、電荷蓄積電極32とプ
レート電極34間の誘電体膜33の表面積を稼ぐことがで
き、小面積でも充分な容量を得ることができるから、64
メガビット以降のデバイスに使用できる。
レート電極34間の誘電体膜33の表面積を稼ぐことがで
き、小面積でも充分な容量を得ることができるから、64
メガビット以降のデバイスに使用できる。
（発明が解決しようとする課題） しかるに、上記第５図のようなキャパシタは構造が複
雑であり、また製造が非常に困難であり、再現性，量産
性の面から問題があった。
雑であり、また製造が非常に困難であり、再現性，量産
性の面から問題があった。
この発明は上記の点に鑑みなされたもので、小さな面
積でも充分な容量をもった構造簡単な半導体メモリ用キ
ャパシタを提供することを目的とする。
積でも充分な容量をもった構造簡単な半導体メモリ用キ
ャパシタを提供することを目的とする。
さらにこの発明は、上記のようなキャパシタを容易に
再現性および量産性よく製造できる半導体メモリ用キャ
パシタの製造方法を提供することを目的とする。
再現性および量産性よく製造できる半導体メモリ用キャ
パシタの製造方法を提供することを目的とする。
（課題を解決するための手段） この発明では、半導体基板上に絶縁膜を形成し、その
一部にコンタクトホールを開孔し、そのコンタクトホー
ルの内面に有底筒状に、しかもその上端から前記絶縁膜
上に鍔状に広がるようにポリシリコン電荷蓄積電極を形
成し、その電荷蓄積電極の鍔部と前記絶縁膜間にアンダ
ーカットを設け、このアンダーカットによって露出した
部分を含む電荷蓄積電極の全露出表面に誘電体膜を形成
し、さらにその誘電体膜を挾んで電荷蓄積電極をその外
側および内側から覆うように、しかもアンダーカット部
においては該アンダーカット部を埋め込むようにポリシ
リコンプレート電極を形成する。
一部にコンタクトホールを開孔し、そのコンタクトホー
ルの内面に有底筒状に、しかもその上端から前記絶縁膜
上に鍔状に広がるようにポリシリコン電荷蓄積電極を形
成し、その電荷蓄積電極の鍔部と前記絶縁膜間にアンダ
ーカットを設け、このアンダーカットによって露出した
部分を含む電荷蓄積電極の全露出表面に誘電体膜を形成
し、さらにその誘電体膜を挾んで電荷蓄積電極をその外
側および内側から覆うように、しかもアンダーカット部
においては該アンダーカット部を埋め込むようにポリシ
リコンプレート電極を形成する。
また、前記ポリシリコン電荷蓄積電極は、全面にポリ
シリコン膜を形成した後、コンタクトホール部に前記絶
縁膜上に広がってマスクを形成し、そのマスクをマスク
としてポリシリコン膜をエッチングすることにより形成
するが、その際のエッチングガスとしては、ハロゲン化
合物とポリマー形成ガスの両方を含むエッチングガスを
使用する。しかも第１段階でポリシリコン膜の膜厚分を
エッチングした後、ハロゲン化合物のガス混合比を多く
してポリシリコン膜のオーバーエッチングを行うことに
より、ポリシリコン膜と絶縁膜の界面にアンダーカット
を生じさせるようにする。
シリコン膜を形成した後、コンタクトホール部に前記絶
縁膜上に広がってマスクを形成し、そのマスクをマスク
としてポリシリコン膜をエッチングすることにより形成
するが、その際のエッチングガスとしては、ハロゲン化
合物とポリマー形成ガスの両方を含むエッチングガスを
使用する。しかも第１段階でポリシリコン膜の膜厚分を
エッチングした後、ハロゲン化合物のガス混合比を多く
してポリシリコン膜のオーバーエッチングを行うことに
より、ポリシリコン膜と絶縁膜の界面にアンダーカット
を生じさせるようにする。
（作 用） ポリマー形成用ガス（例えばC2Cl2F4）を所要量含む
エッチングガスを用いて例えばフォトレジストをマスク
としてポリシリコン膜をエッチングすると、ポリシリコ
ンの側壁部にC2Cl2F4の解離によって生成したCnFn系の
ポリマーが形成され、アンダーカットの原因となるＦラ
ジカルとポリシリコン側壁部とのエッチング反応が抑え
られるから、例えば第２図（ｂ）に示すようにマスクパ
ターン通りのエッチングが可能となる。このようにエッ
チングした後、ハロゲン化合物ガスの混合比を多くして
ポリシリコン膜のオーバーエッチングを行うと、今度は
ポリシリコン膜と下地絶縁膜の界面から横方向に第２図
（ｃ）に示すごとくポリシリコン膜のオーバーエッチン
グが発生し、ポリシリコン膜（ポリシリコン電荷蓄積電
極の鍔部）と絶縁膜間にアンダーカットが生じる。そし
て、このアンダーカットによって露出した鍔部の下面側
も容量形成に利用することにより、小面積でも大容量の
キャパシタとし得る。また、アンダーカットは再現性よ
く形成される。
エッチングガスを用いて例えばフォトレジストをマスク
としてポリシリコン膜をエッチングすると、ポリシリコ
ンの側壁部にC2Cl2F4の解離によって生成したCnFn系の
ポリマーが形成され、アンダーカットの原因となるＦラ
ジカルとポリシリコン側壁部とのエッチング反応が抑え
られるから、例えば第２図（ｂ）に示すようにマスクパ
ターン通りのエッチングが可能となる。このようにエッ
チングした後、ハロゲン化合物ガスの混合比を多くして
ポリシリコン膜のオーバーエッチングを行うと、今度は
ポリシリコン膜と下地絶縁膜の界面から横方向に第２図
（ｃ）に示すごとくポリシリコン膜のオーバーエッチン
グが発生し、ポリシリコン膜（ポリシリコン電荷蓄積電
極の鍔部）と絶縁膜間にアンダーカットが生じる。そし
て、このアンダーカットによって露出した鍔部の下面側
も容量形成に利用することにより、小面積でも大容量の
キャパシタとし得る。また、アンダーカットは再現性よ
く形成される。
（実施例） 以下この発明の一実施例を図面を参照して説明する。
第１図はこの発明の半導体メモリ用キャパシタの一実
施例を示す断面図である。この図において、41はシリコ
ン基板で、表面に選択的に形成されたフィールド酸化膜
42によりアクティブ領域とフィールド領域に分けられて
おり、アクティブ領域にはトランスファゲートとしての
MOSトランジスタ43が形成される。一方、フィールド領
域上には、MOSトランジスタ43のゲート電極を延長した
部分であるワード線44が形成される。このワード線44と
MOSトランジスタ43を形成した後、基板41上の全面は第
１層間絶縁膜45で覆われており、この第１層間絶縁膜45
には前記MOSトランジスタ43のソース・ドレインの一方
の拡散層43a上でコンタクトホール46が開けられる。そ
して、このコンタクトホール46,内面に有底筒状に、し
かもその有底筒状体の上端から前記第１層間絶縁膜45上
に鍔状に広がるようにキャパシタの電荷蓄積電極47がポ
リシリコンで形成されており、この電荷蓄積電極47の鍔
部47aとその下地第１層間絶縁膜45の表面間にはアンダ
ーカット（空隙部）を有する。そして、このアンダーカ
ットによって露出した鍔部47aの下面を含む電荷蓄積電
極47の全露出表面にキャパシタの誘電体膜48が形成され
ており、さらにこの誘電体膜48を挾んで電荷蓄積電極47
をその内側および外側から覆うようにし、しかもアンダ
ーカット部においては該アンダーカット部を埋め込むよ
うにキャパシタのプレート電極49がポリシリコンで形成
されている。さらにこのプレート電極49上を含む全表面
は第２層間絶縁膜50で覆われている。
施例を示す断面図である。この図において、41はシリコ
ン基板で、表面に選択的に形成されたフィールド酸化膜
42によりアクティブ領域とフィールド領域に分けられて
おり、アクティブ領域にはトランスファゲートとしての
MOSトランジスタ43が形成される。一方、フィールド領
域上には、MOSトランジスタ43のゲート電極を延長した
部分であるワード線44が形成される。このワード線44と
MOSトランジスタ43を形成した後、基板41上の全面は第
１層間絶縁膜45で覆われており、この第１層間絶縁膜45
には前記MOSトランジスタ43のソース・ドレインの一方
の拡散層43a上でコンタクトホール46が開けられる。そ
して、このコンタクトホール46,内面に有底筒状に、し
かもその有底筒状体の上端から前記第１層間絶縁膜45上
に鍔状に広がるようにキャパシタの電荷蓄積電極47がポ
リシリコンで形成されており、この電荷蓄積電極47の鍔
部47aとその下地第１層間絶縁膜45の表面間にはアンダ
ーカット（空隙部）を有する。そして、このアンダーカ
ットによって露出した鍔部47aの下面を含む電荷蓄積電
極47の全露出表面にキャパシタの誘電体膜48が形成され
ており、さらにこの誘電体膜48を挾んで電荷蓄積電極47
をその内側および外側から覆うようにし、しかもアンダ
ーカット部においては該アンダーカット部を埋め込むよ
うにキャパシタのプレート電極49がポリシリコンで形成
されている。さらにこのプレート電極49上を含む全表面
は第２層間絶縁膜50で覆われている。
この構成においては、電荷蓄積電極47と誘電体膜48と
プレート電極49でキャパシタが構成されるが、電荷蓄積
電極47の鍔部47aの下面も利用して、電荷蓄積電極47と
プレート電極49の接触面積を広くとれるため、同一寸法
でも、従来より、より大きな容量を得ることが可能とな
る。また、構造も簡単である。
プレート電極49でキャパシタが構成されるが、電荷蓄積
電極47の鍔部47aの下面も利用して、電荷蓄積電極47と
プレート電極49の接触面積を広くとれるため、同一寸法
でも、従来より、より大きな容量を得ることが可能とな
る。また、構造も簡単である。
このようなキャパシタは、第２図（この発明の製造方
法の一実施例）に示すようにして再現性，量産性よく製
造することができる。その製造方法を説明すると、まず
第２図（ａ）に示すようにシリコン基板41上に第１層間
絶縁膜45を形成し、その一部にコンタクトホール46を開
ける。次に、そのコンタクトホール46の内面と第１層間
絶縁膜45の表面の全面にポリシリコン膜51を堆積させた
後、コンタクトホール部に第１層間絶縁膜45上に広がっ
てフォトレジストパターン52を形成する。
法の一実施例）に示すようにして再現性，量産性よく製
造することができる。その製造方法を説明すると、まず
第２図（ａ）に示すようにシリコン基板41上に第１層間
絶縁膜45を形成し、その一部にコンタクトホール46を開
ける。次に、そのコンタクトホール46の内面と第１層間
絶縁膜45の表面の全面にポリシリコン膜51を堆積させた
後、コンタクトホール部に第１層間絶縁膜45上に広がっ
てフォトレジストパターン52を形成する。
次に、前記フォトレジストパターン52をマスクとして
ポリシリコン膜51のエッチングを行う。このポリシリコ
ン膜51のエッチングは、第３図に示すような装置を用い
て行う。
ポリシリコン膜51のエッチングを行う。このポリシリコ
ン膜51のエッチングは、第３図に示すような装置を用い
て行う。
第３図において、61は石英ベルジャーで、その内部の
ウエハー設置電極62上に第２図（ａ）の構造体63が設置
される。この石英ベルジャー61内に、例えばSF6（ハロ
ゲン化合物ガス）とC2Cl2F4（ポリマー形成用ガス）の
混合物ガスをエッチングガスとして導入する。このエッ
チングガスの圧力は、圧力コントローラによって0.10To
rrに保たれている。同時に石英ベルジャー61内に、マグ
ネトロン64から発生した例えば2.45GHzのマイクロ波を
波線矢印で示すように導波管65を通して導入する。石英
ベルジャーの囲りにはソレノイドコイル66が設置されて
おり、コイル66に一定の電流を流すことによって、構造
体63に垂直方向に磁界を発生させることができる。この
磁界と、マイクロ波の電子サイクロトロン共鳴効果によ
って、0.01Torrという低圧力下でも高密度なプラズマを
発生させることができる。また、ウエハー設置電極62に
は、例えば13.56MHzの高周波電源67を印加することによ
り、構造体63表面にイオンを加速するための電界が形成
され、その電界により構造体63表面にイオンを引き込む
ことができる。
ウエハー設置電極62上に第２図（ａ）の構造体63が設置
される。この石英ベルジャー61内に、例えばSF6（ハロ
ゲン化合物ガス）とC2Cl2F4（ポリマー形成用ガス）の
混合物ガスをエッチングガスとして導入する。このエッ
チングガスの圧力は、圧力コントローラによって0.10To
rrに保たれている。同時に石英ベルジャー61内に、マグ
ネトロン64から発生した例えば2.45GHzのマイクロ波を
波線矢印で示すように導波管65を通して導入する。石英
ベルジャーの囲りにはソレノイドコイル66が設置されて
おり、コイル66に一定の電流を流すことによって、構造
体63に垂直方向に磁界を発生させることができる。この
磁界と、マイクロ波の電子サイクロトロン共鳴効果によ
って、0.01Torrという低圧力下でも高密度なプラズマを
発生させることができる。また、ウエハー設置電極62に
は、例えば13.56MHzの高周波電源67を印加することによ
り、構造体63表面にイオンを加速するための電界が形成
され、その電界により構造体63表面にイオンを引き込む
ことができる。
さて、ポリシリコン膜51のエッチングには、２ステッ
プ以上のプロセスを用いる。第１ステップは、ポリシリ
コン膜51を膜厚分だけジャストエッチングし、第２ステ
ップ以降は、オーバーエッチングのためのプロセスであ
る。第１ステップのエッチング条件として、例えばSF6
とC2Cl2F4のガス流量をそれぞれ７（sccm）と63（scc
m）に設定し、ガス圧力を0.01Torrに保つ。この状態で
例えば190mAのマイクロ波を導波管65を通して石英ベル
ジャー61内に導入し、同時に第２図（ａ）の構造体63が
設置されている電極62には例えば70Wの高周波電界を印
加する。このようなエッチング条件でエッチングするこ
とによって、第２図（ｂ）に示すように、アンダーカッ
トのない垂直なエッチング形状を得ることができ、フォ
トレジストパターン52通りにポリシリコン膜51を残すこ
とができる。これは、ポリシリコン膜51のエッチング側
壁部にC2Cl2F4ガスの解離によって生成したCnFm系ポリ
マーが形成され、アンダーカットの原因となるＦラジカ
ルとポリシリコン側壁部とのエッチング反応かつ抑えら
れるためである。ジャストエッチング時の判断は、例え
ばポリシリコンとＦラジカルの反応生成物であるSiFの
発光（発光波長は440nm）をモニターすることによって
判断される。
プ以上のプロセスを用いる。第１ステップは、ポリシリ
コン膜51を膜厚分だけジャストエッチングし、第２ステ
ップ以降は、オーバーエッチングのためのプロセスであ
る。第１ステップのエッチング条件として、例えばSF6
とC2Cl2F4のガス流量をそれぞれ７（sccm）と63（scc
m）に設定し、ガス圧力を0.01Torrに保つ。この状態で
例えば190mAのマイクロ波を導波管65を通して石英ベル
ジャー61内に導入し、同時に第２図（ａ）の構造体63が
設置されている電極62には例えば70Wの高周波電界を印
加する。このようなエッチング条件でエッチングするこ
とによって、第２図（ｂ）に示すように、アンダーカッ
トのない垂直なエッチング形状を得ることができ、フォ
トレジストパターン52通りにポリシリコン膜51を残すこ
とができる。これは、ポリシリコン膜51のエッチング側
壁部にC2Cl2F4ガスの解離によって生成したCnFm系ポリ
マーが形成され、アンダーカットの原因となるＦラジカ
ルとポリシリコン側壁部とのエッチング反応かつ抑えら
れるためである。ジャストエッチング時の判断は、例え
ばポリシリコンとＦラジカルの反応生成物であるSiFの
発光（発光波長は440nm）をモニターすることによって
判断される。
第２ステップ以降は、ポリシリコン膜51のオーバーエ
ッチングによって、第１層間絶縁膜45と、該絶縁膜45上
にポリシリコン膜51が残った部分（鍔部51a）との界面
にアンダーカットを発生させるためのステップであり、
第１ステップよりもSF6のガス混合比を多くする。ここ
で、アンダーカットの入り方は、下地第１層間絶縁膜45
の形状に依存するため、最適なアンダーカット形状を得
るためには第２ステップ以降のエッチング条件を最適化
する必要がある。第２ステップのエッチング条件とし
て、例えばSF6とC2ClF4のガス流量をそれぞれ21（scc
m）と49（sccm）という具合に、ハロゲン化合物のガス
混合比を多く設定し、ガス圧力を例えば0.01Torrに保
つ。また、石英ベルジャー61に導入するマイクロ波パワ
ーおよびウエハー設置電極62に印加する高周波電界のパ
ワーはそれぞれ150mA,30Wとする。このようなエッチン
グ条件で第２ステップのエッチングを行うと、第２図
（ｃ）に示すように、ポリシリコン膜51の鍔部51aと第
１層間絶縁膜45の界面から横方向にポリシリコン膜51の
オーバーエッチングが発生し、前記界面にアンダーカッ
ト53が発生する。
ッチングによって、第１層間絶縁膜45と、該絶縁膜45上
にポリシリコン膜51が残った部分（鍔部51a）との界面
にアンダーカットを発生させるためのステップであり、
第１ステップよりもSF6のガス混合比を多くする。ここ
で、アンダーカットの入り方は、下地第１層間絶縁膜45
の形状に依存するため、最適なアンダーカット形状を得
るためには第２ステップ以降のエッチング条件を最適化
する必要がある。第２ステップのエッチング条件とし
て、例えばSF6とC2ClF4のガス流量をそれぞれ21（scc
m）と49（sccm）という具合に、ハロゲン化合物のガス
混合比を多く設定し、ガス圧力を例えば0.01Torrに保
つ。また、石英ベルジャー61に導入するマイクロ波パワ
ーおよびウエハー設置電極62に印加する高周波電界のパ
ワーはそれぞれ150mA,30Wとする。このようなエッチン
グ条件で第２ステップのエッチングを行うと、第２図
（ｃ）に示すように、ポリシリコン膜51の鍔部51aと第
１層間絶縁膜45の界面から横方向にポリシリコン膜51の
オーバーエッチングが発生し、前記界面にアンダーカッ
ト53が発生する。
以上により、コンタクトホール部に、有底筒状でその
上端に鍔部47aを有する電荷蓄積電極47が残存ポリシリ
コン膜51で完成し、さらに鍔部47aと第１層間絶縁膜45
間にアンダーカット53が完成する。
上端に鍔部47aを有する電荷蓄積電極47が残存ポリシリ
コン膜51で完成し、さらに鍔部47aと第１層間絶縁膜45
間にアンダーカット53が完成する。
次に、エッチングマスクとしてのフォトレジストパタ
ーン52を除去した後、第２図（ｄ）に示すように、前記
アンダーカット53によって露出した部分を含む電荷蓄積
電極47の全露出表面に誘電体膜48を形成する。さらに、
その誘電体膜48を挾んで電荷蓄積電極47をその内側と外
側から覆うように、しかもアンダーカット部においては
該アンダーカット部を埋め込むようにプレート電極49を
ポリシリコンによって形成し、キャパシタを完成させ
る。
ーン52を除去した後、第２図（ｄ）に示すように、前記
アンダーカット53によって露出した部分を含む電荷蓄積
電極47の全露出表面に誘電体膜48を形成する。さらに、
その誘電体膜48を挾んで電荷蓄積電極47をその内側と外
側から覆うように、しかもアンダーカット部においては
該アンダーカット部を埋め込むようにプレート電極49を
ポリシリコンによって形成し、キャパシタを完成させ
る。
（発明の効果） 以上詳細に説明したように、この発明によれば、絶縁
膜上に広がった電荷蓄積電極の鍔部の下にアンダーカッ
トを設けて、鍔部の下面もキャパシタ形成に利用するよ
うにしたので、小面積でも、より大きなキャパシタ容量
を得ることができ、構造も簡単なキャパシタとし得る。
また、鍔部の下を利用するため、該鍔部と絶縁膜の界面
に前記アンダーカットを発生させる必要があるが、この
アンダーカットは電荷蓄積電極形成のポリシリコンエッ
チングの際に、そのエッチング制御によって非常に簡単
に再現性良く、量産レベルで形成することができる。し
たがって、この発明によれば、小さい面積でも充分な容
量をもった構造簡単なキャパシタを再現性，量産性良く
容易に製造することができる。
膜上に広がった電荷蓄積電極の鍔部の下にアンダーカッ
トを設けて、鍔部の下面もキャパシタ形成に利用するよ
うにしたので、小面積でも、より大きなキャパシタ容量
を得ることができ、構造も簡単なキャパシタとし得る。
また、鍔部の下を利用するため、該鍔部と絶縁膜の界面
に前記アンダーカットを発生させる必要があるが、この
アンダーカットは電荷蓄積電極形成のポリシリコンエッ
チングの際に、そのエッチング制御によって非常に簡単
に再現性良く、量産レベルで形成することができる。し
たがって、この発明によれば、小さい面積でも充分な容
量をもった構造簡単なキャパシタを再現性，量産性良く
容易に製造することができる。
第１図はこの発明の半導体メモリ用キャパシタの一実施
例を示す断面図、第２図はこの発明の半導体メモリ用キ
ャパシタの製造方法の一実施例を示す工程断面図、第３
図は電荷蓄積電極形成時のポリシリコンエッチング装置
を示す構成図、第４図は第１の従来例として従来の代表
的なスタックト・キャパシタセルを示す断面図、第５図
は第２の従来例としてボックス型スタックト構造と呼ば
れる従来のキャパシタの製造法を示す工程断面図であ
る。 41……シリコン基板、45……第１層間絶縁膜、46……コ
ンタクトホール、47……電荷蓄積電極、47a……鍔部、4
8……誘電体膜、49……プレート電極、51……ポリシリ
コン膜、51a……鍔部、53……アンダーカット。
例を示す断面図、第２図はこの発明の半導体メモリ用キ
ャパシタの製造方法の一実施例を示す工程断面図、第３
図は電荷蓄積電極形成時のポリシリコンエッチング装置
を示す構成図、第４図は第１の従来例として従来の代表
的なスタックト・キャパシタセルを示す断面図、第５図
は第２の従来例としてボックス型スタックト構造と呼ば
れる従来のキャパシタの製造法を示す工程断面図であ
る。 41……シリコン基板、45……第１層間絶縁膜、46……コ
ンタクトホール、47……電荷蓄積電極、47a……鍔部、4
8……誘電体膜、49……プレート電極、51……ポリシリ
コン膜、51a……鍔部、53……アンダーカット。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を形成し、外絶縁膜
に開孔部を形成する工程と、 前記開孔部内で露出した半導体基板上及び前記開孔部内
周壁面を含む前記絶縁膜表面上にポリシリコン膜を形成
する工程と、 前記ポリシリコン膜上にレジストを形成し、前記開孔部
の径より広がって該開孔部を覆うように該レジストをパ
ターンニングする工程と、 前記レジストをマスクとして、ハロゲン化合物ガスとフ
ッ化炭素系のポリマー形成用ガスとからなるエッチング
ガスで前記ポリシリコン膜を異方性エッチングし、その
後、該異方性エッチング時より前記エッチングガスのハ
ロゲン化合物ガスの混合比を多くして前記ポリシリコン
膜と前記絶縁膜との界面付近の該ポリシリコン膜をエッ
チングする工程とを有することを特徴とする半導体メモ
リ用キャパシタ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02004452A JP3093225B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体メモリ用キャパシタ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02004452A JP3093225B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体メモリ用キャパシタ電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211764A JPH03211764A (ja) | 1991-09-17 |
| JP3093225B2 true JP3093225B2 (ja) | 2000-10-03 |
Family
ID=11584551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02004452A Expired - Fee Related JP3093225B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体メモリ用キャパシタ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093225B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2841991B2 (ja) * | 1991-12-27 | 1998-12-24 | 日本電気株式会社 | 半導体記憶装置 |
-
1990
- 1990-01-16 JP JP02004452A patent/JP3093225B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03211764A (ja) | 1991-09-17 |
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