JPH08236512A - サブミクロンゲートスタック用ポリシリコン／ポリサイドｅｔｃｈ法 - Google Patents
サブミクロンゲートスタック用ポリシリコン／ポリサイドｅｔｃｈ法Info
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Abstract
(57)【要約】
【課題】 半導体ウエーハ上にスタック化ゲートアレー
を製造する方法を提供する。 【解決手段】 この方法は上部誘導コイルおよび下部容
量電極を有する反応室を設ける工程を包含する。上部誘
導コイルを、実質的に３００ワット以下の比較的低い電
力設定に調節する。ウエーハを反応室に入れ、プラズマ
エッチングを実施してスタック化ゲートアレーを形成す
る。
を製造する方法を提供する。 【解決手段】 この方法は上部誘導コイルおよび下部容
量電極を有する反応室を設ける工程を包含する。上部誘
導コイルを、実質的に３００ワット以下の比較的低い電
力設定に調節する。ウエーハを反応室に入れ、プラズマ
エッチングを実施してスタック化ゲートアレーを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造、
詳言すればポリシリコン／ポリサイド（ｐｏｌｙｃｉｄ
ｅ）サブミクロンゲートスタックを製造する方法に関す
る。
詳言すればポリシリコン／ポリサイド（ｐｏｌｙｃｉｄ
ｅ）サブミクロンゲートスタックを製造する方法に関す
る。
【０００２】
【従来の技術】多結晶性シリコンおよびポリサイドは、
ＭＯＳ ＬＳＩ技術においてゲート材料として広く使用
される。かかる技術に関する最近の傾向は、ますます大
きい装置密度に進むこと、これがまたＶＬＳＩ集積回路
中により小さい最小機構サイズおよびより小さい分離を
必要とする。これらのますます小さい機構サイズおよび
分離を達成するために、リソグラフパターン転写法は非
常に正確でなければならない。とくに、特殊なリソグラ
フ法に利用しうる最小マスクサイズが実質的に最小機構
サイズおよび最小機構分離を決定する。これらの最小機
構サイズおよび分離は、典型的には特別な処理工程で生
じる機構サイズ変化度に依存する。たとえば、ポリシリ
コンゲートの製造に使用される等方性エッチング工程
は、傾斜またはアンダカット壁を有するゲートを生じう
る。かかるゲート構成は、少しもリソグラフゲート機構
サイズに酷似ではない。
ＭＯＳ ＬＳＩ技術においてゲート材料として広く使用
される。かかる技術に関する最近の傾向は、ますます大
きい装置密度に進むこと、これがまたＶＬＳＩ集積回路
中により小さい最小機構サイズおよびより小さい分離を
必要とする。これらのますます小さい機構サイズおよび
分離を達成するために、リソグラフパターン転写法は非
常に正確でなければならない。とくに、特殊なリソグラ
フ法に利用しうる最小マスクサイズが実質的に最小機構
サイズおよび最小機構分離を決定する。これらの最小機
構サイズおよび分離は、典型的には特別な処理工程で生
じる機構サイズ変化度に依存する。たとえば、ポリシリ
コンゲートの製造に使用される等方性エッチング工程
は、傾斜またはアンダカット壁を有するゲートを生じう
る。かかるゲート構成は、少しもリソグラフゲート機構
サイズに酷似ではない。
【０００３】このため、機構サイズの変化は大いにパタ
ーン転写法に依存する。異方性ドライエッチング技術は
機構サイズ変化を最小にする。かかる技術は、最近のＩ
Ｃｓにおける横の装置寸法が典型的にはほぼ２μｍ以下
に縮小し、フィルムの厚さはさほど急速に縮小しないの
で、必要である。パターン化を等方性ウエットまたは等
方性プラズマエッチング技術により実施する場合には、
アンダーカッテイングを含む機構サイズの実質的減少、
線幅減少およびエッチングしたパターンの全損失さえ生
じうる。
ーン転写法に依存する。異方性ドライエッチング技術は
機構サイズ変化を最小にする。かかる技術は、最近のＩ
Ｃｓにおける横の装置寸法が典型的にはほぼ２μｍ以下
に縮小し、フィルムの厚さはさほど急速に縮小しないの
で、必要である。パターン化を等方性ウエットまたは等
方性プラズマエッチング技術により実施する場合には、
アンダーカッテイングを含む機構サイズの実質的減少、
線幅減少およびエッチングしたパターンの全損失さえ生
じうる。
【０００４】先に述べたように異方性エッチング技術は
これらの問題を回避する。プラズマエッチングとして公
知の１つのかかる技術は、基板の未保護層で揮発性エッ
チング生成物を形成する化学的に活性のエッチング剤を
つくるためＲＦ電圧と結合したプラズマを使用する。こ
の技術は、基板とエッチングガスとの適当な組合せの存
在によって可能になる。かかる組合せは、半導体装置を
製造するために使用される大多数のフィルムに利用でき
る。
これらの問題を回避する。プラズマエッチングとして公
知の１つのかかる技術は、基板の未保護層で揮発性エッ
チング生成物を形成する化学的に活性のエッチング剤を
つくるためＲＦ電圧と結合したプラズマを使用する。こ
の技術は、基板とエッチングガスとの適当な組合せの存
在によって可能になる。かかる組合せは、半導体装置を
製造するために使用される大多数のフィルムに利用でき
る。
【０００５】反応性イオンエッチングとして公知のもう
一つの技術は、プラズマエッチングに非常に類似であ
り、この方法に使用される装置が操作される動作圧およ
び電圧により本質的に異なる。より詳細には、ＲＩＥは
プラズマエッチングよりも低い圧力（ほぼ１０- 2トル）
で操作し、こうして多少より方向性である。
一つの技術は、プラズマエッチングに非常に類似であ
り、この方法に使用される装置が操作される動作圧およ
び電圧により本質的に異なる。より詳細には、ＲＩＥは
プラズマエッチングよりも低い圧力（ほぼ１０- 2トル）
で操作し、こうして多少より方向性である。
【０００６】代表的なエッチングガスの例は、塩素およ
びフツ素化合物を包含し、これらはそれぞれＣＣｌ4お
よびＣＦ4の形で利用できる。これらの化合物は、ポリ
シリコン、ＳｉＯ2、Ｓｉ3Ｎ4および金属をエッチング
するのに適合されている。たとえば、フツ素ラジカルは
ケイ素と反応して揮発性の四フッ化ケイ素エッチング生
成物を形成する。
びフツ素化合物を包含し、これらはそれぞれＣＣｌ4お
よびＣＦ4の形で利用できる。これらの化合物は、ポリ
シリコン、ＳｉＯ2、Ｓｉ3Ｎ4および金属をエッチング
するのに適合されている。たとえば、フツ素ラジカルは
ケイ素と反応して揮発性の四フッ化ケイ素エッチング生
成物を形成する。
【０００７】酸素含有プラズマも使用され、レジストを
含む有機フィルムをエッチングするために使用すること
ができる。さらに、プラズマのエッチング速度は、エッ
チングガスに小割合のＯ2（５〜１０％）を加えること
によって実質的に増加することができる。
含む有機フィルムをエッチングするために使用すること
ができる。さらに、プラズマのエッチング速度は、エッ
チングガスに小割合のＯ2（５〜１０％）を加えること
によって実質的に増加することができる。
【０００８】しかし、ドライエッチング技術は、エッチ
ング選択性の問題を有する。とくに、選択性は下方にあ
る薄いゲート酸化物を除去せずにポリシリコンゲート電
極をパターン化するために必要である、それというのも
必要とされるエッチング比は装置がより小さくなるの
で、両方の場合に増加するからである。とくに、二酸化
ケイ素に対してはシリコンに比して高度の選択性が必要
とされる、それというのも接合深さはフィールド酸化物
の厚さよりも急速に減少するからである。さらに、ゲー
ト酸化物の厚さはゲート電極の厚さよりも速い割合で減
少するので、二酸化ケイ素に比してシリコンに対して高
度の選択性が絶対必要である。付加的に、要求される選
択性は、エッチングされる下方にあるフィルムの厚さな
らびに初期処理工程により形成された形態に依存する。
ング選択性の問題を有する。とくに、選択性は下方にあ
る薄いゲート酸化物を除去せずにポリシリコンゲート電
極をパターン化するために必要である、それというのも
必要とされるエッチング比は装置がより小さくなるの
で、両方の場合に増加するからである。とくに、二酸化
ケイ素に対してはシリコンに比して高度の選択性が必要
とされる、それというのも接合深さはフィールド酸化物
の厚さよりも急速に減少するからである。さらに、ゲー
ト酸化物の厚さはゲート電極の厚さよりも速い割合で減
少するので、二酸化ケイ素に比してシリコンに対して高
度の選択性が絶対必要である。付加的に、要求される選
択性は、エッチングされる下方にあるフィルムの厚さな
らびに初期処理工程により形成された形態に依存する。
【０００９】ゲートスタックのエッチングは、普通若干
の形の単一ウエーハリアクトル系において実施される。
リアクトルは典型的に上部誘導コイルを使用し、下部電
極は容量結合されている。コイルはリアクトルの周りか
または外側の頂部に取り付けられ、ｒｆ電圧をプラズマ
に誘導結合するように動作する。ポンプがリアクトルに
連結され、リアクトルを排気するように動作する。ＲＦ
エネルギーがコイルおよび電極に適用されると、リアク
トルに供給されたガスはプラズマに変換される。
の形の単一ウエーハリアクトル系において実施される。
リアクトルは典型的に上部誘導コイルを使用し、下部電
極は容量結合されている。コイルはリアクトルの周りか
または外側の頂部に取り付けられ、ｒｆ電圧をプラズマ
に誘導結合するように動作する。ポンプがリアクトルに
連結され、リアクトルを排気するように動作する。ＲＦ
エネルギーがコイルおよび電極に適用されると、リアク
トルに供給されたガスはプラズマに変換される。
【００１０】ＬＡＭ−ＴＣＰ上にサブミクロン／ポリサ
イドゲートスタックをエッチングするための従前の方法
は、高い誘導コイル電力を使用する。ＬＡＭ−ＴＣＰに
おけるＯＢＥＲＯＮゲートスタックエッチングのための
代表的な従前の方法においては、上部コイル電力は、一
般に３００〜６００ワットの間に調節される。下部電極
電力は、普通７５〜３００ワットの間に調節される。エ
ッチングガスとしては、塩素、窒素および酸素が使用さ
れる。高い上部コイル電力の目的は、低圧で高密度プラ
ズマを発生させることである。かかる圧力は、１０ｍｍ
トル以下の大きさである。これら従前のエッチング技術
においては高い上部コイル電力が使用される、それとい
うのも低圧で適切なエッチング速度を達成するためには
高いプラズマ密度が必要であると一般に信じられていた
からである。また、かかるプラズマは、これらプラズマ
中に発生するイオンの比較的低い運動エネルギーのため
比較的小さい損害を惹起することも、一般に信じられて
いた。
イドゲートスタックをエッチングするための従前の方法
は、高い誘導コイル電力を使用する。ＬＡＭ−ＴＣＰに
おけるＯＢＥＲＯＮゲートスタックエッチングのための
代表的な従前の方法においては、上部コイル電力は、一
般に３００〜６００ワットの間に調節される。下部電極
電力は、普通７５〜３００ワットの間に調節される。エ
ッチングガスとしては、塩素、窒素および酸素が使用さ
れる。高い上部コイル電力の目的は、低圧で高密度プラ
ズマを発生させることである。かかる圧力は、１０ｍｍ
トル以下の大きさである。これら従前のエッチング技術
においては高い上部コイル電力が使用される、それとい
うのも低圧で適切なエッチング速度を達成するためには
高いプラズマ密度が必要であると一般に信じられていた
からである。また、かかるプラズマは、これらプラズマ
中に発生するイオンの比較的低い運動エネルギーのため
比較的小さい損害を惹起することも、一般に信じられて
いた。
【００１１】しかし、高いコイル電力は不均一なプラズ
マを発生し、これが充電損傷を生じる。さらに、高いコ
イル電力は、高いイオン密度のためゲート酸化物に対す
る選択性を減少しうる。高いイオン密度もまた、高いラ
ジカル密度と結合している。これは、ラジカルがエッチ
ングされた層をアンダーカットしおよび／またはゲート
スタックの底部にノッチを形成しうるので問題を生じ
る。望ましくない大きい臨界寸法（ＣＤ）変化を生じ得
るアンダーカットまたはノッチ形成を軽減するために、
側壁の一層の不動態化が必要である。
マを発生し、これが充電損傷を生じる。さらに、高いコ
イル電力は、高いイオン密度のためゲート酸化物に対す
る選択性を減少しうる。高いイオン密度もまた、高いラ
ジカル密度と結合している。これは、ラジカルがエッチ
ングされた層をアンダーカットしおよび／またはゲート
スタックの底部にノッチを形成しうるので問題を生じ
る。望ましくない大きい臨界寸法（ＣＤ）変化を生じ得
るアンダーカットまたはノッチ形成を軽減するために、
側壁の一層の不動態化が必要である。
【００１２】
【発明が解決しようとする課題】それ故、本発明の主目
的はＤＲＡＭ適用のためのポリシリコン／ポリサイドゲ
ートスタックをエッチングするための低電力法を提供す
ることである。
的はＤＲＡＭ適用のためのポリシリコン／ポリサイドゲ
ートスタックをエッチングするための低電力法を提供す
ることである。
【００１３】
【課題を解決するための手段】半導体ウエーハ上にスタ
ック化ゲートアレーを製造するための方法は、上部誘導
手段および下部容量手段を有する反応室を設ける工程を
包含する。上部誘導手段は実質的に３００ワット以下の
低い電力設定に調節される。ウエーハは反応室に入れら
れ、スタック化ゲートアレーを設けるためにプラズマエ
ッチングされる。 ここに記載した本発明は、多層ゲー
ト構造を異方性エッチングする方法に向けられている。
本発明は高度ｎ−ドーピングのポリシリコン、ＴｉＳｉ
／ポリシリコンおよびＷＳｉ／ポリシリコンを包含する
種々のゲートスタックをＴＥＯＳ酸化物キャップ／ハー
ドマスクを用いてエッチングすることができる。かかる
ゲートスタックは、しばしばダイナミックＲＡＭ（ＤＲ
ＡＭ）に具体化される。
ック化ゲートアレーを製造するための方法は、上部誘導
手段および下部容量手段を有する反応室を設ける工程を
包含する。上部誘導手段は実質的に３００ワット以下の
低い電力設定に調節される。ウエーハは反応室に入れら
れ、スタック化ゲートアレーを設けるためにプラズマエ
ッチングされる。 ここに記載した本発明は、多層ゲー
ト構造を異方性エッチングする方法に向けられている。
本発明は高度ｎ−ドーピングのポリシリコン、ＴｉＳｉ
／ポリシリコンおよびＷＳｉ／ポリシリコンを包含する
種々のゲートスタックをＴＥＯＳ酸化物キャップ／ハー
ドマスクを用いてエッチングすることができる。かかる
ゲートスタックは、しばしばダイナミックＲＡＭ（ＤＲ
ＡＭ）に具体化される。
【００１４】本発明を詳細に理解するために、添付図面
と関連して下記の詳細な記載が参照される。
と関連して下記の詳細な記載が参照される。
【００１５】
【実施例】図１の概略図に関して、数１０により周知先
行技術のワントランジスタＤＲＡＭ装置が指示されてい
る。ＤＲＡＭ装置１０は、データを記憶するためのコン
デンサー１２を有する。コンデンサー１２は、線１６に
より固定電源に結合された第１プレート１４を有する。
コンデンサーの他のプレート１８、ＭＯＳパストランジ
スタ２０によりビット線２２に結合されている。プレー
ト１８は、記憶プレートとして動作する。パストランジ
スタ２０のゲート２３は、ワード線２４に結合されてい
る。ＤＲＡＭ１０の動作は周知である。本質的に、矩形
のアレー中のＤＲＡＭ１０の行は、ＤＲＡＭ装置に受信
された行アドレス信号から選択されたワード線２４を、
電圧を印加して生かすことによって選択される。選択さ
れたワード線２４はそれぞれのトランジスタ２０をター
ンオンし、それに結合し、こうしてコンデンサー１２の
記憶プレートは連想ビット線２２に結合する。センス・
アンプ（図示せず）はビット線２２の電圧を、コンデン
サー１２における電圧の存在または不在を決定するため
の基準レベルに対して比較し、これによりそれに記憶さ
れたデータの状態を表示する。ビット線２２も、書き込
みおよびリセット操作の間選択されたコンデンサー１２
の記憶プレートに記憶すべきデータを通信する。
行技術のワントランジスタＤＲＡＭ装置が指示されてい
る。ＤＲＡＭ装置１０は、データを記憶するためのコン
デンサー１２を有する。コンデンサー１２は、線１６に
より固定電源に結合された第１プレート１４を有する。
コンデンサーの他のプレート１８、ＭＯＳパストランジ
スタ２０によりビット線２２に結合されている。プレー
ト１８は、記憶プレートとして動作する。パストランジ
スタ２０のゲート２３は、ワード線２４に結合されてい
る。ＤＲＡＭ１０の動作は周知である。本質的に、矩形
のアレー中のＤＲＡＭ１０の行は、ＤＲＡＭ装置に受信
された行アドレス信号から選択されたワード線２４を、
電圧を印加して生かすことによって選択される。選択さ
れたワード線２４はそれぞれのトランジスタ２０をター
ンオンし、それに結合し、こうしてコンデンサー１２の
記憶プレートは連想ビット線２２に結合する。センス・
アンプ（図示せず）はビット線２２の電圧を、コンデン
サー１２における電圧の存在または不在を決定するため
の基準レベルに対して比較し、これによりそれに記憶さ
れたデータの状態を表示する。ビット線２２も、書き込
みおよびリセット操作の間選択されたコンデンサー１２
の記憶プレートに記憶すべきデータを通信する。
【００１６】本発明は上記のようなＤＲＡＭ用ＬＡＭ−
ＴＣＰ上に、ＯＢＥＲＯＮサブミクロンポリシリコン／
ポリサイドゲートスタックをエッチングする方法に向け
られている。本方法は、実質的に大きい均一性を実質的
にアンダーカッテイングまたはノッチングなしに、上記
の先行技術と比較して比較的低い誘導コイル電力を使用
する。さきに記載したように、先行技術の方法は３００
〜６００ワットの上部コイル電力および７５〜３００ワ
ットの下部コイル電力を使用する。先行技術の方法にお
いては、エッチングガスとして塩素、窒素および酸素が
典型的に使用される。
ＴＣＰ上に、ＯＢＥＲＯＮサブミクロンポリシリコン／
ポリサイドゲートスタックをエッチングする方法に向け
られている。本方法は、実質的に大きい均一性を実質的
にアンダーカッテイングまたはノッチングなしに、上記
の先行技術と比較して比較的低い誘導コイル電力を使用
する。さきに記載したように、先行技術の方法は３００
〜６００ワットの上部コイル電力および７５〜３００ワ
ットの下部コイル電力を使用する。先行技術の方法にお
いては、エッチングガスとして塩素、窒素および酸素が
典型的に使用される。
【００１７】本発明の方法においては、反応室の上部コ
イル電力は好ましくは０〜２００ワットに調節される。
反応室の底部電極の電力は、好ましくは５０〜２００ワ
ットに調節される。エッチングすべきウエーハを反応室
に入れた後、反応室を５ミリトル〜１５ミリトルに排気
される。次に、エッチングガスを反応室に供給し、次い
でコイルおよび電極を電圧の印加により生かし、これら
エッチングガスをプラズマに変える。使用される好まし
いエッチングガスは、塩化水素（ＨＣｌ），塩素（ＣＬ
2）、および酸素（Ｏ2）であるが、他の適当なエッチン
グガスを使用することもできる。
イル電力は好ましくは０〜２００ワットに調節される。
反応室の底部電極の電力は、好ましくは５０〜２００ワ
ットに調節される。エッチングすべきウエーハを反応室
に入れた後、反応室を５ミリトル〜１５ミリトルに排気
される。次に、エッチングガスを反応室に供給し、次い
でコイルおよび電極を電圧の印加により生かし、これら
エッチングガスをプラズマに変える。使用される好まし
いエッチングガスは、塩化水素（ＨＣｌ），塩素（ＣＬ
2）、および酸素（Ｏ2）であるが、他の適当なエッチン
グガスを使用することもできる。
【００１８】本発明によるエッチング操作は１工程で実
施することができ、ゲートスタックを包含する材料に対
してほぼ１：１のエッチング比を生じる。８インチウエ
ーハに実施する場合、エッチングの均一性は５％よりも
良好である（３σ）。上記の条件下で得られるエッチン
グ速度は、２５０ｎｍ／ｍｉｎである。
施することができ、ゲートスタックを包含する材料に対
してほぼ１：１のエッチング比を生じる。８インチウエ
ーハに実施する場合、エッチングの均一性は５％よりも
良好である（３σ）。上記の条件下で得られるエッチン
グ速度は、２５０ｎｍ／ｍｉｎである。
【００１９】本発明のエッチング方法は、約５０：１〜
１００：１の、シリコンの酸化物への選択性を生じる。
これらのタイプのエッチング選択性は、本発明において
はネスト線と孤立線との間の臨界寸法における最小変化
で容易に達成される（約５０ｎｍ以下）。
１００：１の、シリコンの酸化物への選択性を生じる。
これらのタイプのエッチング選択性は、本発明において
はネスト線と孤立線との間の臨界寸法における最小変化
で容易に達成される（約５０ｎｍ以下）。
【００２０】図２〜４は、本発明により製造された３つ
の異なるゲートスタック構成のＳＥＭ写真である。図２
においては、ゲートスタック３０は、ｎ−ドーピングポ
リシリコンスタッド３２および酸化物キャップ３４から
なる。図３においては、ゲートスタック４０はスパッタ
されたＷＳｉの層によって覆われたポリシリコンスタッ
ド４２からなる。層４４は、酸化物キャップ４６によっ
て覆われている。図４においては、ゲートスタック５０
はＴｉＳｉ層５６によって覆われている。ＴｉＳｉ層５
４は、キャップ酸化物層５６により覆われている。図２
〜４に認められるように、異方性エッチング断面形は、
これら異なるゲートスタック構成のそれぞれに対して達
成された。これらの写真には、本発明の低電力エッチン
グの特徴である低イオンおよびラジカル密度のためアン
ダーカッテイングまたはノッチングは認めることができ
ない。さらに、アンダーカッテイングおよびノッチング
が実質的に排除されるから、付加的な側壁の不動態化は
必要でなく、このため臨界的寸法の変化は先に論じたよ
うに最小になる。本発明の低電力エッチング技術は、プ
ラズマの不均一性およびそれと関連した充電損害を減少
する。
の異なるゲートスタック構成のＳＥＭ写真である。図２
においては、ゲートスタック３０は、ｎ−ドーピングポ
リシリコンスタッド３２および酸化物キャップ３４から
なる。図３においては、ゲートスタック４０はスパッタ
されたＷＳｉの層によって覆われたポリシリコンスタッ
ド４２からなる。層４４は、酸化物キャップ４６によっ
て覆われている。図４においては、ゲートスタック５０
はＴｉＳｉ層５６によって覆われている。ＴｉＳｉ層５
４は、キャップ酸化物層５６により覆われている。図２
〜４に認められるように、異方性エッチング断面形は、
これら異なるゲートスタック構成のそれぞれに対して達
成された。これらの写真には、本発明の低電力エッチン
グの特徴である低イオンおよびラジカル密度のためアン
ダーカッテイングまたはノッチングは認めることができ
ない。さらに、アンダーカッテイングおよびノッチング
が実質的に排除されるから、付加的な側壁の不動態化は
必要でなく、このため臨界的寸法の変化は先に論じたよ
うに最小になる。本発明の低電力エッチング技術は、プ
ラズマの不均一性およびそれと関連した充電損害を減少
する。
【００２１】ここに記載した実施形はたんに例示的なも
のであることおよび当業者はここに記載したものと機能
的に等価の素子を利用する実施形に対して多数の変更お
よび修正を行うことができることは明らかである。かか
るすべての変更または修正ならびに当業者に明白になる
他の手段は請求項に記載されているような本発明の範囲
内に包含されるものとする。
のであることおよび当業者はここに記載したものと機能
的に等価の素子を利用する実施形に対して多数の変更お
よび修正を行うことができることは明らかである。かか
るすべての変更または修正ならびに当業者に明白になる
他の手段は請求項に記載されているような本発明の範囲
内に包含されるものとする。
【図１】典型的なワン−トランジスタＤＲＡＭ記憶装置
の電気的概略図
の電気的概略図
【図２】１実施形のゲートスタック構成に対し達成され
る異方性断面形のＳＥＭ写真
る異方性断面形のＳＥＭ写真
【図３】他の実施形のゲートスタック構成に対し達成さ
れる異方性断面形のＳＥＭ写真
れる異方性断面形のＳＥＭ写真
【図４】もう１つの実施形のゲートスタック構成に対し
達成される異方性断面形のＳＥＭ写真
達成される異方性断面形のＳＥＭ写真
１０ ワン−トランジスタＤＲＡＭ装置 １２ コンデンサ １４ プレート １６ 線 １８ プレート ２０ ＭＯＳパストランジスタ ２２ ビット線 ２３ ゲート ２４ ワード線
Claims (20)
- 【請求項１】 半導体ウエーハ上にスタック化ゲートア
レーを製造する方法において、上部誘導手段および下部
容量手段を有する反応室を設ける工程；上部誘導手段を
実質的に３００ワット以下の電力設定に調節する工程；
該ウエーハを反応室に入れる工程；および該ウエーハを
プラズマエッチングしてスタック化ゲートアレーを形成
する工程を包含する半導体ウエーハ上にスタック化ゲー
トアレーを製造する方法。 - 【請求項２】 スタック化ゲートアレーがｎ−ドーピン
グポリシリコンの層および酸化物の層からなる請求項１
記載の方法。 - 【請求項３】 スタック化ゲートアレーがポリシリコン
の層、タングステンシリコンの層および酸化物の層から
なる請求項１記載の方法。 - 【請求項４】 スタック化ゲートアレーがポリシリコン
の層、チタンシリコンの層および酸化物の層からなる請
求項１記載の方法。 - 【請求項５】 プラズマエッチング工程が、反応室中へ
少なくとも１つのエッチングガスを供給する工程；およ
び少なくとも１つのエッチングガスをウエーハをエッチ
ングするプラズマに変えるために誘導手段および容量手
段に電圧を印加する工程を包含する請求項１記載の方
法。 - 【請求項６】 さらに、プラズマエッチング工程前に反
応室を排気する工程を包含する請求項５記載の方法。 - 【請求項７】 少なくとも１つのエッチングガスは４つ
のエッチングガスからなる請求項５記載の方法。 - 【請求項８】 ４つのエッチングガスの１つがＨＣｌか
らなる請求項７記載の方法。 - 【請求項９】 ４つのエッチングガスの１つがＣｌ2か
らなる請求項７記載の方法。 - 【請求項１０】 ４つのエッチングガスの１つがＮ2か
らなる請求項７記載の方法。 - 【請求項１１】 ４つのエッチングガスの１つがＯ2か
らなる請求項７記載の方法。 - 【請求項１２】 上部誘導手段の電力を約０〜２００ワ
ットに調節する請求項１記載の方法。 - 【請求項１３】 下部容量手段の電力を約５０〜２００
ワットに調節する請求項１記載の方法。 - 【請求項１４】 下部容量手段を実質的に３００ワット
以下の電力設定に調節する請求項１記載の方法。 - 【請求項１５】 上部誘導手段の電力を約０〜２００ワ
ットに調節し、下部容量手段の電力を約５０〜２００ワ
ットに調節する請求項１４記載の方法。 - 【請求項１６】 半導体ウエーハ上に複数の層からなる
サブミクロンゲートスタックを製造する方法において、
上部誘導コイルおよび下部容量電極を有する反応室を設
ける工程；上部誘導コイルを約０〜２００ワットの電力
設定に調節する工程；該ウエーハを反応室に入れる工
程；反応室を排気する工程；およびウエーハをプラズマ
でエッチングしてスタック化ゲートアレーを形成する工
程を包含する半導体ウエーハ上に複数の層からなるサブ
ミクロンゲートスタックを製造する方法。 - 【請求項１７】 エッチング工程が、反応室中へ複数の
エッチングガスを供給する工程；および該コイルおよび
電極に電圧を印加してエッチングガスを、ウエーハをエ
ッチング するプラズマに変換する工程からなる請求項
１６記載の方法。 - 【請求項１８】 エッチングガスがＨＣｌ，Ｃｌ2、Ｎ2
およびＯ2からなる請求項１６記載の方法。 - 【請求項１９】 下部容量電極の電力を５０〜２００ワ
ットの電力設定に調節する請求項１６記載の方法。 - 【請求項２０】 半導体ウエーハ上にサブミクロンゲー
トスタックを製造する方法において、該方法がウエーハ
上にポリシリコン層を形成する工程；ポリシリコン層上
に酸化物層を形成する工程；上部誘導コイルおよび下部
容量電極を有する反応室中へウエーハを入れる工程；上
部誘導コイルを実質的に３００ワット以下の電力設定に
調節する工程；反応室を排気する工程；および反応室中
へ複数のエチングガスを供給する工程；およびコイルお
よび電極に電圧を印加して、エッチングガスをサブミク
ロンゲートスタックを形成する層をエッチングするプラ
ズマに変換する工程を包含する半導体ウエーハ上にサブ
ミクロンゲートスタックを製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/359789 | 1994-12-20 | ||
| US08/359,789 US5529197A (en) | 1994-12-20 | 1994-12-20 | Polysilicon/polycide etch process for sub-micron gate stacks |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236512A true JPH08236512A (ja) | 1996-09-13 |
Family
ID=23415277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347119A Pending JPH08236512A (ja) | 1994-12-20 | 1995-12-15 | サブミクロンゲートスタック用ポリシリコン／ポリサイドｅｔｃｈ法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5529197A (ja) |
| EP (1) | EP0718868B1 (ja) |
| JP (1) | JPH08236512A (ja) |
| KR (1) | KR100376001B1 (ja) |
| AT (1) | ATE211854T1 (ja) |
| DE (1) | DE69524934T2 (ja) |
| TW (1) | TW345702B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166205B1 (ko) * | 1995-10-11 | 1999-02-01 | 김광호 | 반도체장치의 폴리사이드 게이트 형성방법 |
| US5880033A (en) * | 1996-06-17 | 1999-03-09 | Applied Materials, Inc. | Method for etching metal silicide with high selectivity to polysilicon |
| KR100230430B1 (ko) * | 1997-07-16 | 1999-11-15 | 윤종용 | 가스 혼합물 및 이를 이용한 전극층 식각 방법 |
| US6322714B1 (en) | 1997-11-12 | 2001-11-27 | Applied Materials Inc. | Process for etching silicon-containing material on substrates |
| US6872322B1 (en) | 1997-11-12 | 2005-03-29 | Applied Materials, Inc. | Multiple stage process for cleaning process chambers |
| US6136211A (en) * | 1997-11-12 | 2000-10-24 | Applied Materials, Inc. | Self-cleaning etch process |
| US6797188B1 (en) | 1997-11-12 | 2004-09-28 | Meihua Shen | Self-cleaning process for etching silicon-containing material |
| US6261934B1 (en) | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
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| US6399515B1 (en) | 1999-06-21 | 2002-06-04 | Taiwan Semiconductor Manufacturing Company | Plasma etch method for forming patterned chlorine containing plasma etchable silicon containing layer with enhanced sidewall profile uniformity |
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- 1995-10-11 TW TW084110648A patent/TW345702B/zh not_active IP Right Cessation
- 1995-10-11 AT AT95116065T patent/ATE211854T1/de not_active IP Right Cessation
- 1995-10-11 EP EP95116065A patent/EP0718868B1/en not_active Expired - Lifetime
- 1995-12-15 JP JP7347119A patent/JPH08236512A/ja active Pending
- 1995-12-20 KR KR1019950052441A patent/KR100376001B1/ko not_active IP Right Cessation
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