JPH047822A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ３型若しくはバイポーラ型等半導体装置
の製造方法に係り、特に、電極若しくは配線部について
の加工精度の向上が図ねその動作特性の揃った半導体装
置を安定して製造できる半導体装置の製造方法に関する
ものである。

〔従来の技術〕

この種の半導体装置としては、例えば、第５図に示すよ
うにｐ型のシリコン基板（ａ）と、このシリコン基板（
ａ）の表面にリン、ひ素等を注入して形成されたｎ＋領
領域ｂ）と、５ｉ（Ｌ等の電気絶縁膜（ｃ）を介して上
記シリコン基板（ａ）面上に形成されたソース型枠（Ｓ
）、ゲート電極（Ｇ）、及びドレイン電極（Ｄ）等でそ
の主要部を構成するＭＯ３型半導体装置や、第６図に示
すようにｐ型のシリコン基板（ａ）と、このシリコン基
板（ａ）にイオンを注入して形成されたＮ型領域（Ｎ）
　　・Ｐ型領域（Ｐ）　　・Ｎ型領域（Ｎ）と、電気絶
縁膜（ｃ）を介してシリコン基板（ａ）上に形成された
２、エミッタ電極（Ｅ）、ベース電極（Ｂ）、及びコレ
クタ電極（Ｃ）等でその主要部を構成するバイポーラ型
半導体装置等が一般的に知られている。

ところで、これ等の半導体装置を製造する工程中におい
て、シリコン基板（ａ）内に導入されたイオンを熱拡散
させたり、多層の配線部間に介装された電気絶縁膜（ｃ
）を平坦化させる目的で上記シリコン基板（ａ）を９０
０℃前後の高温下に晒す工程が必要であった。

このため、第７図〜第８図に示すように、シリコン基板
（ａ）上に配設される各種電極（ｇ）や多層の電気絶縁
膜（ｃ）間に介装される中間配線部（ｆ）についてはこ
れを耐熱性の導電材料にて構成する必要があり、従来、
シリコン基板（ａ）や５ｉ０２等の電気絶縁膜（ｃ）と
の密着性に優れかつ、リン（Ｐ）、ひ素（Ａｓ）　、ボ
ロン（Ｂ）等不純物が導入されたポリシリコン膜と、導
電性に優れたタングステン（Ｗ）、モリブデン（Ｍｏ）
、チタン（Ｔｉ）等高融点金属若しくはタングステン・
シリサイド（ＷＳｉ２）　、モリブデン・シリサイド（
ＭｏＳＬ　）　、チタン・シリサイド（ＴｉＳｉ２）等
高融点金属シリサイド（ＭＳｉ、　）膜との積層体が広
く利用されている。

以下、リンが導入されたポリシリコン膜とタングステン
・シリサイドとの積層体をゲート電極に適用したＭＯ３
型半導体装置における製造工程の一部について図面を参
照して説明すると、第９図（Ａ）に示すようにシリコン
基板（ａ）上に電気絶縁膜としてのフィールド酸化膜（
ｉ）とゲート絶縁膜（Ｄをそれぞれ形成し、この面上に
第９図（Ｂ）に示すようにポリシリコン膜（ｍ）を着膜
した後、このポリシリコン膜（ｍ）をＰＯＣ１３等の不
純物雰囲気中に晒して不純物としてのリンを上記ポリシ
リコン膜（ｍ）中に熱拡散させる。

次いで、このポリシリコン膜（ｍ）面上に、第９図（Ｃ
）〜（Ｄ）に示すようにタングステン・シリサイド膜（
ｎ）と５ｉ０２等の酸化膜（０）を順次着膜し、かつ、
第９図（Ｅ）〜（Ｆ）に示すように通常のフォトリゾグ
ラフィー処理とエツチング処理を施すことでゲート電極
（Ｇ）を形成すると共に、これ等全面を加熱酸化処理し
て表面にＳｉＯ□等の絶縁性薄膜（ｐ）を形成し、更に
、この面上に層間絶縁膜（ｑ）を成膜した後、ソース電
極（Ｓ）　　・ドレイン電極（Ｄ）を形成して第１０図
に示すようなＭＯ３型半導体装置を求めるものであった
。

〔発明が解決しようとする課題〕

ところで、従来の製造方法において上記ポリシリコン膜
（ｍ）中の不純物濃度については特に制限が設けられお
らず、ポリシリコン膜（ｍ）の導電率を高める観点から
ほぼ飽和領域に達するまで不純物が導入されている。

しかし、本発明者等の分析によると、ポリシリコン膜（
ｍ）中の不純物濃度を順次上げていった場合、不純物濃
度の上昇に伴ってそのエッチング・レートも上昇し、特
に、水平方向のエッチング・レートについては著しく上
昇することが判明している。尚、第１１図はこのことを
示したグラフ図で、膜厚２５００人のポリシリコン膜中
のリン濃度及びそのシート抵抗と、このポリシリコン膜
のエッチング・レートとの関係を示したものである。

従って、飽和領域に達するまで不純物をポリシリコン膜
（ｍ）中に導入した場合、ポリシリコン膜（ｍ）の水平
方向のエッチング・レートが上昇し過ぎてしまい、例え
ば、ポリシリコン膜（ｍ）とタングステン・シリサイド
膜（ｎ）とで構成される積層体（Ｓ）をエツチング処理
した際、このポリシリコン膜（ｍ）が余分にエツチング
されるため積層体（ｓ）の下部側に第９図（Ｆ）に示す
ようなアンダーカット（１）が形成される欠点があり、
その抵抗値あるいは線幅がばらついて製造された個々の
半導体装置の動作特性が不揃いとなる問題点があった。

〔課題を解決するための手段〕

本発明は以上の問題点に着目してなされたもので、その
課題とするところは、電極若しくは配線部についての加
工精度の向上が図れその動作特性の揃った半導体装置を
安定して製造できる半導体装置の製造方法を提供するこ
とにある。

すなわち本発明は、 半導体基板に設けられた電気絶縁膜上に、不純物が導入
されたポリシリコン膜と高融点金属若しくは高融点金属
シリサイド膜の積層体にて構成され、ドライエツチング
法により所定形状に加工された電極若しくは配線部を備
える半導体装置の製造方法を前提とし、 上記ポリシリコン膜中に導入させる不純物濃度を制御し
てポリシリコン膜と高融点金属若しくは高融点金属シリ
サイド膜のエッチング・レートを調整することを特徴と
するものである。

この様な技術的手段において上記積層体の一方を構成す
る高融点金属としては、従来と同様に、タングステン（
Ｗ）、モリブデン（Ｍｏ）　、チタン（Ｔｉ）　、タン
タル（Ｔａ）、及び、コバルト（Ｃｏ）等が適用でき、
また同様に、高融点金属シリサイド（ＭＳｉ、−）とし
ては、タングステン・シリサイド（ＷＳＬ　）　、チタ
ン・シリサイド（ＴｉＳｉ２）、タンタル・シリサイド
（ＴａＳｉ２）　、モリブデン・シリサイド（ＭｏＳＬ
　）　、及びコバルト・シリサイド（ＣｏＳＬ　）　、
プラチナ・シリサイド（ＰｔＳｉ２）等が適用できる。

また、積層体の他方を構成するポリシリコン膜中に導入
される不純物としては、インジウム、カリウム、ボロン
等の■族原子やリン、ひ素、アンチモン等の■族原子が
適用できる。

更に、上記積層体が着膜される電気絶縁膜としては、単
結晶基板表面を酸化処理して形成されるフィールド酸化
膜やゲート酸化膜、及び、ＣＶＤ法等により形成された
ＳｉＯ２、ＳＩＮｍ等の層間絶縁膜がこれに該当する。

次に、ポリシリコン膜中に導入される不純物濃度の設定
条件については、導入される不純物の種類、適用される
高融点金属若しくは高融点金属シリサイドの種類、及び
、これ等材料により構成された積層体の所望の加工形状
等に対応させて適宜値に調整するものである。すなわち
、ポリシリコン膜のエッチング・レートが上記高融点金
属若しくは高融点金属シリサイド膜のエッチング・レー
トと同一となるよう上記不純物濃度を設定することによ
り、高融点金属若しくは高融点金属シリサイド膜とポリ
シリコン膜とが等量エツチングされるためサイドエッチ
の無い異方性形状に加工することができ、また、上記値
より低い濃度に設定することによりポリシリコン膜のエ
ッチング・レートが上記高融点金属若しくは高融点金属
シリサイド膜のエッチング・レートより低くなり、高融
点金属若しくは高融点金属シリサイド膜が余分にエツチ
ングされるためこの部位に半導体基板との段差分が小さ
くなるテーパを形成することが可能となるものである。

ここで、上記積層体がリンを導入したポリシリコン膜と
タングステン・シリサイド膜とで構成されている場合を
例に挙げてその設定条件の一例について述べると、この
積層体については上記ポリシリコン膜中のリン濃度を、
ｌＸｌ０”個／ｃｄ以上で５Ｘ１０１９個／ｄ以下に設
定するものである。

すなわち、上記リン濃度を５Ｘ１０”個／ｃｎｒ以上に
設定した場合、ポリシリコン膜のエッチング・レートが
上がり過ぎてポリシリコン膜に上記アンダーカットが形
成される弊害があり、一方、リン濃度をｌＸｌ０”個／
ｄ以下に設定した場合、ポリシリコン膜の導電率が低く
なり過ぎて、例えば、上記積層体をＭＯ３型半導体装置
のゲート電極に適用した際、ポリシリコン膜と電気絶縁
膜としてのＳｉＯ２の界面におけるフェルミレベルが下
がり過ぎて半導体装置としての機能が劣化するといった
弊害が生ずる。そこで、ポリシリコン膜中のリン濃度を
上記適正範囲に設定してポリシリコン膜とタングステン
・シリサイド膜とのエッチング・レートを適宜調整する
ものである。尚、上記リン濃度の値をｌＸｌ０”個／ｄ
以上て３Ｘ１０Ｉ′ａ個／　ｃｎｆ以下に設定した場合
、ポリシリコン膜のエッチング・レートがタングステン
・シリサイド膜のエッチング・レートより低くなるため
、このタングステン・シリサイド膜が余分にエツチング
されてこの部位に半導体基板との段差分が小さくなるテ
ーパを形成することが可能となる。

そして、上記ポリシリコン膜中に導入される不純物濃度
を適宜値に設定する手段として、例えば不純物の導入法
として「熱拡散法」を適用した場合には、処理装置内の
不純物濃度並びにその流量、設定温度、及び、処理時間
等を適宜調整することにより、また、「イオン注入法」
を適用した場合には、直接イオン注入量をカウントする
ことにより調整することができる。

また、不純物が導入されたポリシリコン膜と高融点金属
若しくは高融点金属シリサイド膜の積層体を適宜形状に
加工するためのエツチング手段としては、ＣＦ４．　Ｃ
１２，ＳＦ、　、　　０２．ＭＣＩ等の単独あるいは混
合ガスを用いたＲＩＥ　（リアクティブ・イオン・エツ
チング）　、ＣＤＥ　（ケミカル・ドライ・エツチング
）、プラズマ・エツチング等のドライエツチング法が適
用できる。

〔作用〕

上述し７たような技術的手段によれば、ポリシリコン膜
中に導入させる不純物濃度を制御してポリシリコン膜と
高融点金属若しくは高融点金属シリサイド膜のエッチン
グ・レートを調整しＣいるため、 このポリシリコン膜と高融点金属若しくは高融点金属シ
リサイド膜の積層体で構成される電極若しくは配線部の
加工精度の向上を図ることが可能となる。。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

◎第一実施例 この実施例は第１図に示すＭＯ３型トランジスタの製法
に本発明を適用したものである。

まず、第２図（Ａ）に示すようにｐ型の単結晶ンリコン
基板（１）面上に通常の素子間分離工程に従ってフィー
ルド酸化膜（２）を形成した後、この基板（１）を９５
０℃の高温炉中に入れて乾燥酸素雰囲気中で酸化し、基
板（１）表面に約３００人のゲート酸化膜（３）を形成
する。

次に、フィールド酸化膜（２）とゲート酸化膜（３）と
が形成された基板（１）面上に、第２図（Ｂ）に示すよ
うにＣＶＤ法にて２５００人のポリシリコン膜（４）を
着膜し、かつ、ＰＯＣｌ　１の雰囲気中で、１０００℃
、５分間の高温加熱処理を施してリン原子を熱拡散させ
、上記ポリシリコン膜（４）中に濃度３．８Ｘ１０”個
／ｃｄのリン原子を導入してそのシ・−１〜抵抗値を４
８Ω／口に設定した後、スパッタリング法１こより１５
００人のタングステン・シリサイド膜（５）を着膜しく
第２図Ｃ参照）、更にこの面上にＣＶＤ法にて２０００
人のＳｉＯ２膜（６）を着膜させる（第２図り参照）。

そして、窒素雰囲気中において１０００℃、３０分間加
熱処理（すなわちポリサイド化アニール処理）して上記
タングステン・シリサイド膜（５）を結晶化させる。こ
のとき、上記ＳｉＬ膜（６）はポリシリコン膜（４）中
からのリン原子の熱放散を防止するキゼップ層として作
用する。

次いで、通常のフォトリゾグラフィー処理によりゲー　
ト電極形成部位に第２図（Ｅ）に示すようなレジスト膜
（ｒ）を形成し、この状態でＲＩＥ（エッチャントガス
：　ＣＦ、　／　Ｈ２＝２０／１２　ＳＣＣＭ。

ガス圧：　１．３Ｐａ　、パワー：　３５０Ｗ、　）処
理を施して５ｉＯ７膜（６）をエツチングし、続いて、
結晶化されたタングステン・シリサイド膜（５）とポリ
シリコン膜（４）との積層体（４５）をＲＩＥ処理（エ
ッチャントガス・ＣＦ、　／ＣＬ　／　Ｏ□−２５／　
２５／　１．５　ＳＣＣＭの混合ガス、ガス圧：　０．
２０Ｔｏｒｒ、パワー：　４００１％′）を施し、第２
図（Ｆ）に示すように残留する積層体（４５）と５ｉ（
Ｌ膜（６）とで構成されるゲート電極（Ｇ）を形成する
。

この場合、上記ポリシリコン膜（４）中のリン濃度は３
．８Ｘ１０′９個／Ｃｉに設定されており、このポリシ
リコン膜（４）とタングステン・シリサイド膜（５）の
上記エッチャントガス（ＣＦ、　／ＣＩ！／　０２＝２
５／２５／１．５　ＳＣＣＭの混合ガス）に対するエッ
チング・レートが共に２３５０人／ｍｉｎであり、上記
ポリシリコン膜（４）とタングステン・シリサイド膜（
５）については等量エツチングされるため異方性形状に
加りされてポリシリコン膜（４）にアンダーカットが形
成されることがない。

次に、上記レジスト膜（ｒ）を除去した後この全面につ
いて加熱酸化処理を施して第２図（Ｇ）に示すようなＳ
ｉＯ□の絶縁性薄膜（７）を成膜すると共に５、この上
面側から第２図（Ｈ）に示すようにイオ゛ノ注入装置を
用いて６０ＫｅＶの加速電圧条件下、５ＸｌＯ”個／　
ｃｒｄの注入密度でひ素イオンを単結晶シリコン基板（
１）内へ注入し、かつ、加熱活性化処理を施してｎ＋領
領域８）を形成（第２図１参照）し、更に、第２図（Ｊ
）〜（Ｌ）に示すように５ｉ０２の層間絶縁膜（９）、
アルミニウム製の配線部（１０）、及び、ＳｉＯ□製の
パシベーション膜（１１）をそれぞれ形成してＭＯＳ型
のトランジスタを得た。

この様にこの実施例に係る製造方法によれば、上記ポリ
シリコン膜（４）中に導入するリン濃度を３．８Ｘ１０
”個／ｃｎｒに設定し、上記エッチャントガスに対する
ポリシリコン膜（４）とタングステン・シリサイド膜（
５）のエッチング・レートが同一に調整されているため
、上記ポリシリコン膜（４）とタングステン・シリサイ
ド膜（５）とで構成される積層体（４５）を異方性形状
に加工することができ、従来のようにゲート電極（Ｇ）
の下部側にアンダーカットが形成されることがない。

従って、ゲート電極（Ｇ）の抵抗値あるいは線幅のばら
つきを確実に防止できるため、動作特性の揃ったＭＯ３
型トランジスタを安定して多数製造できる利点を有して
いる。

尚、第３図は、「膜厚２５００人のポリシリコン膜のシ
ート抵抗（Ω／口）」とＣポリシリコン膜中のリン濃度
（個／ｃｎｆ）ｊとの関係を示したグラフ図であるが、
上記ポリシリコン膜中のリン濃度を３×１０１ｏ個／Ｃ
ｉ以上で５Ｘ１０”個／ｃ＋ｔｌ　（この場合のシート
抵抗値は４０Ω／口である）以下に設定した場合にはエ
ッチャント（ＣＦ、　／ＣＩ□／　０２　＝２５／２５
／１．５　ＳＣＣＭの混合ガス）に対するポリシリコン
膜とタングステン・シリサイド膜とのエッチング・レー
トが路間−に、また、ポリシリコン膜中のリン濃度を３
Ｘ１０”個／ｄ以下に設定した場合には上記エッチャン
トに対するポリシリコン膜のエッチング・レートがタン
グステン・シリサイド膜より低くなることが確認されて
いる。

◎第二実施例 この実施例は、上記ポリシリコン膜中のリン濃度を３Ｘ
１０”個／　ｃｒｌ以下に設定している点と、上記タン
グステン・シリサイド膜（５）上にＳｉＯ２膜（６）を
着膜していない点を除き第一実施例に係る製造方法と路
間−である。

すなわち、この実施例においてはポリシリコン膜（４）
中のリン濃度が２．ＯＸＩＯ”個／ｃｎ？　（このシー
ト抵抗値は１２０Ω／口）に設定されており、エッチャ
ント（ＣＦＩ　／Ｃ１２／　０２　＝２５／２５／１．
５ＳＣＣＭの混合ガス）に対するポリシリコン膜（４）
のエッチング・レートが２１００人／ｍｉｎとタングス
テン・シリサイド膜（５）の値（２３５０人／ｍ１ｎ）
より低いため、第４図（Ａ）に示すようにタングステン
・シリサイド膜（５）が余分にエツチングされて、この
部位に単結晶シリコン基板（１）との段差性が小さくな
るテーパ（１２）を形成することができる。

従って、第４図（Ｂ）に示すようにゲート電極（Ｇ）の
下部側にアンダーカットが形成されなくなってその抵抗
値あるいは線幅のばらつきを確実に防止できると共に、
ゲート電極（Ｇ）より上方側に配設されるアルミニウム
製配線部（ｌＯ）の断線も起こり難くなるため、動作特
性の揃ったＭＯ３型トランジスタを安定して多数製造で
きる利点を有している。

尚、上記ポリシリコン膜（４）中のリン濃度をＩＸＩＱ
”個／ｃｄ以下に設定した場合、ポリシリコン膜（４）
の導電率が著しく低下し、ポリシリコン膜（４）と５ｉ
０２であるゲート酸化膜（３）の界面におけるフェルミ
レベルが下がって空乏層が広がり、かつ、ポリシリコン
膜（４）の仕事関数も低下してしきい値電圧（ＶＴＨ）
がシフトする弊害を生むため適用できなかった。

〔発明の効果〕

本発明によれば、 ポリシリコン膜中に導入させる不純物濃度を制御してポ
リシリコン膜と高融点金属若しくは高融点金属シリサイ
ド膜のエッチング・レートを調整しているため、 このポリシリコン膜と高融点金属若しくは高融点金属シ
リサイド膜の積層体で構成される電極若しくは配線部の
加工精度の向上を図ることが可能となる。

従って、電極若しくは配線部の抵抗値あるいは線幅のば
らつきを確実に防止できるため、動作特性の揃った半導
体装置を安定して製造できる効果を有している。

【図面の簡単な説明】

第１図〜第４図は本発明の実施例を示しており、第１図
は第一実施例に係るＭＯ３型トランジスタの構成を示す
断面図、第２図（Ａ）〜（Ｌ）はこのトランジスタの製
造工程を示す工程図、第３図は膜厚２５００人のポリシ
リコン膜のシート抵抗（Ω／口）とポリシリコン膜中の
リン濃度（個／ｃｉ）との関係を示したグラフ図、また
、第４図（Ａ）〜（Ｂ）は第二実施例に係゛るＭＯ３型
トランジスタの製造工程を示す工程図であり、第５図は
ＭＯＳ型半導体装置の説明図、第６図はバイポーラ型半
導体装置の説明図、第７図はこれ等半導体装置の斜視図
、第８図はこれ等半導体装置の断面図、第９図（Ａ）〜
（Ｆ）は従来法に係るＭＯＳ型半導体装置の製造工程を
示す工程図、第１０図は求められたＭＯＳ型半導体装置
の断面図、第１１図は膜厚２５００人のポリシリコン膜
中のリン濃度及びそのシート抵抗とこのポリシリコン膜
のエッチング・レートとの関係を示したグラフ図である
。 〔符号説明〕 （Ｇ）・・・ゲート電極 （１）・・・基板 （２）・・・フィールド酸化膜 （３）・・・ゲート酸化膜 （４）・・・ポリシリコン膜 （５）・・・タングステン・シリサイ （４５）・・・積層体 ド膜 特　許　出　願　人　富士ゼロックス株式会社代　理　
人　弁理士　中　村　智　廣（外２名）第 図 第１図 第 図 第 図 第 図 第 図 膜厚２５００人のポリシリコン膜のシート抵抗（０／Ｄ
）第 図 第 図 第 図 第 図 第 図 第 図 第 図 第１０図

Claims (1)

1. 【特許請求の範囲】 　半導体基板に設けられた電気絶縁膜上に、不純物が導
   入されたポリシリコン膜と高融点金属若しくは高融点金
   属シリサイド膜の積層体にて構成され、ドライエッチン
   グ法により所定形状に加工された電極若しくは配線部を
   備える半導体装置の製造方法において、 上記ポリシリコン膜中に導入させる不純物濃度を制御し
   てポリシリコン膜と高融点金属若しくは高融点金属シリ
   サイド膜のエッチング・レートを調整することを特徴と
   する半導体装置の製造方法。