KR100376001B1 - 미세한 게이트 적층을 위한 폴리실리콘/폴리사이드 에칭방법 - Google Patents
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Abstract
반도체 웨이퍼상에 적층된 게이트 어레이를 제조하기 위한 방법. 방법은 상부 유도 코일 및 하부 용량 전극을 가지는 반응 챔버를 제공하는 단계를 포함한다. 상부 유도 코일은 300 와트 이하로 설정된 상대적으로 낮은 전력 세팅으로 조절된다. 웨이퍼는 적층된 게이트 어레이를 제공하기 위하여 에칭된 플라즈마 및 반응 챔버에 배치된다.
Description
본 발명은 집적 회로의 제조 및 특히 미세한 폴리실리콘/폴리사이드 게이트 적층부를 제조하기 위한 방법에 관한 것이다.
다결정 실리콘 및 폴리사이드는 MOS LSI 기술에서 게이트 재료로서 폭넓게사용된다. 상기 기술에 대해 현대의 경향은 VLSI 집적 회로에서 최소 페쳐(feture)의 크기 및 간격을 차례로 요구하는 점점 더 큰 장치 밀도이다. 이들 더욱 작은 페쳐의 크기 및 간격을 이루기 위하여, 석판술 패턴 전달 방법은 매우 정밀해야 한다. 특히, 특정 석판술 처리를 위하여 사용되는 최소 마스크 크기는 최소 페쳐의 크기 및 최소 페쳐의 간격을 실질적으로 결정한다. 이들 최소 페쳐의 크기 및 간격은 특정 처리 단계에서 통상적으로 발생하는 페쳐 크기 변화 정도에 따른다. 예를들면, 폴리실리콘 게이트의 제조시 사용된 이방성 에칭 단계는 경사지거나 언더커팅된 벽을 가진 게이트를 형성한다. 그런 게이트 구성은 석판술 게이트 페쳐 크기에 전혀 접근하지 못한다.
그래서, 페쳐 크기 변화는 패턴 전달 방법에 크게 의존한다. 이방성 건식 에칭 기술은 페쳐 크기 변화를 최소화 시킨다. 그런 기술은 막의 두께가 비율에 따라 빠르게 축소되는 동안 현대의 IC에서 측면 장치 크기가 통상적으로 약 2㎛ 아래로 축소되기 때문에 요구된다. 만약 페터닝이 이방성 습식 또는 등방성 플라즈마 에칭 기술에 의해 수행되면, 언더커팅(undercutting), 선폭 감속 및 에칭된 패턴의 전체적인 손실을 포함하는 페쳐 크기의 실제적인 감소가 발생한다.
상기된 바와같이, 이방성 에칭 기술은 이들 문제점을 피한다. 플라즈마 에칭으로서 공지된 하나의 상기 기술은 기판의 비보호된 층에 휘발성 에칭 생산물을 형성하는 화학 반응 에천트를 생성하기 위하여 RF 전압과 결합된 플라즈마를 사용한다. 이런 기술은 기판 및 에칭 가스의 적당한 결합에 의해 가능하게 이루어진다. 상기 결합은 반도체 장치를 제조하기 위하여 사용된 대다수의 막에 이용된다.
반응 이온 에칭으로서 공지된 다른 기술은 플라즈마 에칭과 매우 유사하지만 이들 처리에서 사용된 장치가 동작되는 동작 압력 및 전압에 의해 필수적으로 다르다. 특히, RIE는 플라즈마 에칭보다 낮은 압력(거의 10-2토르)에서 동작하여 다소 지향적이다.
통상적인 에칭 가스의 예는 CCl4및 CF4의 형태로 각각 이용할수 있는 염소 및 불소 화합물을 포함한다. 이들 화합물은 폴리실리콘, SiO2Si3N4및 금속을 에칭하기 위하여 사용된다. 예를들어, 불소 기(radicals)는 휘발성 실리콘 테트라플로우리드(tetrafluoride) 에칭 생산물을 생성하기 위하여 실리콘과 반응한다.
산소 함유 플라즈마는 레지스트를 포함하는 유기 막을 에칭하기 위하여 역시 사용된다. 게다가, 플라즈마의 에칭 비율은 작은 퍼센트의 O2(5-10%)를 에칭 가스에 첨가함으로써 실제적으로 증가된다.
그러나, 건식 에칭 기술은 에칭 선택성 문제를 가진다. 특히, 선택성은 요구된 에칭 비율이 장치가 작아짐으로서 양쪽 예에서 증가하기 때문에, 아래에 놓여있는 얇은 게이트 산화물을 제거하지 않고 폴리실리콘 게이트 전극을 패턴화하는 것이 요구된다. 특히, 실리콘에 관한 이산화 실리콘을 위하여 보다 높은 등급의 선택성은 결합 깊이가 필드 산화물의 두께보다 빠르게 감소하기 때문에 요구된다. 게다가, 이산화 실리콘에 관한 실리콘을 위해 보다 높은 정도의 선택성은 게이트 산화물의 두께가 게이트 전극의 두께보다 빠른 비율로 감소하기 때문에 요구된다. 부가적으로, 요구된 선택성은 먼저의 처리 단계에 의해 생성된 지형 뿐 아니라 에칭되고 아래 놓여있는 막의 두께에 따른다.
게이트 적층부의 에칭은 몇몇 형태의 단일 웨이퍼 반응기 장치에서 일반적으로 수행된다. 반응기는 상부 유도 코일을 사용하고 하부 전극은 용량 결합된다. 코일은 반응기의 외부 주위 또는 상부상에 부착되고 플라즈마에 rf 전압을 유도 결합하기 위하여 동작한다. 펌프는 반응기에 접속되고 반응기를 비우기 위하여 동작한다. RF 에너지가 코일 및 전극에 인가될 때, 반응기에 공급된 가스는 플라즈마로 전환된다.
LAM-TCP상의 미세한 폴리실리콘/폴리사이드 게이트 적층부를 에칭하기 위한 종래 기술 처리는 높은 유도 코일 전력을 사용한다. LAM-TCP에서 OBERON 게이트 적층부를 위한 통상적인 종래 기술 처리에서, 상부 코일 전력은 일반적으로 300 및 600와트 사이로 조절된다. 하부 전극 전력은 일반적으로 75 및 300와트 사이로 조절된다. 염소, 질소 및 산소는 에칭 가스로서 사용된다. 높은 상부 코일 전력은 저압에서 고밀도 플라즈마를 생성하기 위한 것이다. 그런 압력은 10밀리토르 이하이다. 높은 상부 코일 전력은 높은 플라즈마 밀도가 저압에서 적당한 에칭 비율을 이루기 위하여 필요한 종래의 공통적으로 고정된 생각 때문에 이들 종래 에칭 기술에서 사용된다. 그것은 그런 플라즈마가 이들 플라즈마에서 생성된 이온의 보다 낮은 운동 에너지 때문에 상대적으로 작은 손상을 유발한다는 종래의 공통적으로 고정된 생각이다.
그러나, 높은 코일 전력은 차징(charging) 손상을 유발하는 불균일한 플라즈마를 생성한다. 게다가, 높은 코일 전력은 높은 이온 밀도 때문에 게이트 산화물에대한 선택성을 감소시킨다. 높은 이온 밀도는 높은 기 밀도와 역시 연관된다. 이것은 기가 에칭되는 층을 언더커팅하거나 게이트 적층부의 밑쪽에서 노치(notch)를 생성할수 있기 때문에 문제점을 만든다. 언더커팅 또는 노칭을 감소시키기 위하여, 보다 많은 패시베이션이 요구되어 바람직하지 않은 큰 임계 크기(CD) 변화를 유도한다.
그러므로, 본 발명의 제 1 목적은 DRAM 응용을 위한 폴리실리콘/폴리사이드 게이트 적층부에 낮은 전력 처리를 제공하는 것이다.
본 발명은 반도체 웨이퍼상에 적층된 게이트 어레이를 제조하기 위한 방법이다. 그 방법은 상부 유도 수단 및 하부 용량 수단을 가지는 반응 챔버를 제공하는 단계를 포함한다. 상부 유도 수단은 실제적으로 300와트보다 작은 저전력으로 조절된다. 웨이퍼는 적층된 게이트 어레이를 제공하기 위하여 반응 챔버에 제공되어 플라즈마 에칭된다.
본 발명의 상세한 이해를 위하여, 첨부 도면과 관련하여 얻어진 다음 상세한 설명이 참조되어야 한다.
여기에서 기술된 본 발명은 다중층 게이트 구조를 이방적으로 에칭하기 위한 방법에 관한 것이다. 본 발명은 TEOS 산화물 캡/하드 마스크를 가지는 심하게 n 도핑된 폴리실리콘, TiSi/폴리실리콘 및 WSi/폴리실리콘을 포함하는 다양한 게이트 적층부를 에칭할수 있다. 그런 게이트 적층부는 다이나믹 랜덤 액세스 메모리(DRAM)에서 주로 실행된다.
제 1도의 개략 표현을 참조하여, 번호(10)로 지시된 공지된 종래 기술 단일트랜지스터 DRAM 소자가 도시된다. DRAM 소자(10)는 데이타를 저장하기 위한 커패시터(12)를 포함한다. 커패시터(12)는 라인(16)에 의해 고정된 전압원에 결합된 제 1 극판을 가진다. 커패시터(12)의 다른 극판(18)은 MOS 통과 트랜지스터(20)를 통하여 비트 라인(22)에 결합된다. 극판(18)은 저장 극판으로서 동작한다. 통과 트랜지스터(20)의 게이트(23)는 워드 라인(24)에 결합된다. DRAM(10)의 동작은 기술에서 공지된다. 필수적으로, 직사각형 어레이에서 DRAM(10)의 행은 DRAM 소자에 의해 수신된 행 어드레스 신호로부터 선택된 워드 라인(24)의 에너지화에 의해 선택된다. 선택된 워드 라인은 결합되는 각각의 통과 트랜지스터(20)를 턴온하여, 커패시터(12)의 저장 극판을 관련된 비트 라인(22)에 결합한다. 감지 증폭기(도시되지 않음)는 만약 커패시터(12)상에 전하가 부재 또는 존재하면 그것에 의해 그위에 저장된 데이타의 상태를 지시하는 것을 결정하기 위하여 기준 레벨과 비트 라인(22)의 합성 전압을 비교한다. 비트 라인(22)은 기록 및 재 저장 동작동안 선택된 커패시터(12)의 저장 극판상에 저장되는 데이타를 전달한다.
본 발명은 상기된 바와같은 DRAM 응용을 위한 LAM-TCP상에 미세한 OBERON 폴리실리콘/폴리사이드 게이트 적층부를 에칭하기 위한 방법에 관한 것이다. 현재의 방법은 실제적으로 보다 균일하고 언더커팅 또는 노칭이 실제적으로 없도록 하기 위하여 상기된 종래 기술과 비교하여 상대적으로 작은 유도 코일 전력을 사용한다. 상기된 바와같이, 종래 기술 처리는 300 및 600와트 사이의 상부 코일 전력 및 75 및 300와트 사이의 하부 코일 전력을 사용한다. 염소, 질소 및 산소는 통상적으로 에칭 가스로서 종래 기술 방법에서 사용된다.
본 발명의 방법에서, 반응 챔버의 상부 코일 전력은 바람직하게 0 및 200와트 사이로 조정된다. 반응 챔버의 하부 전극 전력은 바람직하게 50 및 200와트로 조절된다. 에칭될 웨이퍼가 반응 챔버에 배치된후, 반응 챔버는 5 밀리토르 및 15밀리토르 사이로 진공된다. 에칭 가스는 반응 챔버에 공급되고 코일 및 전극은 이들 에칭 가스를 플라즈마로 전환하기 위하여 에너지화 된다. 본 발명에서 사용된 바람직한 에칭 가스는 비록 다른 적당한 에칭 가스가 사용될 수 있을지라도 염화 수소(HCL) 염소(CI2), 질소(N2) 및 산소(O2)이다.
본 발명에 따른 에칭 동작은 하나의 단계에서 수행되고 게이트 적층부를 포함하는 재료를 위하여 거의 1:1의 에칭 비율을 제공한다. 에칭의 균일성은, 8인치 웨이퍼상에서 수행될 때, 5% 좋아진다(3 시그마). 상기된 상태하에서 에칭의 결과 비율은 거의 250nm/min이다.
본 발명의 에칭 방법은 거의 50:1 및 100:1 사이의 실리콘 대 산화물 선택성을 제공한다. 이들 형태의 에칭 선택성은 네스팅 및 절연된 라인(거의 50nm 보다 작은) 사이의 임계 크기에서 최소 변화를 가지는 본 발명에서 쉽게 이루어질수 있다.
제 2A-2C도는 본 발명에 따라 제조된 3개의 다른 게이트 적층부 구성의 SEM 사진이다. 제 2A도에서, 게이트 적층부(30)는 n 도핑된 폴리실리콘 스터드(stud)(32) 및 산화물 캡(34)을 포함한다. 제 2B도에서, 게이트 적층부(40)는 스퍼터링된 WSi의 층(44)에 의해 덮혀진 폴리실리콘 스터드(42)를 포함한다.층(44)은 산화물 캡(46)에 의해 덮혀진다. 제 2C도에서, 게이트 적층부(50)는 TiSi 층(54)에 의해 덮혀진 폴리실리콘 스터드(52)를 포함한다. TiSi 층(54)은 캡 산화물 층(56)에 의해 캡핑된다.
제 2A-2C도에서 도시된 바와같이, 이방성 에칭 프로파일은 각각의 이들 다른 게이트 적층부 구성을 위하여 이루어진다. 언더커팅 또는 노칭은 본 발명의 저전력 에칭 기술의 특징인 낮은 이온 및 기밀도 때문에 이들 사진에서 관찰될 수 없다. 게다가, 언더커팅 및 노칭은 실제적으로 제거되기 때문에, 부가적인 측벽 불활성화는 요구되지 않아서, 임계 크기 변화는 상기된 바와같이 최소화된다. 본 발명의 저전력 에칭 기술은 또한 플라즈마의 비균일성 및 여기서 관련된 결과적인 차징 손상을 실제적으로 감소시킨다.
여기서 기술된 실시예가 단순히 전형적이고 당업자가 상기된 기능적으로 동등한 부품을 사용하는 실시예로 많은 변화 및 변형을 이룰수 있다는 것은 이해된다. 당업자에게 분명하게 되는 다른 것들 뿐 아니라 어떤 및 모든 상기 변화 또는 변형은 첨부된 청구 범위에 의해 한정되는 것으로서 본 발명의 범위 내에 포함된다.
제 1도는 통상적인 하나의 트랜지스터 DRAM 저장 소자의 회로도.
제 2A-2C도는 다른 게이트 적층 구성에 대하여 이루어진 이방성 프로파일의 SEM 사진.
*도면의 주요 부분에 대한 부호의 설명*
10 : DRAM 소자 12 : 커패시터
18 : 극판 20 : MOS 통과 트랜지스터
22 : 비트 라인 24 : 워드 라인
30,40 : 게이트 적층부 54 : TiSi 층
56 : 산화물 층
Claims (20)
- 반도체 웨이퍼상에 적층된 게이트 어레이를 제조하기 위한 방법에 있어서,상부 유도 수단 및 하부 용량 수단을 가지는 반응 챔버를 제공하는 단계 ;상기 상부 유도 수단을 300와트 이하로 설정된 전력으로 조절하는 단계 ;웨이퍼를 상기 반응 챔버에 배치하는 단계 ; 및상기 적층된 게이트 어레이를 제공하기 위하여 상기 웨이퍼를 플라즈마 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 적층된 게이트 어레이는 한층의 n 도핑 폴리실리콘 및 한층의 산화물을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 적층된 게이트 어레이는 한층의 폴리실리콘, 한층의 텅스텐 실리콘 및 한층의 산화물을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 적층된 게이트 어레이는 한층의 폴리실리콘, 한층의 백금 실리콘 및 한층의 산화물을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 플라즈마 에칭 단계는,하나 이상의 에칭 가스를 상기 반응 챔버에 공급하는 단계 ; 및상기 웨이퍼를 에칭하기 위하여 하나 이상의 에칭 가스를 플라즈마로 전환하기 위한 유도 및 용량 수단을 에너지화 하는 단계를 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 5항에 있어서, 플라즈마 에칭의 단계전에 상기 반응 챔버를 진공하는 단계를 더 포함하는 것을 특징으로 하는 게이트 어레이 제조방법.
- 제 5항에 있어서, 상기 하나 이상의 에칭 가스는 4개의 에칭 가스를 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 7항에 있어서, 상기 4개의 에칭 가스중 하나는 HCL을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 7항에 있어서, 상기 4개의 에칭 가스중 하나는 CL2을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 7항에 있어서, 상기 4개의 에칭 가스중 하나는 N2을 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 7항에 있어서, 상기 4개의 에칭 가스중 하나는 O2를 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 상부 유도 수단의 전력은 약 0 및 200 와트 사이로 조절되는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 하부 용량 수단의 전력은 약 50 및 200와트 사이로 조절되는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 1항에 있어서, 상기 하부 용량 수단을 300와트 이하로 설정된 전력으로 조절하는 단계를 더 포함하는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 제 14항에 있어서, 상기 상부 유도 수단의 전력은 약 0 및 200와트 사이로 조절되고 상기 하부 용량 수단의 전력은 약 50 및 200와트 사이로 조절되는 것을 특징으로 하는 게이트 어레이 제조 방법.
- 반도체 웨이퍼상에 다수의 층이 포함된 미세 게이트 적층부를 제조하기 위한방법에 있어서,상부 유도 코일 및 하부 용량 전극을 가지는 반응 챔버를 제공하는 단계 ;상기 상부 유도 코일을 약 0 내지 200와트로 설정된 전력으로 조절하는 단계 ;상기 웨이퍼를 상기 반응 챔버에 배치시키는 단계 ;상기 반응 챔버를 진공하는 단계 ; 및상기 적층된 게이트 어레이를 제공하기 위하여 플라즈마로 상기 웨이퍼를 에칭하는 단계를 포함하는 것을 특징으로 하는 게이트 적층부 제조 방법.
- 제 16항에 있어서, 상기 에칭 단계는,다수의 에칭 가스를 상기 반응 챔버에 공급하는 단계 ; 및상기 웨이퍼를 에칭하기 위한 상기 에칭 가스를 상기 플라즈마로 전환하기 위하여 상기 코일 및 상기 전극을 에너지화하는 단계를 포함하는 것을 특징으로 하는 게이트 적층부 제조 방법.
- 제 16항에 있어서, 상기 에칭 가스는 HCL, CL2, N2및 O2를 포함하는 것을 특징으로 하는 게이트 적층부 제조 방법.
- 제 16항에 있어서, 상기 하부 용량 전극의 전력은 50 및 200와트 사이로 세팅된 전력으로 조절되는 것을 특징으로 하는 게이트 적층부 제조 방법.
- 반도체 웨이퍼상에 미세 게이트 적층부를 제조하기 위한 방법에 있어서,상기 웨이퍼상에 폴리실리콘 층을 형성하는 단계 ;상기 폴리실리콘 층상에 산화물 층을 형성하는 단계 ;상기 웨이퍼를 상부 유도 코일 및 하부 용량 전극을 가지는 반응 챔버에 배치시키는 단계 ;상기 상부 유도 코일을 300와트 이하로 설정된 전력으로 조절하는 단계 ;상기 반응 챔버를 진공하는 단계 ;다수의 에칭 가스를 상기 반응 챔버에 공급하는 단계 ; 및상기 미세 게이트 적층부를 형성하도록 상기 웨이퍼의 층을 에칭하기 위한 상기 에칭 가스를 플라즈마로 전환하기 위하여 상기 코일 및 상기 전극을 에너지화하는 단계를 포함하는 것을 특징으로 하는 미세 게이트 적층부 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7909389B2 (en) | 2008-01-31 | 2011-03-22 | Cnh America Llc | Protection device for a pivotable cab structure |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166205B1 (ko) * | 1995-10-11 | 1999-02-01 | 김광호 | 반도체장치의 폴리사이드 게이트 형성방법 |
| US5880033A (en) * | 1996-06-17 | 1999-03-09 | Applied Materials, Inc. | Method for etching metal silicide with high selectivity to polysilicon |
| KR100230430B1 (ko) * | 1997-07-16 | 1999-11-15 | 윤종용 | 가스 혼합물 및 이를 이용한 전극층 식각 방법 |
| US6136211A (en) * | 1997-11-12 | 2000-10-24 | Applied Materials, Inc. | Self-cleaning etch process |
| US6797188B1 (en) | 1997-11-12 | 2004-09-28 | Meihua Shen | Self-cleaning process for etching silicon-containing material |
| US6872322B1 (en) | 1997-11-12 | 2005-03-29 | Applied Materials, Inc. | Multiple stage process for cleaning process chambers |
| US6322714B1 (en) | 1997-11-12 | 2001-11-27 | Applied Materials Inc. | Process for etching silicon-containing material on substrates |
| US6261934B1 (en) | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
| US6399432B1 (en) | 1998-11-24 | 2002-06-04 | Philips Semiconductors Inc. | Process to control poly silicon profiles in a dual doped poly silicon process |
| US6399515B1 (en) | 1999-06-21 | 2002-06-04 | Taiwan Semiconductor Manufacturing Company | Plasma etch method for forming patterned chlorine containing plasma etchable silicon containing layer with enhanced sidewall profile uniformity |
| US6527968B1 (en) * | 2000-03-27 | 2003-03-04 | Applied Materials Inc. | Two-stage self-cleaning silicon etch process |
| EP1156519A1 (en) * | 2000-05-16 | 2001-11-21 | Semiconductor 300 GmbH & Co. KG | Gate etch process for 12 inch wafers |
| US6809769B1 (en) | 2000-06-22 | 2004-10-26 | Pixim, Inc. | Designs of digital pixel sensors |
| US6905800B1 (en) | 2000-11-21 | 2005-06-14 | Stephen Yuen | Etching a substrate in a process zone |
| US20090104776A1 (en) * | 2007-10-18 | 2009-04-23 | International Business Machines Corporation | Methods for forming nested and isolated lines in semiconductor devices |
| US8118946B2 (en) * | 2007-11-30 | 2012-02-21 | Wesley George Lau | Cleaning process residues from substrate processing chamber components |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| US4561907A (en) * | 1984-07-12 | 1985-12-31 | Bruha Raicu | Process for forming low sheet resistance polysilicon having anisotropic etch characteristics |
| US4659426A (en) * | 1985-05-03 | 1987-04-21 | Texas Instruments Incorporated | Plasma etching of refractory metals and their silicides |
| JPS62162362A (ja) * | 1986-01-10 | 1987-07-18 | Mitsubishi Electric Corp | Ｍｏｓ型集積回路及びその製造方法 |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4778563A (en) * | 1987-03-26 | 1988-10-18 | Applied Materials, Inc. | Materials and methods for etching tungsten polycides using silicide as a mask |
| JPS6482533A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Dry etching |
| US5106776A (en) * | 1988-06-01 | 1992-04-21 | Texas Instruments Incorporated | Method of making high performance composed pillar dRAM cell |
| JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
| JPH03257182A (ja) * | 1990-03-07 | 1991-11-15 | Hitachi Ltd | 表面加工装置 |
| JPH047822A (ja) * | 1990-04-25 | 1992-01-13 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| US5212116A (en) * | 1990-06-18 | 1993-05-18 | At&T Bell Laboratories | Method for forming planarized films by preferential etching of the center of a wafer |
| US5022958A (en) * | 1990-06-27 | 1991-06-11 | At&T Bell Laboratories | Method of etching for integrated circuits with planarized dielectric |
| US5304279A (en) * | 1990-08-10 | 1994-04-19 | International Business Machines Corporation | Radio frequency induction/multipole plasma processing tool |
| JP2519364B2 (ja) * | 1990-12-03 | 1996-07-31 | アプライド マテリアルズ インコーポレイテッド | Ｕｈｆ／ｖｈｆ共振アンテナ供給源を用いたプラズマリアクタ |
| JPH0582481A (ja) * | 1991-09-18 | 1993-04-02 | Nippon Telegr & Teleph Corp <Ntt> | ガーネツト膜加工方法 |
| US5126916A (en) * | 1991-12-20 | 1992-06-30 | Industrial Technology Research Institute | Stacked capacitor dram cell and method of fabricating |
| JP3181406B2 (ja) * | 1992-02-18 | 2001-07-03 | 松下電器産業株式会社 | 半導体記憶装置 |
| EP0562207B1 (en) * | 1992-03-27 | 1996-06-05 | International Business Machines Corporation | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom |
| US5227325A (en) * | 1992-04-02 | 1993-07-13 | Micron Technology, Incl | Method of forming a capacitor |
| US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
| US5346578A (en) * | 1992-11-04 | 1994-09-13 | Novellus Systems, Inc. | Induction plasma source |
| US5346586A (en) * | 1992-12-23 | 1994-09-13 | Micron Semiconductor, Inc. | Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip |
| JP2842125B2 (ja) * | 1993-02-04 | 1998-12-24 | 日本電気株式会社 | 電界効果型トランジスタの製造方法 |
| US5667631A (en) * | 1996-06-28 | 1997-09-16 | Lam Research Corporation | Dry etching of transparent electrodes in a low pressure plasma reactor |
-
1994
- 1994-12-20 US US08/359,789 patent/US5529197A/en not_active Expired - Lifetime
-
1995
- 1995-10-11 DE DE69524934T patent/DE69524934T2/de not_active Expired - Lifetime
- 1995-10-11 EP EP95116065A patent/EP0718868B1/en not_active Expired - Lifetime
- 1995-10-11 AT AT95116065T patent/ATE211854T1/de not_active IP Right Cessation
- 1995-10-11 TW TW084110648A patent/TW345702B/zh not_active IP Right Cessation
- 1995-12-15 JP JP7347119A patent/JPH08236512A/ja active Pending
- 1995-12-20 KR KR1019950052441A patent/KR100376001B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7909389B2 (en) | 2008-01-31 | 2011-03-22 | Cnh America Llc | Protection device for a pivotable cab structure |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0718868A2 (en) | 1996-06-26 |
| EP0718868A3 (en) | 1998-05-06 |
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| TW345702B (en) | 1998-11-21 |
| EP0718868B1 (en) | 2002-01-09 |
| US5529197A (en) | 1996-06-25 |
| JPH08236512A (ja) | 1996-09-13 |
| ATE211854T1 (de) | 2002-01-15 |
| DE69524934D1 (de) | 2002-02-14 |
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