JP2005322914A - トレンチキャパシタの製造方法、メモリセルの製造方法、トレンチキャパシタ、およびメモリセル - Google Patents

Abstract

【課題】トレンチキャパシタの製造方法、メモリセルの製造方法、トレンチキャパシタ、およびメモリセルを提供する。
【解決手段】本発明は、第１キャパシタ電極（６）、第１誘電体層（７）、第２キャパシタ電極（８）、第２誘電体層（９）、および第３キャパシタ電極（１０）を備えた蓄積キャパシタ（２３）の製造方法に関する。第１キャパシタ電極（６）と第３キャパシタ電極とは、互いに接続されている。本発明の方法では、第１キャパシタ電極（６）と第３キャパシタ電極（１０）とを、コンフォーマル堆積方法により形成する。一方、第１誘電体層（７）、第２キャパシタ電極（８）、および第２誘電体層（９）は、非コンフォーマル方法により形成する。これにより、蓄積容量を増やしたトレンチキャパシタを作ることができる。
【選択図】 図１２

Description

本発明は、トレンチキャパシタの製造方法、メモリセルの製造方法、トレンチキャパシタ、およびこの種のトレンチキャパシタを備えたメモリセルに関する。

ダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）のメモリセルは、一般に、蓄積キャパシタと選択トランジスタとを有する。情報は、論理０または１を表す電荷の形で、蓄積キャパシタ中に格納される。ワード線を介して、読み取りトランジスタまたは選択トランジスタを駆動することにより、蓄積キャパシタ中に格納された情報が、ビット線を介して読み取られる。電荷の蓄積に信頼性を持たせ、読み取られる情報を区別するために、蓄積キャパシタは、最小限の電気容量を必要とする。現在、蓄積キャパシタの最低の電気容量は、約２５ｆＦであると考えられる。

メモリ世代毎に、蓄積密度が上昇し、１つのトランジスタメモリセルによって占有される表面領域は、世代毎に狭くならざるをえない。同時に、蓄積キャパシタの最低限の電気容量は保持せねばならない。

１ＭＢｉｔ世代までは、読み取りトランジスタおよび蓄積キャパシタは共に、プレーナ部品として実現されていた。４ＭＢｉｔメモリ世代以降は、蓄積キャパシタを３次元に配置することにより、メモリセルが占有する表面領域はさらに縮小された。その１つの方法が、蓄積キャパシタをトレンチ中に実現することである。この場合、例えば、トレンチ壁に隣接する拡散領域およびトレンチ中でドーピングされた多結晶シリコン充填部が、蓄積キャパシタの電極として作用する。これゆえに、蓄積キャパシタの電極は、トレンチの表面に沿って配される。これにより、基板の表面に蓄積キャパシタの場所を取る場合、つまりトレンチの断面に相当する場所を取る場合に比べて、蓄積キャパシタの有効表面領域（容量は、この有効表面領域の大きさに依存する）を増やすことができる。トレンチの断面積をさらに小さくして、同時により深くすれば、記録密度をさらに上げることができる。

従来、トレンチキャパシタの蓄積容量を上げるために、数々の方策が取られてきた。その１つは、蓄積誘電体の厚さを変えることである。また、トレンチキャパシタ内の表面領域を、トレンチ構造をウェット化学的に拡張することにより、増やすこともできる（ボトルエッチング）。さらに、例えば、ＨＳＧ多結晶シリコンで被覆して、トレンチの表面を粗面化することにより、トレンチ内の表面領域を増やすこともできる。

他の方法として、Ｓｉ電極材料のドーピング量を増して、および／または、金属電極を用いて、キャパシタ電極の電子の空乏を最小限に抑えることも可能であるが、その結果、同時に電極の抵抗も著しく小さくなる。また、トレンチキャパシタの容量を増やすために、従来のＮＯ誘電体を高誘電率誘電体（ｈｉｇｈ−ｋ誘電体）に置き換えることも可能である。

さらに、より深いキャパシタトレンチを作る試みもある。しかし、現在のトレンチキャパシタ製造におけるエッチング処理は、徐々に技術的および経済的な限界に近づいている。これは、トレンチの深さが増すに従って、例えば、エッチング速度およびエッチングの選択性が減少するからである。従って、トレンチのエッチング用ハードマスクの表面が大きくエッチングされてしまう。

国際特許ＷＯ２００４／０１７３９４号には、前駆体物質の処理量を規制し、および／または堆積処理時間を規制することによるＡＬＤ(原子層堆積)処理で、層を部分的にしか形成しない非コンフォーマルの誘電体層を堆積する方法が記載されている。

本発明の目的は、大容量のトレンチキャパシタを作る方法を提供することである。

さらに、本発明の目的は、この種のトレンチキャパシタを提供することである。

本発明の別の目的は、この種のトレンチキャパシタを備えたメモリセルの製造方法を提供し、この種のトレンチキャパシタを備えたメモリセルを提供することである。

本発明によれば、この目的は、以下の工程を含むトレンチキャパシタの製造方法により達成される。すなわち、
（ａ）半導体基板を設ける工程と、
（ｂ）半導体基板の表面に、半導体基板の表面から測定して深さｄのトレンチをエッチングし、トレンチ壁を作る工程と、
（ｃ）トレンチ壁に隣接する第１キャパシタ電極を形成する工程と、
（ｄ）所定の層厚の第１誘電体層を、工程（ｃ）の結果生じた表面領域中で、半導体基板の表面からの長さが最大限ｄ１である表面領域上に作り、かつ、誘電体層を、工程（ｃ）の結果生じた表面領域中で、半導体基板の表面からの長さが少なくともｄ３である表面領域上には形成しないように、第１誘電体層を堆積する工程と、
（ｅ）導電性材料層を、工程（ｄ）の結果生じた表面領域中の、半導体基板の表面からの長さがｄ２である表面領域上に形成し、かつ、導電性材料を、工程（ｄ）の結果生じた表面領域中の、半導体基板の表面からの長さが少なくともｄ２である表面領域以降には堆積せず、ｄ２はｄ１より小さく、この結果第２キャパシタ電極を形成するように、導電性材料層を堆積する工程と、
（ｆ）所定の層厚の第２誘電体層を、工程（ｅ）の結果生じた表面領域中の、半導体基板の表面からの長さが最大限ｄ１である表面領域上に作り、かつ、誘電体層を、工程（ｅ）の結果生じた表面領域中で、半導体基板の表面からの長さが少なくともｄ４である表面領域上には形成しないように、第２誘電体層を堆積する工程と、
（ｇ）第１キャパシタ電極に接続される第３キャパシタ電極を形成するように、導電性材料のコンフォーマル層を形成する工程と、
を含む方法である。

本発明の方法を実施するために、まず第１にキャパシタトレンチを、半導体基板の表面にエッチングする。その後、第１キャパシタ電極を形成する。これは、例えば、コンフォーマル金属層を堆積することにより行なわれる。ここで、「コンフォーマル」とは、下地全面を均一に覆っていて、被覆表面が下地形状の相似形となっている状態を指す。

特に、このために、ＡＬＤ方法（原子層堆積）処理を用いることができる。それ自体公知であるこの処理では、第１処理段階で、第１前駆体物質または第１前駆体が、基板が設置された処理室に送られる。化学吸着として知られている処理により、第１前駆体物質を、基板表面およびトレンチ壁全体に蓄積させる。この処理中、一般に、第１前駆体物質が変化する。表面領域がすべて、変化した前駆体物質で覆われたらすぐに、堆積の第１処理段階を終了し、変化した前駆体物質の個々の単分子副層が、基板表面およびトレンチ壁表面に堆積する。

その後、第１前駆体物質の堆積されなかった余剰部分が、不活性気体を用いた清浄および／または排出により、処理室から取り除かれる。

第２段階では、第２前駆体物質が処理室に入れられ、実質的には、第１前駆体物質の個々の副層のみの上に、第２前駆体物質が堆積する。この段階で、前駆体物質は、層物質に変換させられる。成長させる層の個々の層（単分子層）が形成される。第２前駆体物質の堆積されなかった部分を処理室から取り除くと、ＡＬＤ処理の１周期が終了する。このＡＬＤ処理の周期を繰り返し、各処理周期で堆積された個々の層から、所定の厚さの層が形成される。

コンフォーマル層を作るＡＬＤ処理は、通常、自己制御特性を利用している。この場合、十分な前駆体物質があれば、前駆体物質の量に関わらず、前駆体物質の流入特性に関わらず、および前駆体物質の拡散ダイナミクスおよび反応ダイナミクスに関わらず、実質的に均一の層厚を有する完全な被覆層（コンフォーマルのライナー）ができる。前駆体物質の堆積は、実質的に化学吸着により制限され、動的な、拡散律速過程ではないので、非プレーナ型パターンの基板表面上への堆積を行う際、ＡＬＤ処理により、エッジ部分のカバレッジが非常によい。

次に、第１誘電体層を非コンフォーマルに堆積する。ここで、「非コンフォーマル」とは、下地全面を均一に覆っておらず、被覆表面が下地形状の相似形となっていない状態を指す。より精確に述べると、堆積層は、規定の層厚を有し、トレンチの所望の深さまでしか延びておらず、トレンチのより深い部分には、誘電体材料は全く堆積されない。

この処理は、特に、上述したＡＬＤ処理を変更することによって行なわれる。この種のＮＯＬＡ処理（非コンフォーマルライナーＡＬＤ）では、第１前駆体物質の全層がトレンチの上方領域に形成されるように、かつトレンチのより低い部分には前駆体物質が蓄積しないように、第１前駆体物質を供給する。トレンチの上記上方部分と上記下方部分との間では被覆に傾斜が生じるが、この被覆に傾斜が生じる移行領域の幅はごく短く、この幅は、一般的なトレンチの深さを有するこの場合では、約数百ナノメートルである。このようにトレンチ壁面を基板の表面から基板の裏面に向かって体系的に目的通りに被覆するには、少なくとも１つの前駆体物質の脱離係数が低く、全体を被覆するのに必要な量と比較すると、より少ない量の前駆体物質を供給するのが好ましい。

前駆体物質の脱離係数が低い場合、すでに吸着済みの前駆体物質の分子が外れる、すなわち脱離する可能性は非常に低い。ＡＬＤ処理中に、脱離係数が低く、すなわち付着係数が高い前駆体物質を用いれば、例えば、基板表面中ですでにエッチングされたトレンチは、基板表面から始まって深いところまで次第に被覆される。その場所までは、短い移行領域を除いて被覆は完全であり、均一な層厚が得られる。

このための前提条件は、前駆体物質が制限された量のみ供給されるか、または完全に被覆するより十分早い段階で堆積が中断し、かつ、前駆体物質がトレンチの深い部分には十分速度を落として拡散するように、処理室中の室内圧力が選択されることである。

これは、例えば、処理室中の前駆体物質の量または濃度、堆積時間または前駆体物質の制御時間、および／または、堆積中の処理室内の処理圧力を適切に設定することによって達成される。

非コンフォーマル層は、特に、ある前駆体物質では、堆積操作の時間制御を行なうことなく作ることができる。そのある前駆体物質とは、好ましくは、完全に被覆する際に必要となる量または濃度よりも少ない量または濃度で供給される、付着係数の高い前駆体物質である。

第１誘電体層の堆積は、所定の厚さで、ｄ１の深さまで行なわれ、ｄ３より深い場所では誘電体層は全く堆積しない。ｄ３とｄ１との間、すなわち層厚が明確に規定されていない移行領域では、層厚は０ｎｍ〜所定の層厚で、長さは一般的に数百ｎｍ、例えば１００ｎｍ〜１０００ｎｍである。

その後、第２キャパシタ電極を形成するために、導電材料の非コンフォーマル層を堆積させる。これは、原則的には、上述の方法と同じ方法を用いるが、異なる前駆体を用いて導電層を形成する。

第２キャパシタ電極は、深さｄ２まで延びている。ｄ２はｄ１よりも小さい。ｄ２より深いところでは導電材料は堆積していない。導電性のキャパシタ電極の場合、トレンチ中の下方部分、すなわち深さｄ２の付近では、層の厚さは一定ではなく、この導電層が他の領域と連続的に電気的接続を保っている限り、層の厚さは薄くなっても良い。しかし、第２キャパシタ電極は、第１誘電体層および第２誘電体層の層の厚さによって完全に取り囲まれ、他のキャパシタ電極から電気的に絶縁されていることが重要である。これゆえに、第１誘電体層および第２誘電体層は、ｄ２より大きいｄ１の深さまで、所定の層厚を有する必要がある。

次に、ｄ１の深さまで所定の層厚を有するように、第２誘電体層を堆積させるが、深さｄ４より深い場所には誘電体層は形成されない。特にｄ４は第１誘電体層の場合のｄ３と等しくても良い。

最後に、第３キャパシタ電極を形成するために、導電材料のコンフォーマル層を堆積させ、第１キャパシタ電極と接続させる。

以上により、本発明は、コンフォーマル堆積方法といわゆる非コンフォーマル堆積方法とを適切に組み合わせて、蓄積容量を増やした蓄積キャパシタを作る方法を提供する。

より具体的には、本発明の方法では、キャパシタトレンチ中に複数のキャパシタ電極を適切に配置して、互いに接続し、キャパシタの容量を増やす。

したがって、コンフォーマル堆積方法の工程と非コンフォーマル堆積方法の工程とを適切に組み合わせることによって、キャパシタトレンチ中に多層構造を実現し、結果としてキャパシタの容量を増やす。

特に、層を非コンフォーマルに堆積させることにより、層にパターンを作らずとも、この非コンフォーマルに堆積された層の後に堆積された層が、この非コンフォーマルに堆積された層より前に堆積された層に電気的に接続できる。具体的には、これらの互いに接続される２つの層の間に位置する層を、適切な層を用いて被覆したりマスクをする必要はなく、電気コンタクトを作るためにエッチバックする必要がない。

したがって、本発明は、多くの複雑な方法が不要で、非常に簡単な製造方法を用いて製造される、容量を増やした蓄積キャパシタを提供することができる。

さらに、例えば、狭いトレンチ中で被覆層を堆積したりパターンを作る必要がないので、トレンチキャパシタのアスペクト比を大きくして作ることができる。

電極の材料としては、制御可能な方法でコンフォーマルに堆積可能な材料であれば全て含まれる。制御可能な方法とは、既定の深さまで連続層を作り、既定の深さ以降では、材料が堆積されないように制御可能という意味である。電極材料の一例は、ＴｉＮ、ＴｉＨｆＮ、ＨｆＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＡｌＮ、およびナノ積層物またはこれらの材料の混合物である。ナノ積層物とは、数ナノメータの厚さしかない上記の材料の層を複数層有する多層構造である。しかし、電極材料には、必ずしも金属が含まれなくてもよい。例えば、ドーピングされた、特に高濃度でドーピングされた多結晶シリコンを電極材料として用いることも可能である。

金属電極用の適切な前駆体物質には、第１前駆体物質としては、ＴｉＣｌ_４、Ｔｉ（ＯＣ_２Ｈ_５）、Ｔｉ（ＯＣＨ（ＣＨ_３）_２）_４、ＨｆＣｌ_４、Ｈｆ−ｔ−ブトキシド、Ｈｆ−ジメチル−アミド、Ｈｆ−エチル−メチル−アミド、Ｈｆ−ジエチル−アミド、またはＨｆ（ＭＭＰ）_４、ＴａＣｌ_４、トリメチルアルミニウム（ＴＭＡ）が含まれ、第２前駆体物質としては、ＮＨ_３またはＨ_２Ｏおよび／またはＯ_３が含まれる。

適切な誘電体材料としては、制御可能な方法で非コンフォーマルに堆積可能な誘電体材料であれば全て含まれる。特に、所定の層厚と堆積層がない部分との間の移行領域の長さが、一般的なトレンチの深さに対して短ければ短いほどよい。適切な誘電体材料の例としては、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＺｒＯ_２、ＳｉＯ_２、Ｐｒ_２Ｏ_３およびこれらの材料のナノ積層物またはこれらの材料の混合物が含まれる。

誘電体層の適切な前駆体物質としては、第１前駆体物質の場合、ＴＭＡ、ＨｆＣｌ_４、Ｈｆ−ｔ−ブトキシド、Ｈｆ−ジメチル−アミド、Ｈｆ−エチル−メチル−アミド、Ｈｆ−ジエチル−アミド、またはＨｆ（ＭＭＰ）_４、Ｓｉ（ＮＣＯ）_４、ＣＨ_３ＯＳｉ（ＮＣＯ）_３が含まれ、第２前駆体物質の場合、Ｈ_２Ｏおよび／またはＯ_３およびＮＨ_３が含まれる。

第３キャパシタ電極の形成工程後に、さらに、多結晶シリコン充填物を堆積する工程を実施することも可能である。この工程は、例えば、第３キャパシタ電極の厚さが、トレンチを完全に充填しない厚さである場合に実施できる。トレンチキャパシタをさらに処理するために、特にこの後でエッチバック工程を実施するために、トレンチを（例えば、第３電極の材料でまたは多結晶シリコンで）充填しておくことが有用で、それによりエッチング化学工程で侵食する表面をうまく形成することができる。

第１キャパシタ電極の材料と、第３キャパシタ電極の材料とは同一であることが好ましい。とりわけ、第１キャパシタ電極の材料と、第２キャパシタ電極の材料と、第３キャパシタ電極の材料とが同一であることが好ましい。しかし、各導電性層について、例えば異なる熱安定性またはその他の特性を所望する場合は、異なる材料を使用することも可能である。

第１誘電体層の材料と、第２誘電体層の材料とが同一であることが好ましい。しかし、これについても、各導電性層について、例えば、異なる熱安定性またはその他の特性を所望の場合は、異なる材料を使用することも可能である。第１誘電体層および第２誘電体層の層厚も、都合に合わせて決定でき、この２つの誘電体層の厚さは同じでも、異なってもよい。

ｄとｄ１との差が、１０００ｎｍよりも小さく、かつ１００ｎｍよりも大きいことが好ましい。この差は小さい方が好ましく、これによりできあがるキャパシタの容量を最大限にしつつ、第２キャパシタ電極を、確実に第１キャパシタ電極および第３キャパシタ電極から電気的に絶縁させることができる。

ｄ１とｄ２との差が、１０００ｎｍよりも小さく、かつ１００ｎｍよりも大きいことが好ましい。この場合でも、この差は小さい方が好ましく、これによりできあがるキャパシタの容量を最大限にすることができる。一方、この差により、第１誘電体層および第２誘電体層が十分な厚さを取ることが出来る深さにのみ、第２キャパシタ電極が延びていることが必要である。

さらに、上述のコンフォーマル堆積と非コンフォーマル堆積とを適切に組み合わせて繰り返し、キャパシタトレンチ内に、より多くのキャパシタ電極を設けることも考えられる。

さらに、本発明は、請求項１４に記載したメモリセルの製造方法を提供する。

さらに、本発明の目的は、以下のトレンチキャパシタにより達成される。このトレンチキャパシタは、第１キャパシタ電極、第１キャパシタ誘電体層、第２キャパシタ電極、第２キャパシタ誘電体層、および第３キャパシタ電極を有し、これらが、各々少なくとも部分的にはトレンチ中に配され、第１キャパシタ電極が、トレンチの壁に隣接し、第１キャパシタ電極が、第３キャパシタ電極に電気的に導電接続され、第２キャパシタ電極が、第１キャパシタ電極と第３キャパシタ電極との間の空間に形成され、かつ、第１キャパシタ誘電体層により第１キャパシタ電極から電気的に絶縁され、第２キャパシタ誘電体層により第３キャパシタ電極から電気的に絶縁される。

トレンチは、深さと最小限の直径とを有するが、トレンチの深さと、最小限の直径との比率は、２０よりも大きいことが好ましい。特に、４０よりも大きいことが好ましい。

以上により、本発明は、電極を３つ有し、アスペクト比が特に高いトレンチキャパシタを提供する。換言すれば、蓄積容量の大きいトレンチキャパシタを、必要な空間を特に小さくして設けることができる。

平面図から、一般に、キャパシタトレンチが円ではなく、楕円であることがわかる。これは、トレンチが２つの断面方向で、異なる２つの直径を有することを意味する。半導体基板中でエッチングされるトレンチおよびトレンチのすべての部分が、同じ直径を有する場合、最小の直径とは、すべてのトレンチ部分の最小の直径または最小の幅のことである。一方、トレンチ部分の最上方部分の少なくとも一方向の直径が、下方のトレンチ部分の直径よりも小さければ、最小の直径とは、トレンチの最上方部分の最小の直径のことである。

本発明では、第１キャパシタ電極の材料、および／または、第２キャパシタ電極の材料が、金属または金属化合物であることが好ましい。これにより、空間電荷領域が形成されないので、対応するキャパシタ電極の導電性、さらに、蓄積キャパシタの容量を増加させることができる。

さらに、本発明は請求項２０に記載のメモリセルを提供する。

本発明によれば、大容量のトレンチキャパシタを作る方法を提供することができる。

また本発明によれば、この種のトレンチキャパシタを提供することができる。

また、本発明によれば、この種のトレンチキャパシタを備えたメモリセルの製造方法を提供し、この種のトレンチキャパシタを備えたメモリセルを提供することができる。

本発明を、以下に添付の図面を参照して、より詳しく説明する。

図１〜図６は、本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。

図７は、トレンチキャパシタを製造する他の方法中の１工程を示す。

図８〜図１１は、本発明の第１実施形態に係るトレンチキャパシを完成させる工程を示す図である。

図１２は、完成したメモリセルを示す図である。

図１３は、８Ｆ^２セルアーキテクチャでの配置を示した図である。

図１４は、成膜した層を示す図である。

厚さ３ｎｍのＳｉＯ_２（酸化物）層３および厚さ２２０ｎｍのＳｉ_３Ｎ_４層４を、半導体基板２の表面１上に成膜する。その後、厚さ６２０ｎｍのＢＰＳＧ層（不図示）を塗布する。

フォトリソグラフィで作られたマスク（不図示）を使用し、ＢＰＳＧ層、Ｓｉ_３Ｎ_４層、およびＳｉＯ_２層３は、ＣＦ_４／ＣＨＦ_３を用いたプラズマエッチング処理で、パターン化され、この結果ハードマスクが形成される。エッチングマスクとしてこのハードマスクを用いた、これ以降のプラズマエッチング処理では、主な表面１中に、ＨＢｒ／ＮＦ_３を用いてトレンチ５をエッチングし、各トレンチ５内のトレンチ壁１１が露出する。

次に、ＢＰＳＧ層が、Ｈ_２ＳＯ_４／ＨＦを用いたウェットエッチングにより取り除かれる。

例えば、トレンチ５の深さは６．６μｍであり、トレンチ５の幅は１００×２５０ｎｍであり、トレンチ間の距離は１００ｎｍである。この結果の構造を図１に示す。

次の工程で、第１キャパシタ電極６を作る。第１実施形態では、第１キャパシタ電極６は、金属電極として実現される。第１キャパシタ電極６は、ｎ^＋ドーピング領域２５を介して、半導体基板２と接続されている。しかし、これに代えて、第１キャパシタ電極６を他の方法で実現することも可能で、例えば、ｎ^＋ドーピング領域のみによって実現することも可能である。

ｎ^＋ドーピング領域２５を作るために、まず第１に、一般的な方法として、後に絶縁性カラーが形成される上部トレンチ領域を、適切な被覆材料により覆い、この領域中にドーパントが拡散されるのを防ぐ。

例えば、上述したような非コンフォーマル堆積処理によって堆積されたＡｌ_２Ｏ_３を、被覆材料として用いることが可能である。

その後、トレンチ壁１１の被覆されていない領域で、公知の方法を使用して、ドーピングが行なわれる。

このドーピングは、例えば、厚さ５０ｎｍのヒ素ドーピングケイ酸塩ガラス層、および厚さ２０ｎｍのＴＥＯＳ−ＳｉＯ_２層を堆積し、その後１０００℃で、１２０秒のコンディショニング工程を行うことによってなされる。この処理で、ヒ素ドーピングケイ酸塩ガラス層からの外方拡散により、半導体基板２中にｎ^＋ドーピング領域を形成する。これに代えて、例えば、９００℃、３Ｔｏｒｒのトリブチルヒ素（ＴＢＡ）[３３％]、および１２分というパラメータを用いて、気相ドーピングを行なうことも可能である。

ヒ素ドーピングされたケイ酸塩ガラス層およびＴＥＯＳ−ＳｉＯ_２層は、Ｓｉ_３Ｎ_４およびシリコンに対して選択性のあるＮＨ_４Ｆ／ＨＦを用いたエッチング工程で再び取り除かれる。

その後、絶縁性カラー領域用での被覆材料も、取り除かれる。

次に、第１キャパシタ電極６を形成する。

この電極は、例えば、上述のＡＬＤ処理によるＴｉＮ（窒化チタン）により、形成される。まず第１に、例えばＴｉＣｌ_４などの第１前駆体ガスが、処理室中を通る。表面が飽和すると、例えば、不活性気体を入れて、および／または、処理室を真空にして、洗浄工程を実施する。次に、例えばＮＨ_３などの第２前駆体ガスを処理室に入れ、ＴｉＮ層の第１原子層が形成される。この後再び、例えば、不活性気体を入れて、および／または、処理室を真空にして、洗浄工程が実施される。

この方法、すなわち第１前駆体ガスを入れ、次に第２前駆体ガスを入れる方法を繰り返し、ＴｉＮ層が所望の厚さになるまで、これを続ける。

本実施例では、第１キャパシタ電極６の層の適切な厚さは、５ｎｍ〜１０ｎｍであると考えられる。

この結果の構造を、図２に示す。

次に、図３に示すように、第１誘電体層７として、厚さ約４ｎｍ〜５ｎｍのＡｌ_２Ｏ_３層を、上述した非コンフォーマル堆積方法を用いて、堆積させる。これは、例えば、ＴＭＡ（テトラメチルアルミニウム）およびＨ_２Ｏガス、またはＯ_３ガスを前駆体ガスとして用いて行なう。所定の厚さのＡｌ_２Ｏ_３層が下方向に伸張するが、その深さｄ１は約６μｍである。

上記に代えて、第１誘電体層７は、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、またはこれ以外の公知の誘電体材料を含むこともでき、これらの材料は、非コンフォーマル方法により同様に堆積される。

次に、図４に示すように、第２キャパシタ電極８として、厚さ５ｎｍ〜２０ｎｍの別のＴｉＮ層を非コンフォーマル堆積方法により堆積させる。第２キャパシタ電極８が下方向に伸張する深さｄ２は、約５．５μｍである。

次に、さらに非コンフォーマル堆積が実施され、第２誘電体層９が堆積される。この場合のパラメータには、第１誘電体層を形成したときの堆積方法と同じパラメータを用い、その結果、同じ深さ、同じ厚さの層が形成される。

この結果の構造を図５に示す。

これに続いて、図６に示すように、コンフォーマル堆積方法を用いて、第３キャパシタ電極１０として、さらなるＴｉＮ層が形成される。この実施形態では、ＴｉＮ層によりトレンチ５が完全に上の部分まで充填され、下部分では隙間が形成されるように、このＴｉＮ層が形成される。

これに代えて、このＴｉＮ層の厚さをより薄くして、公知の方法で、多結晶シリコン充填物１２を堆積することも可能である。これに関しては、図７に図示する。

次に、成膜した層を、適切な方法でエッチバックする。エッチバックを開始する状態は、図６に示したトレンチ構造である。

まず、第３キャパシタ電極１０を、例えばアンモニアおよび過酸化水素（Ｈ_２Ｏ_２）を用いた化学的ウェットエッチングにより、第２誘電体層９に対して選択的にかつこの第２誘電体層９より１３００ｎｍ深く下方向までエッチングする。

次に、第２誘電体層９を、第２誘電体層９の下にある第２キャパシタ電極８に対して選択的に、深さ１１５０ｎｍまでエッチングする。

この結果の構造を図８に示す。

次に、トレンチ５に絶縁性充填部１３が導入される。絶縁性充填部１３の導入は、例えばＴＥＯＳまたはＨＤＰ方法または誘電体物質を成膜する他の方法を用いて、例えばＳｉＯ_２を堆積させる。その後、化学的ドライエッチバックまたは化学的ウェットエッチバックを行なう。絶縁性充填部１３のエッチバックは、例えば、半導体基板２であるシリコン基板の表面１から下に向かって、約１０００ｎｍの深さまで行われる。

この結果の構造を図９に示す。

次に、第２キャパシタ電極８、第１誘電体層７、および第１キャパシタ電極６をエッチングする。いずれの場合でも、お互いに対して選択的に、順次行なう。第２キャパシタ電極８は、選択トランジスタの第１ソース／ドレイン領域と接続されるが、この第２キャパシタ電極８は、第１キャパシタ電極６および第１誘電体層７と比較して、エッチング量はずっと少ない。具体的には、第２キャパシタ電極８は、９００ｎｍの深さまでエッチバックされるが、第１キャパシタ電極６および第１誘電層７は、絶縁性充填部１３の上端と同じ高さまで、すなわち、半導体基板２の表面１から下方向に約１０００ｎｍの深さまでエッチバックされる。

この結果の構造を図１０に示す。

以降の工程は、従来のメモリセル構造に対する蓄積キャパシタおよびこの蓄積キャパシタに接続された選択トランジスタの製造方法に含まれるものであるが、次にこれについて説明する。この方法工程およびメモリセル構造は、一般に知られており、以下の説明は、説明を完全にし終えるためにのみ行なうものである。本発明のトレンチキャパシタを、他の所望のセル概念を用いても完成できることは明らかである。

絶縁性カラー１４を形成するために、２５ｎｍの厚さの層のＳｉＯ_２層をコンフォーマルに堆積させる。その後、堆積されたＳｉＯ_２層を、異方性エッチングし、これにより、トレンチ５の上部にＳｉＯ_２の絶縁性カラー１４を作る。絶縁性カラー１４は、この時点でもし絶縁性カラー１４がなかった場合に形成されてしまう寄生トランジスタを、形成されないようにするために設けられる。

次に、ｎ^＋多結晶シリコン層１５を堆積させ、これによって、蓄積キャパシタのトレンチ５におけるカラー領域を埋める。続いて埋め込みコンタクト層を作ることに備え、ｎ^＋多結晶シリコン層１５を、半導体基板２の表面１から下方向約１２０ｎｍまでエッチバックする。

埋め込みコンタクト層の表面が覆われないようにするために、ＳｉＯ_２の絶縁性カラー１４の上部を、エッチングし取り除く。

この結果の構造を図１１に示す。

埋め込みコンタクト層を完成するために、覆われていないシリコン表面を窒化した後で、ｎ^＋多結晶シリコン層を再び堆積し、化学的機械研磨により、Ｓｉ_３Ｎ_４層４の表面まで、平坦化する。堆積した多結晶シリコン層を、表面１の下約４０ｎｍまでエッチバックする（リセス３エッチ）。

次に、活性領域を形成するために、横方向に活性領域の範囲を定める絶縁構造１６を作る。このために、（不図示の）フォトリソグラフィで作成されたマスクを形成し、活性領域を覆う。この後、ＣＨＦ_３／Ｎ_２／ＮＦ_３を用いた非選択的なエッチングを行う工程を実施し、Ｓｉ_３Ｎ_４、ＳｉＯ_２、および多結晶シリコンをエッチングする。この工程でのエッチングの深さは、トレンチ分離の深さに相当する。続いてフォトレジストマスクを取り除く。その後、酸化により、シリコンの上に薄い熱ＳｉＯ_２層を作る。

続いて、２５０ｎｍの厚さのＳｉＯ_２を、ＨＤＰ（高密度プラズマ処理）を用いて堆積させる。続いて、Ｓｉ_３Ｎ_４層４の表面まで、化学的機械研磨を行い、Ｓｉ_３Ｎ_４を侵食するＨ_３ＰＯ_４でエッチングを行い、続いてＳｉＯ_２を侵食するＤＨＦ（希フッ化水素酸）を用いてエッチングし、これにより、ハードマスク、Ｓｉ_３Ｎ_４層４、およびＳｉＯ_２層３が取り除かれ、絶縁構造１６が完成する。

続いて、犠牲酸化により酸化物遮蔽層が形成される。フォトリソグラフィで作られたマスクおよび注入を用いて、ｎ−ドーピンウェル、およびｐ−ドーピングウェルを形成し、セルアレイの周辺領域および選択トランジスタ領域に閾値電圧注入を実行する。さらに、高エネルギーでイオン注入を行い、ｎ^＋ドーピング領域２２を形成する。このｎ^＋ドーピング領域２２は、隣接する低い位置にある第１キャパシタ電極６に対応する基板のｎ^＋ドーピング領域２５を互いに接続する（これは、「埋め込みウェル注入」として知られている）。

続いて、一般に知られている方法を用いて、トランジスタを完成する。すなわち、ゲート酸化膜、ゲート電極１７、対応する配線部、ソース／ドレイン電極１８・１９をそれぞれ形成する。さらに、公知の方法で金属処理面を形成することにより、メモリセルは完成する。

図１２は、この結果作られたメモリセルの概略図である。第１キャパシタ電極６、第１誘電体層７、第２キャパシタ電極８、第２誘電体層９、および第３キャパシタ電極１０を有するトレンチキャパシタである蓄積キャパシタ２３は、各々トレンチ５中に配されている。第３キャパシタ電極１０は、第１キャパシタ電極６と電気的に接続されている。これにより、電極表面領域、従って蓄積容量を、従来の蓄積キャパシタに比べて著しく増加させることができる。

第２キャパシタ電極８は、多結晶シリコン領域２０およびｎ^＋ドーピング領域２１を介して、選択トランジスタ２４の第１ソース／ドレイン電極１８と接続されている。第１および第２ソース／ドレイン電極１８・１９の間に形成される導電性チャネルの導電率は、ゲート電極１７により制御される。

図１３は、例えば、上述のメモリセルの８Ｆ^２セルアーキテクチャでの配置を示す図である。このメモリセル配置では、各メモリセルに、トレンチ５のうちの１つの中に配された蓄積キャパシタおよびプレーナ型の選択トランジスタが備えられている。各メモリセルには、８Ｆ^２のスペースが必要である。ここで、Ｆは各技術で作ることができる最小の形状寸法である。ビット線ＢＬは、この平面図中、帯状で互いに平行に伸びている。ビット線ＢＬの幅は各々Ｆであり、各ビット線間の距離も同様にＦである。ワード線ＷＬの幅も同様にＦであり、ワード線間の距離もＦである。ワード線は、この平面図中では上下に伸びている。活性領域Ａは、ワード線ＷＬおよびビット線ＢＬの下に配され、各活性領域の上を２本のワード線ＷＬが横切っている。各活性領域Ａはビット線ＢＬの下に配され、この結果、隣接するビット線ＢＬの下に配されている活性領域Ａどうしは互いに離れている。各ビット線ＢＬと活性領域Ａとの間の電気接続を行なうビット線コンタクト部ＢＬＫは、活性領域Ａの中央に配されている。各トレンチ５は、ワード線ＷＬの下に配されている。対応する選択トランジスタの各ゲート電極１７は、活性領域内で、かつ、ビット線ＢＬのうちの１つとワード線ＷＬのうちの１つとの間の交差点に形成されている。

各活性領域Ａは、２つのトレンチ５の間に広がっている。各活性領域Ａは、２つの選択トランジスタを備え、この２つの選択トランジスタは、共通のビット線コンタクト部ＢＬＫを介して対応するビット線ＢＬに接続されている。どのワード線ＷＬが駆動されるかに応じて、トレンチ５中の一方または他方に位置する蓄積キャパシタから情報が読み取られる。

図１４は、非コンフォーマルに堆積された各層が延びている深さを示す図である。

トレンチ５は、半導体基板２中で深さｄまでエッチングされている。すなわち、半導体基板２の底部と表面１との垂直方向の距離はｄである。第１誘電体層７および第２誘電体層９は所定の層厚を有し、深さはｄ１である。層厚は、その前に形成された層の厚さに応じて決定される。換言すると、第１誘電体層７および第２誘電体層９は、深さｄ１までコンフォーマルに堆積される。第１誘電体層７の材料が、深さｄ３より深く堆積されることはなく、第２誘電体層９の材料が、深さｄ４より深く堆積されることはない。ｄ３とｄ４とは等しいことが好ましい。導電材料層である第２キャパシタ電極８は、深さｄ２まで延びるように堆積される。第２キャパシタ電極８が完全に誘電体材料により囲まれるように、変数ｄ１・ｄ２は設定される。換言すれば、ｄ２はｄ１より小さい。

本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタの製造に関する工程を示す図である。 トレンチキャパシタを製造する他の方法中の１工程を示す。 本発明の第１実施形態に係るトレンチキャパシタを完成させる工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタを完成させる工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタを完成させる工程を示す図である。 本発明の第１実施形態に係るトレンチキャパシタを完成させる工程を示す図である。 完成したメモリセルを示す図である。 ８Ｆ^２セルアーキテクチャでの配置を示した図である。 成膜した層を示す図である。

符号の説明

１ 表面
２ 半導体基板
３ ＳｉＯ_２層
４ Ｓｉ_３Ｎ_４層
５ トレンチ
６ 第１キャパシタ電極
７ 第１誘電体層
８ 第２キャパシタ電極
９ 第２誘電体層
１０ 第３キャパシタ電極
１１ トレンチ壁
１２ 多結晶シリコン充填部
１３ 絶縁性充填部
１４ 絶縁性カラー
１５ ｎ^＋多結晶シリコン層
１６ 絶縁構造
１７ ゲート電極
１８ 第１ソース／ドレイン電極
１９ 第２ソース／ドレイン電極
２０ 多結晶シリコン領域
２１ ｎ^＋ドーピング領域
２２ ｎ^＋ドーピング領域
２３ 蓄積キャパシタ
２４ 選択トランジスタ
２５ ｎ^＋ドーピング領域

Claims (22)

1. （ａ）半導体基板（２）を設ける工程と、
   （ｂ）半導体基板（２）の表面（１）に、半導体基板（２）の表面から深さｄのトレンチをエッチングし、トレンチ壁（１１）を作る工程と、
   （ｃ）トレンチ壁（１１）に隣接する第１キャパシタ電極（６）を形成する工程と、
   （ｄ）所定の層厚さの第１誘電体層（７）を、工程（ｃ）の結果生じた表面領域中で、半導体基板（２）の表面（１）からの長さが最大限ｄ１である表面領域上に作り、かつ、この第１誘電体層（７）を、工程（ｃ）の結果生じた表面領域中で、半導体基板（２）の表面からの長さが少なくともｄ３である表面領域上には形成しないように、第１誘電体層（７）を堆積する工程と、
   （ｅ）導電性材料層（８）を、工程（ｄ）の結果生じた表面領域中の、半導体基板（２）の表面（１）からの長さが最大限ｄ２である表面領域上に作り、かつ、導電性材料を、工程（ｄ）の結果生じた表面領域中の、半導体基板（２）の表面からの長さが少なくともｄ２である表面領域以降には形成せず、ｄ２はｄ１より小さく、この結果第２キャパシタ電極（８）を形成するように、導電性材料層（８）を堆積する工程と、
   （ｆ）所定の層厚の第２誘電体層（９）を、工程（ｅ）の結果生じた表面領域中の、半導体基板（２）の表面（１）からの長さが最大限ｄ１である表面領域上に作り、かつ、この第２誘電体層（９）を、工程（ｅ）の結果生じた表面領域中で、半導体基板（２）の表面（１）からの長さが少なくともｄ４である表面領域上には形成しないように、第２誘電体層（９）を堆積する工程と、
   （ｇ）第１キャパシタ電極に接続される第３キャパシタ電極を形成するように、導電材料のコンフォーマル層（１０）を形成する工程と、
   を含むトレンチキャパシタの製造方法。
2. 第１キャパシタ電極（６）を形成する工程（ｃ）は、トレンチ壁に隣接する基板部分（２５）をドーピングする工程を含む請求項１に記載の方法。
3. 第１キャパシタ電極（６）を形成する工程（ｃ）は、金属層をコンフォーマル堆積する工程を含む請求項１または２に記載の方法。
4. 工程（ｇ）後に、さらに、多結晶シリコン充填物を堆積する工程を含む請求項１ないし３のいずれか１項に記載の方法。
5. 第１キャパシタ電極（６）の材料と、第３キャパシタ電極（１０）の材料とが同一である請求項１ないし４のいずれか１項に記載の方法。
6. 第１キャパシタ電極（６）の材料と、第２キャパシタ電極（８）の材料と、第３キャパシタ電極（１０）の材料とが同一である請求項１ないし５のいずれか１項に記載の方法。
7. 第１キャパシタ電極（６）と、第２キャパシタ電極（８）と、第３キャパシタ電極（１０）とのうちの１つのキャパシタ電極の材料が、少なくとも他の１つのキャパシタ電極の材料とは異なる請求項１ないし５のいずれか１項に記載の方法。
8. 第１誘電体層（７）の材料と、第２誘電体層（９）の材料とが同一である請求項１ないし７のいずれか１項に記載の方法。
9. 第１誘電体層（７）の材料と、第２誘電体層（９）の材料とが異なる請求項１ないし７のいずれか１項に記載の方法。
10. 長さｄと長さｄ１との差が、１０００ｎｍよりも小さい請求項１ないし９のいずれか１項に記載の方法。
11. 長さｄと長さｄ１との差が、１００ｎｍよりも大きい請求項１ないし１０のいずれか１項に記載の方法。
12. 長さｄ１と長さｄ２との差が、１０００ｎｍよりも小さい請求項１ないし１１のいずれか１項に記載の方法。
13. 長さｄ１と長さｄ２との差が、１００ｎｍよりも大きい請求項１ないし１２のいずれか１項に記載の方法。
14. トレンチキャパシタとして設計された蓄積キャパシタ（２３）と、選択トランジスタ（２４）とを備えたメモリセルを製造する方法であって、
    請求項１ないし１１のいずれか１項に記載の方法を実行する工程と、
    第１ソース／ドレイン電極（１８）、第２ソース／ドレイン電極（１９）、導電性チャネル、およびゲート電極（１７）を有し、第１ソース／ドレイン電極（１８）が第２キャパシタ電極（８）に電気的に導電接続されている選択トランジスタ（２４）を形成する工程とを、
    含む方法。
15. 第１キャパシタ電極（６）、第１キャパシタ誘電体層（７）、第２キャパシタ電極（８）、第２キャパシタ誘電体層（９）、および第３キャパシタ電極（１０）を有し、
    これらが、少なくとも部分的には、半導体基板（２）中に形成されたトレンチ（５）中に配され、
    第１キャパシタ電極（６）が、トレンチ（５）の壁（１１）に隣接し、
    第１キャパシタ電極（６）が、第３キャパシタ電極（１０）に電気的に導電接続され、
    第２キャパシタ電極（８）が、第１キャパシタ電極（６）と第３キャパシタ電極（１０）との間の空間に形成され、かつ、第１キャパシタ誘電体層（７）により第１キャパシタ電極（６）から電気的に絶縁され、第２キャパシタ誘電体層（９）により第３キャパシタ電極から電気的に絶縁され、
    第１キャパシタ誘電体層は、第１誘電体層（７）から形成され、この第１誘電体層（７）は、半導体基板（２）の表面（１）から長さｄ１に渡って延びている表面領域上で、所定の層厚を有し、かつ、この第１キャパシタ誘電体層は、半導体基板（２）の表面（１）中の、長さｄ３を越えては形成されず、
    第２キャパシタ電極（８）は導電材料層から形成され、この導電材料層は、半導体基板（２）の表面（１）から長さｄ２に渡って延びている領域上に形成され、かつ、この導電材料は、半導体基板（２）の表面（１）からの長さがｄ２を越えた領域上には形成されず、ｄ２はｄ１より小さく、
    第２キャパシタ誘電体層は第２誘電体層（９）から形成され、この第２誘電体層（９）は、半導体基板（２）の表面（１）から長さｄ１に渡って延びている表面領域で、所定の層厚さを有し、かつ、この第２キャパシタ誘電体層は、半導体基板（２）の表面（１）からの長さがｄ４を越えては形成されない、
    トレンチキャパシタ（２３）。
16. トレンチは、深さと最小限の直径とを有し、トレンチの深さと、最小限の直径との比率は、２０よりも大きい請求項１５に記載のトレンチキャパシタ。
17. トレンチの深さと最小限の直径との比率は、４０よりも大きい請求項１６に記載のトレンチキャパシタ。
18. 第１キャパシタ電極（６）の材料と、第３キャパシタ電極（１０）の材料とが同一である請求項１５ないし１７のいずれか１項に記載のトレンチキャパシタ。
19. 第１キャパシタ電極（６）の材料と、第２キャパシタ電極（８）の材料と、第３キャパシタ電極（１０）の材料とが同一である請求項１５ないし１８のいずれか１項に記載のトレンチキャパシタ。
20. 第１キャパシタ電極（６）の材料が、金属または金属化合物である請求項１５ないし１９のいずれか１項に記載のトレンチキャパシタ。
21. 第２キャパシタ電極（８）の材料が、金属または金属化合物である請求項１５ないし２０のいずれか１項に記載のトレンチキャパシタ。
22. 請求項１５ないし２１のいずれか１項に記載のトレンチキャパシタ（２３）として設計されたキャパシタと、
    第１ソース／ドレイン電極（１８）、第２ソース／ドレイン電極（１９）、導電性チャネル、およびゲート電極（１７）を有する選択トランジスタ（２４）であって、第２キャパシタ電極（８）が選択トランジスタ（２４）の第１ソース／ドレイン電極（１８）に電気的に導電接続されている選択トランジスタ（２４）とを、
    備えたメモリセル。

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