KR20060047738A - 트렌치 커패시터 제작 방법, 메모리 셀 제작 방법, 트렌치커패시터 및 메모리 셀 - Google Patents

트렌치 커패시터 제작 방법, 메모리 셀 제작 방법, 트렌치커패시터 및 메모리 셀 Download PDF

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KR20060047738A
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Abstract

본 발명은 제 1 커패시터 전극(6), 제 1 커패시터 유전체(7), 제 2 커패시터 전극(8), 제 2 커패시터 유전체(9) 및 제 3 커패시터 전극(10)을 구비하되, 제 1 및 제 3 커패시터 전극이 서로 접속된 트렌치 커패시터(23)를 제작하는 방법에 관한 것이다. 본 발명에 따른 방법에서, 제 1 및 제 3 커패시터 전극(6, 10)은 등각 증착(conformal deposition) 방법에 의해 형성되는 반면, 제 1 커패시터 유전체(7), 제 2 커패시터 전극(8) 및 제 2 커패시터 전극(9)은 비등각 증착(nonconformal deposition) 방법으로 형성된다.
이것은 증가된 저장 용량을 갖는 트렌치 커패시터를 생성하는 것을 가능하게 한다.

Description

트렌치 커패시터 제작 방법, 메모리 셀 제작 방법, 트렌치 커패시터 및 메모리 셀{METHOD FOR FABRICATING A TRENCH CAPACITOR, METHOD FOR FABRICATING A MEMORY CELL, TRENCH CAPACITOR AND MEMORY CELL}
도 1 내지 도 6은 본 발명의 예시적인 제 1 실시예에 따라 트렌치 커패시터의 제작에 수반되는 단계를 나타낸 도면,
도 7은 트렌치 커패시터를 제작하는 대안적인 방법에 수반되는 단계를 나타낸 도면,
도 8 내지 도 11은 본 발명의 예시적인 제 1 실시예에 따라 트렌치 커패시터를 완성하는 데 수반되는 단계를 나타낸 도면,
도 12는 완성된 메모리 셀의 도면,
도 13은 8 F2 셀 아키텍처의 레이아웃도,
도 14는 부착된 층을 예시한 도면이다.
도면의 주요 부분에 대한 부호의 설명
1: 표면 2: 반도체 기판
3: SiO2 층 4: Si3N4 층
5: 트렌치 6: 제 1 커패시터 전극
7: 제 1 유전체 층 8: 제 2 커패시터 전극
9: 제 2 유전체 층
본 발명은 트렌치 커패시터 제작 방법, 메모리 셀 제작 방법, 트렌치 커패시터, 및 이러한 유형의 트렌치 커패시터를 구비한 메모리 셀에 관한 것이다.
일반적으로, 다이내믹 랜덤 액세스 메모리(DRAMs)의 메모리 셀은 저장 커패시터 및 선택 트랜지스터를 포함한다. 정보 아이템은 로직 0 또는 1을 나타내는 전기 전하의 형태로 저장 커패시터에 저장된다. 워드 라인을 거쳐 판독 또는 선택 트랜지스터를 구동하는 것은 저장 커패시터에 저장된 정보 아이템이 비트 라인을 거쳐 판독되게 한다. 저장 커패시터는, 전하를 신뢰성 있게 저장하고 판독되는 정보의 아이템이 구별되게 위해서 위한 최소의 커패시턴스를 가져야 한다. 저장 커패시터의 커패시턴스에 대한 하한은 현재 대략 25fF인 것으로 간주된다.
저장 밀도가 메모리간에도 계속 증가하기 때문에, 단일 트랜지스터 메모리 셀이 차지하는 표면적은 대대로 감소되어야 한다. 동시에, 저장 커패시터의 최소 커패시턴스는 유지되어야 한다.
1 MBit 세대까지는, 판독 트랜지스터 및 저장 커패시터 모두가 평면 소자로 서 구현되었다. 4 MBit 메모리 세대 이상에서는, 메모리 셀이 차지하는 표면적이 저장 커패시터의 3차원 배열에 의해 더욱 축소되었다. 한 가지 가능성은 트렌치에 저장 커패시터를 구현하는 것이다. 이 경우, 예를 들어, 트렌치의 벽과 트렌치를 충진하는 도핑된 폴리실리콘을 연결하는 확산 영역은 저장 커패시터의 전극으로서 작용한다. 그 결과, 저장 커패시터의 전극은 트렌치의 표면을 따라 배열된다. 이것은, 트렌치의 교차 섹션에 대응하는 기판의 표면에서 저장 커패시터가 차지하는 공간에 비해, 커패시턴스가 의존하는 저장 커패시터의 유효 표면적을 증가시킨다. 압축 밀도(packing density)는 트렌치의 교차 섹션을 감소시킴과 동시에 그 깊이를 증가시킴으로써 더욱 증가될 수 있다.
과거에는, 트렌치 커패시터의 저장 용량을 증가시키는 데에 많은 계측이 이루어져 왔다. 한 가지 계측은 저장 커패시터의 두께를 스케일링하는 것이다. 또한, 트렌치 커패시터 내에서의 표면적은 트렌치 구조의 습식-화학적 확장(wet-chemical widening)(병 모양 에칭)에 의해 증가될 수 있다. 또한, 거칠게 함(roughening), 예를 들어 HSG-폴리실리콘으로 코팅함으로써 트렌치 내에서의 표면적을 증가시키는 것이 가능하다.
추가의 접근법은 Si 전극 재료의 도핑의 증가 및/또는 금속 전극의 사용에 의해 커패시터 전극의 전자 공핍(electron depletion)을 최소화시켜, 동시에, 전극의 저항이 과감하게 감소될 수 있다는 결과를 포함한다. 또한, 이전의 NO 유전체는 트렌치 커패시터의 커패시턴스를 증가시키기 위해 높은 k 유전체로 대체될 수 있다.
또한, 더 큰 깊이를 갖는 커패시터 트렌치를 생성하는 것이 목표가 된다. 그러나 기술적 및 경제적인 제한은, 예를 들어, 에칭 속도 및 에칭의 선택성이 깊이 증가에 따라 감소하기 때문에, 트렌치 커패시터를 제작하기 위한 현재의 에칭 프로세스에 점점 더 영향을 주고 있다.
그 결과, 트렌치를 에칭하기 위한 하드 마스크가 표면에서 광범위하게 에칭된다.
WO 2004/017394는 ALD(atomic layer deposition) 프로세스에 의해 생성된 층을 부분적으로만 형성하여 선구물질 재료(precursor material)의 프로세스 양 및/또는 증착 공정 시간을 제한함으로써 비등각(nonconformal) 유전체 층을 증착하는 방법을 설명한다.
본 발명은 높은 커패시턴스를 갖는 트렌치 커패시터가 생성되게 하는 방법을 제공하는 목적에 기반을 둔다.
또한, 본 발명은 이러한 유형의 트렌치 커패시터를 제공하는 목적에 기반을 둔다.
본 발명의 추가의 목적은 이러한 유형의 트렌치 커패시터를 구비한 메모리 셀을 제작하는 방법을 설명하고, 이러한 유형의 트렌치 커패시터를 구비한 메모리 셀을 제공하는 데 있다.
본 발명에 따르면, 트렌치 커패시터 제작 방법에 의해 목적이 달성되는 것으 로, 이 방법은,
(a) 반도체 기판(2)을 제공하는 단계와,
(b) 상기 반도체 기판(2)의 표면(1) 내로 트렌치(5)를 에칭하여, 트렌치 벽(11)을 생성하되, 상기 트렌치는 상기 반도체 기판(2)의 상기 표면(1)에 대해 측정되는 깊이 d를 갖는 단계와,
(c) 상기 트렌치 벽(11)에 인접한 제 1 커패시터 전극(6)을 형성하는 단계와,
(d) 제 1 유전체 층(7)을 증착하되, 상기 제 1 유전체 층(7)의 사전 결정된 층 두께가 단계(c)에서 생성된 상기 기판의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d1의 거리가 되고, 어떤 유전체 층(7)도 단계(c)에서 생성된 상기 표면의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 표면(1)으로부터 적어도 d3의 거리가 되게 하는 방법을 실행하는 단계와,
(e) 전도성 재료의 층(8)을 증착하되, 상기 전도성 재료(8)의 층이 단계(d)에서 생성된 상기 표면의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d2의 거리가 되고, 어떤 전도성 재료도 단계(d)에서 생성된 상기 기판의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 기판(1)으로부터 적어도 d2의 거리가 되며, d2가 d1보다 작아서 제 2 전극 커패시터 전극(8)의 형성을 가져오게 하는 방법을 실행하는 단계와,
(f) 제 2 유전체 층(9)을 증착하되, 상기 제 2 유전체 층(9)의 사전 결정된 층 두께가 단계(e)에서 생성된 상기 표면의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d1의 거리가 되고, 어떤 유전체 층(9)도 단계(e)에서 생성된 상기 표면의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 표면(1)으로부터 적어도 d4의 거리가 되게 하는 방법을 실행하는 단계와,
(g) 전도성 재료의 등각 층(10)을 형성하여 제 2 커패시터 전극을 형성하되, 상기 제 1 및 제 3 커패시터 전극이 서로 접속되게 하는 단계를 포함한다.
따라서 본 발명에 따른 방법을 실행하기 위해, 먼저 커패시터 트렌치가 반도체 기판의 표면내로 에칭된다. 그 후, 제 1 커패시터 전극이 형성된다. 이것은, 예를 들어, 등각 금속층을 증착함으로써 수행될 수 있다.
특히, ALD(atomic layer deposition) 프로세스가 이 목적에 사용될 수 있다. 이 프로세스는 그 자체가 알려져 있는 것으로, 제 1 프로세스 단계(phase)에서 제 1 선구물질 재료 또는 제 1 선구물질이 기판이 위치한 프로세스 챔버에 제공된다. 화학흡착(chemisorption)으로 알려진 프로세스는 제 1 선구물질이 기판 표면 및 트렌치 벽 전체에 축적되게 한다. 프로세스에서, 일반적으로 제 1 선구물질은 변경된다. 모든 표면 영역이 변경된 선구물질 재료로 커버되자마자, 증착의 제 1 프로세스 단계가 완결되고, 변경된 선구물질 재료의 단분자의 개별적인 하위층이 기판 표면 및 트렌치 벽 표면에 증착되었다.
그 후, 제 1 선구물질 재료의 비증착된 잔류물(undeposited residues)이 비활성 가스를 이용한 제거 및/또는 펌핑에 의해 프로세스 챔버로부터 제거된다.
제 2 단계에서, 제 2 선구물질 재료가 프로세스 챔버 내로 유입되어 제 1 선구물질 재료의 개별적인 하위층 상에 실질적으로 배타적으로 증착된다. 이 단계 동안, 선구물질 재료는 층 재료로 변환된다. 생성될 층의 개별적인 층(단층)이 형성된다. 제 2 선구물질 재료의 비증착된 부분이 프로세스 챔버에서 제거된 후, ALD 프로세스 중의 한 프로세스 주기가 끝난다. 프로세스 주기는 사전 결정된 층 두께의 층이 각 프로세스 주기마다 증착된 개별 층으로부터 형성될 때까지 반복된다.
등각 층을 생성하는 ALD 프로세스는 통상적으로 자기 제한 특성(self-limiting character)을 활용하는데, 이 때 선구물질 재료가 충분히 공급되면, 실질적으로 균일한 층 두께의 완전한 덮개층(등각 라이너(liner))은, 공급된 선구물질 재료의 양, 그 유입 특성, 선구물질 재료의 확산 및 상호작용 동력(dynamics)과는 무관하게 생성된다. 선구물질 재료의 증착이 실질적으로 화학흡착에 의해 제한되며 다이내믹 확산 결정된 프로세스에 의해 결정되지는 않기 때문에, 매우 양호한 에지 커버리지가 비평면형 패터닝된 기판 표면상에서 증착 동안 ALD 프로세스에 대해 생성된다.
다음 단계에서, 제 1 유전체 층이 비등각으로 증착된다. 보다 정확하게는, 증착된 층이 트렌치의 정의된 깊이까지에만 도달하며 사전 결정된 층 두께를 갖고, 어떤 추가의 유전체 재료도 하측 트렌치 부분에 증착되지 않는다.
이것은, 특히, 전술한 ALD 프로세스를 변경함으로써 달성될 수 있다. 이러한 유형의 NOLA(nonconformal liner ALD) 프로세스의 경우, 제 1 선구물질 재료는 제 1 선구물질 재료의 완전한 층이 트렌치의 상측 영역이 되는 반면, 어떤 선구물질 재료도 트렌치의 하측 영역에 축적되지 않도록 제공된다. 상측 트렌치 영역과 하측 트렌치 영역 사이의 전이 영역은 커버리지 기울기가 존재하고, 전형적인 트렌치 깊이를 기반으로 짧은 범위만을 갖는 것으로, 본 발명의 경우, 대략 몇 백 나노미터를 갖는다. 기판 표면으로부터 기판의 배면(rear side)을 향하는 이 성질의 트렌치 벽 표면의 체계적인 목표 커버리지는, 보통, 선구물질 재료 중의 적어도 하나가 낮은 탈착 계수(desorption coefficient)를 갖고 완전한 커버리지에 필요한 양에 비해 감소된 양으로 공급되는 경우에 우선적으로 생성된다.
선구물질 재료가 낮은 탈착 계수를 갖는 경우, 이미 흡착된 선구물질 재료의 분자를 층으로부터 다시 제거할 가능성, 즉, 탈착시킬 가능성은 매우 낮다. ALD 프로세스 동안, 높은 고착 계수에 대응하는 낮은 탈착 계수를 갖는 선구물질 재료가 제공되는 경우에는, 예를 들어, 기판 표면에서 에칭되었던 트렌치가 기판 표면으로부터 시작하는 깊이 전체를 점진적으로 덮게 된다. 이 경우, 커버리지가 완료되고, 짧은 전이 영역으로부터 분리되며, 균일한 층 두께를 갖는다.
이것을 위한 사전조건은, 선구물질 재료가 제한된 양만 공급되거나, 또는 증착 방법이 완전한 커버리지 이전의 적절한 시간에 중단되고 트렌치의 깊이 내로의 선구물질 재료의 충분히 느린 확산이 보증되도록 프로세스 챔버의 챔버 압력이 선택되는 것이다.
이것은, 예를 들어, 프로세스 챔버에서 선구물질 재료의 양 또는 농도에 의해 달성되는 것으로, 프로세스 챔버에서 선구물질 재료의 증착 기간 또는 제어 시 간 및/또는 프로세스 압력은 증착 중에 적절히 설정된다.
비등각 층은, 특히, 완전한 커버리지에 필요한 것보다 더 낮은 양 또는 농도로 공급되는 선구물질 재료 중의 하나, 바람직하게는 높은 고착 계수를 갖는 재료가 필요로 하는 고착 작동의 시간 제어 없이 생성될 수 있다.
제 1 유전체 층은, 사전 결정된 층 두께가 깊이 d1까지 생성되고 깊이 d3을 넘어서는 어떤 층도 생성되지 않도록 증착된다. d3과 d1 사이의 차이, 즉, 명백히 정의되지는 않았으나 0nm와 사전 결정된 층 두께 사이의 범위에 있는 값을 채택한 층 두께를 갖는 전이 영역은 통상 몇 100nm, 예를 들어 100nm 내지 1000nm이다.
그 후, 제 2 커패시터 전극을 형성하기 위해, 전도성 재료의 비등각 층이 증착된다. 이것은, 원칙적으로는, 상이한 선구물질을 이용하지만 전술한 바와 동일한 방법을 이용하여 수행되어, 전도성 층을 생성한다.
제 2 커패시터 전극은 깊이 d2에 달하는데, d2는 d1보다 작다. 어떠한 전도성 재료도 d2 아래로는 증착되지 않는다. 전도성 커패시터 전극의 경우, 트렌치 내의 하측 영역, 즉, 깊이 d2 근처에서의 층 두께는, 이 전도성 층의 다른 영역을 갖는 연속적인 전기 콘택트가 보증되는 한, 비균일, 즉, 감소할 수도 있다. 그러나 제 2 커패시터 전극이 제 1 및 제 2 유전체 층의 층 두께에 의해 완전히 둘러싸여 다른 커패시터 전극으로부터 전기적으로 절연되어야 한다는 것이 중요하다. 따라서 제 1 및 제 2 절연체 층은 d2보다 더 큰 깊이 d1까지의 사전 결정된 층 두께를 가져야 한다.
그 후, 제 2 비등각 절연체 층은 사전 결정된 층 두께가 깊이 d1까지 존재하 고 깊이 d4를 넘어서는 어떤 유전체 층도 형성되지 않도록 증착된다. 특히, d4는 제 1 유전체 층에 대한 d3과 같을 수도 있다.
마지막으로, 제 3 커패시터 전극을 형성하기 위해, 전도성 재료의 등각 층이 증착되어 제 1 커패시터 전극에 접속된다.
따라서 본 발명은, 증가된 저장 용량을 갖는 저장 커패시터가 등각 및 이른바 비등각 증착 방법의 적절한 조합에 의해 제공되게 하는 방법을 제공한다.
더욱 구체적으로, 본 발명에 따른 방법은, 다수의 커패시터 전극이 커패시터 트렌치에 적절히 배열되고 서로 접속되어 커패시터의 커패시턴스가 증가하게 한다.
따라서 등각 증착 단계 및 비등각 증착 단계의 적절한 조합은, 다층 구조가 커패시터 트렌치 내에서 구현되게 하여, 궁극적으로는 커패시터의 커패시턴스를 증가시킨다.
특히 비등각으로 증착된 층에 의해, 비등각으로 증착된 층 이후에 증착된 층이, 비등각으로 증착된 층 이전에 증착된 층에 전기적으로 접속되는 것이 가능하며, 패터닝될 필요가 없다. 특히, 서로 접속될 두 개의 층들 사이에 위치한 층이 전기적 콘택트를 허용하기 위해 적합한 층으로 커버링 또는 마스킹되고 에칭될 필요가 없다.
이에 따라 본 발명은 증가된 커패시턴스를 갖는 저장 커패시터가 특정한 간소한 방법으로, 복잡한 방법 시퀀스없이 제작되게 한다.
그 결과, 예를 들어 커버링 층이 좁은 트렌치에 증착 및 패터닝될 필요가 없기 때문에, 결과로서 생성된 트렌치 커패시터의 종횡비가 증가할 수 있다.
전극 재료의 예는 제어 가능한 방식으로 비등각으로 증착될 수 있는 모든 생각할 수 있는 전극 재료를 포함한다. 제어 가능한 방식이란, 연속 층이 정의된 깊이까지 생성되고, 어떤 추가 물질도 정의된 깊이를 넘어서는 증착되지 않는다는 것을 의미한다.
전극 재료의 예는 TiN, TiHfN, HfN, TiAlN, TaN, HfAlN 및 나노라미네이트(nanolaminates), 즉, 단지 몇 나노미터 두께의 이들 재료의 다양한 층 또는 이들 재료의 혼합물을 포함하는 다층 구조를 포함한다. 그러나 전극 재료가 반드시 금속을 포함해야 하는 것은 아니다. 예를 들어, 또한 도핑, 특히 높게 도핑된 폴리실리콘을 전극 재료로 사용하는 것도 가능하다.
금속 전극에 적합한 선구물질 재료는 제 1 선구물질 재료로서 TiCl4, Ti(OC2H5), Ti(OCH(CH3)2)4, HfCl4, Hf-t-부톡시드, Hf-디메틸-아미드, Hf-에틸-메틸-아미드, Hf-디에틸-아미드 또는 Hf(MMP)4, TaCl4, 트리-메틸-알루미늄(TMA)을 포함하고, 제 2 선구물질 재료로서 NH3 또는 H2O 및/또는 O3을 포함한다.
적합한 유전체 재료는 제어 가능한 방식으로 비등각으로 증착될 수 있는 모든 생각할 수 있는 유전체 재료를 포함한다. 이것은, 특히, 사전 결정된 층 두께와 전혀 증착되지 않은 층 사이의 전이 영역이 전형적인 트렌치 깊이와 관련하여 가능한 한 작다는 것도 의미한다. 적합한 유전체 재료의 예는 Al2O3, HfO2, ZrO2, SiO2, Pr2O3 및 이들 재료의 나노라미네이트 또는 혼합물을 포함한다.
유전체 층에 적합한 선구물질 재료는 제 1 선구물질 재료로서 TMA, HfCl4, Hf-t-부톡시드, Hf-디메틸-아미드, Hf-에틸-메틸-아미드, Hf-디에틸-아미드 또는 Hf(MMP)4, Si(NCO)4, CH3OSi(NCO3)을 포함하고, 제 2 선구물질 재료로서 H2O 및/또는 O3과 NH3을 포함한다.
또한, 제 3 커패시터 전극을 형성하는 단계 이후, 폴리실리콘 충진 증착 단계를 실행하는 것이 가능하다. 이 단계는, 예를 들어, 제 3 커패시터 전극이 트렌치를 완전히 충진하지는 않을 정도의 두께를 갖는 경우에 실행될 수 있다. 트렌치 커패시터의 추가 프로세싱을 위해, 특히 후속 에칭 단계에서, 충진된 트렌치(예를 들어, 제 3 커패시터 전극의 재료로 충진되거나 또는 폴리실리콘으로도 충진됨)가 존재하여 에칭 화학(etching chemistry)이 착수할 표면이 잘 정의된 경우에 유리하다.
바람직하게는, 제 1 및 제 3 커패시터 전극의 재료, 특히 제 1, 제 2 및 제 3 커패시터 전극의 재료는 동일하다. 그러나 각 경우, 예를 들어, 전도성 층에 대해 상이한 열적 안정성 또는 다른 상이한 속성이 바람직한 경우에 상이한 재료를 사용하는 것도 가능하다.
제 1 및 제 2 유전체 층의 재료가 동일한 것이 바람직하다. 그러나, 또한, 이 경우, 상이한 유전체에 대해 상이한 열적 안정성 또는 다른 상이한 속성이 바람직하다면, 각 경우에 상이한 재료를 사용하는 것도 가능하다. 제 1 및 제 2 유전체 층의 층 두께는 또한 적절하게 디멘전될 수도 있고, 서로 동일하거나 또는 상이 할 수도 있다.
d와 d1 사이의 차이는 바람직하게는 1000nm보다 작으며, 또한 바람직하게는 100nm보다 더 크다. 제 2 커패시터 전극이 제 1 및 제 3 커패시터 전극으로부터 전기적으로 절연되는 것을 보증하고 있으나, 결과로서 생성된 커패시터에 대한 커패시턴스를 역시 최대화하기 위해서는 이 차이가 최소화되는 것이 바람직하다.
d1과 d2 사이의 차이는 바람직하게는 1000nm보다 작으며, 또한 바람직하게는 100nm보다 크다. 이 경우 역시, 결과로서 생성된 커패시터의 커패시턴스를 최대화하기 위해서는 이 차이가 최소화되는 것이 바람직하다. 한편, 차이는 제 1 및 제 2 유전체 층의 충분한 층 두께가 유지되는 깊이까지만 제 2 커패시터 전극이 연장되게 해야 한다.
또한, 커패시터 트렌치 내에 더욱 많은 커패시터 전극을 구현하기 위해 전술한 등각 및 비등각 증착 단계가 적절한 조합으로 반복된다는 것이 제공된다.
또한, 본 발명은 청구항 제 12 항에서 설명하는 바와 같은 메모리 셀 제작 방법을 제공한다.
또한, 본 발명의 목적은, 제 1 커패시터 전극, 제 1 커패시터 유전체, 제 2 커패시터 전극, 제 2 커패시터 유전체, 제 3 커패시터 전극을 포함하며, 이들은 각각 트렌치에 적어도 부분적으로 배열되고, 제 1 커패시터 전극은 트렌치의 벽에 인접하고, 제 1 커패시터 전극은 제 3 커패시터 전극에 전기 전도적으로 접속되고, 제 2 커패시터 전극은 제 1 커패시터 전극과 제 3 커패시터 전극 사이에 형성된 공간에 배열되며 제 1 커패시터 유전체에 의해 제 1 커패시터 전극으로부터 전기적으 로 절연되고, 제 2 커패시터 전극은 제 2 커패시터 유전체에 의해 제 3 커패시터 전극으로부터 전기적으로 절연된 트렌치 커패시터에 의해 달성된다.
바람직하게도, 트렌치는 깊이 및 최소 직경을 갖되, 깊이 대 최소 직경의 비율이 20, 특히 40보다 더 크다.
따라서 본 발명은 3중 전극 배열 및 특히 높은 종횡비를 갖는 트렌치 커패시터를 제공한다. 다시 말해, 높은 저장 용량을 갖는 트렌치 커패시터에는 특히 작은 공간 요건이 제공될 수 있다.
평면도에서 알 수 있는 바와 같이, 커패시터 트렌치는 보통 원형이라기보다는 장원형(oval)이다. 이것은, 그들이 2개의 상이한 섹션 방향을 따라 상이한 2개의 직경을 갖는 다는 것을 의미한다. 반도체 기판에서 에칭된 트렌치 및 모든 트렌치 부분이 동일한 직경을 갖는 경우, 최소 직경은 모든 트렌치 부분의 최소 직경 또는 최소 폭에 대응한다. 한편, 적어도 한 방향에서 최상측 트렌치 부분이 그 밑에 있는 트렌치 부분보다 적어도 한 방향에서 더 작은 직경을 갖는 경우, 최소 직경은 최상측 트렌치 부분의 최소 직경에 대응한다.
또한, 본 발명에 따르면, 제 1 및/또는 제 2 커패시터 전극의 재료가 금속 또는 금속 화합물인 것이 바람직하다. 이것은, 어떤 공간 전하 영역도 형성되지 않기 때문에, 대응하는 커패시터 전극의 전도성, 더욱이 저장 커패시터의 커패시턴스가 증가되게 한다.
또한, 본 발명은 청구항 제 20 항에 설명한 바와 같은 메모리 셀을 제공한다.
본 발명은 첨부한 도면을 참조하여 이하에서 더욱 상세히 설명된다.
3nm의 두꺼운 SiO2(산화물) 층(3) 및 220nm의 두꺼운 Si3N4 층(4)이 반도체 기판(2)의 표면(1)에 부착된다. 그 후, 620nm의 두꺼운 BPSG 층(도시하지 않음)이 부착된다.
BPSG 층, Si3N4 층(4) 및 SiO2 층(3)은 포토리소그래픽적으로 생성된 마스크(도시하지 않음)와 함께 CF4/CHF3을 이용하는 플라즈마 에칭 프로세스로 패터닝되어 하드 마스크를 형성한다. 이 하드 마스크를 에칭 마스크로 이용하는 추가의 플라즈마 에칭 프로세스에서, 트렌치(5)는 HBr/NF3을 이용하여 주표면(1) 내로 에칭되어, 각 트렌치(5) 내의 트렌치 벽(11)을 커버하지 않는다.
그 후, BPSG 층은 H2SO4/HF를 이용한 습식 에칭에 의해 제거된다.
예를 들어, 트렌치의 깊이는 6.6㎛이고, 트렌치(5)의 폭은 100×250nm이며, 트렌치들 사이의 거리는 100nm이다. 이것은 도 1에 예시한 구조가 된다.
제 1 커패시터 전극은 후속 단계에서 생성된다. 예시적인 제 1 실시예에 따르면, 제 1 커패시터 전극은 금속 전극(6)에 의해 구현되어, n+ 도핑 영역(25)을 거쳐 반도체 기판(2)에 접속된다. 그러나, 대안적으로, 제 1 커패시터 전극이 다른 방식, 예를 들어, n+ 도핑 영역에 의해서만 구현되는 것도 가능하다.
n+ 도핑 영역(25)을 생성하기 위해, 무엇보다, 일반적으로 관습상, 이어서 절연 칼라(collar)가 형성되는 상측 트렌치 영역은 도펀트가 이 영역으로 확산되는 것을 방지하기 위해 적합한 커버링 재료로 커버되어야 한다.
예를 들어, 전술한 바와 같은 비등각 증착 프로세스에 의해 증착된 Al2O3이 커버링 재료로서 사용될 수 있다.
그 후, 트렌치 벽(11)의 커버되지 않은 영역에 알려진 방법을 이용하여 도핑이 실행된다.
이 도핑은, 예를 들어, 50m의 층 두께로 비소 도핑된 규산염 유리 층을 증착하고 20nm의 두께로 TEOS-SiO2 층을 증착한 후, 이어서 120초 동안 1000℃에서 조절 단계(conditioning step)를 거치는 것에 의해 달성될 수도 있다. 프로세스에서, n+ 도핑 영역은 비소 도핑된 규산염 유리 층으로부터의 외방확산을 통해 반도체 기판(2)에 형성된다. 대안으로, 예를 들어, 다음의 파라미터, 즉, 900℃, 트리뷰틸아신(TBA)의 3토르(torr) [33%], 12분(minutes)을 이용하여, 가스 상태 도핑을 실행하는 것도 가능하다.
비소 도핑된 규산염 유리 층 및 TEOS-SiO2 층은 Si3N4 및 실리콘에 대해 선택적인 NH4F/HF를 이용하는 에칭 단계에서 다시 제거된다.
그 후, 절연 칼라 영역에 대한 커버링 재료가 다시 제거된다.
다음, 제 1 금속 커패시터 전극(6)이 형성된다.
이 전극은, 예를 들어, 전술한 바와 같은 ALD 프로세스를 이용하여 TiN(티타 늄 니트라이드)에 의해, 무엇보다 프로세스 챔버 내로 전달된 제 1 선구물질 가스, 예를 들어 TiCl4에 의해 형성될 수도 있다. 일단 표면이 포화되면, 클린 단계가, 예를 들어, 비활성 가스의 유입 및/또는 프로세스 챔버의 배기(evacuating)에 의해 실행된다. 다음, 제 2 선구물질 가스, 예를 들어 NH3이 프로세스 챔버 내로 유입된다. TiN 층의 제 1 극소 층이 형성된다. 다시 한번, 클린 단계가, 예를 들어 비활성 가스의 유입 및/또는 프로세스 챔버의 배기(evacuating)에 의해 실행된다.
이 방법, 즉 제 1 선구물질 가스의 유입과 그 후의 제 2 선구물질 가스의 유입은 TiN 층의 바람직한 층 두께가 달성될 때까지 반복된다.
본 예에서는, 제 1 커패시터 전극(6)에 대해 5nm 내지 10nm의 층 두께가 적합한 것으로 간주된다.
이것은 도 2에 도시한 구조가 된다.
그 후, 도 3에 도시한 바와 같이, 대략 4nm 내지 5nm의 두꺼운 Al2O3 층(7)이 전술한 바와 같이 비등각 증착 방법에 의해 증착된다. 이것은, 예를 들어, TMA(테트라메틸알루미늄) 및 H2O 또는 O3 가스를 선구물질 가스로서 이용하여 발생할 수 있다. Al2O3 층의 사전 결정된 층 두께가 도달하는 깊이 d1은 대략 6㎛이다.
대안으로, 유전체 층(7)은 Al2O3, TiO2, Ta2O5, 또는 마찬가지로 비등각 방법에 의해 증착될 수 있는 다른 알려진 유전체 재료를 포함한다.
그 후, 도 4에 도시한 바와 같이, 5nm 내지 20nm의 추가의 두꺼운 TiN 층(8) 이 비등각 증착 방법에 의해 제 2 커패시터 전극으로서 증착된다. 제 2 커패시터 전극이 도달하는 깊이 d2는 대략 5.5㎛이다.
다음, 제 2 유전체 층(9)이 증착되는 추가의 비등각 증착 방법이 실행된다. 이 경우, 파라미터는 제 1 유전체 층을 형성하는 증착 방법에서 사용된 바와 정확히 동일한 것으로 설정되어, 형성된 층의 동일한 깊이 및 층 두께가 되게 한다.
결과는 도 5에 도시한 구조이다.
그 후, 도 6에 도시한 바와 같이, 추가의 TiN 층이 제 3 커패시터 전극(10)으로서 비등각 방법에 의해 형성된다. 이 예시적인 실시예에 따르면, 이 TiN 층은 트렌치가 그 상측 부분이 TiN 층으로 완전히 충진되는 반면 그 하측 부분에는 공동(void)이 형성되는 층 두께로 형성된다.
대안으로, 이 TiN 층은 더 낮은 두께로 형성될 수도 있으며, 그 후, 폴리실리콘 충진(12)이 알려진 방법을 이용하여서도 증착될 수 있다. 이것은 도 7에 예시된다.
다음, 부착된 층이 적합한 방식으로 에칭된다. 시작 지점은 도 6에 도시한 트렌치 구조이다.
무엇보다, 제 3 커패시터 전극 층(10)은, 예를 들어 암모니아 및 하이드로겐 페록사이드(H2O2)를 이용하는 습식 화학 에칭에 의해, 1300nm의 깊이 까지 바로 밑의 유전체 층(9)에 대해 선택적으로 에칭된다.
이후, 제 2 유전체 층(9)이, 1150nm의 깊이까지 바로 밑의 제 2 커패시터 전 극 층에 대해 선택적으로 에칭된다.
결과는 도 8에 예시한 구조이다.
다음, 예시 충진(13)이 유입된다. 그것은, 예를 들어, SiO2의 증착에 의해, 예를 들어 TEOS 또는 HDP 방법이나 대안적인 유전체 재료 부착 방법에 뒤이어 건식 화학 또는 습식 화학 에칭에 의해 유입될 수 있다. 절연 충진은, 예를 들어, 실리콘 기판(2)의 표면(1) 아래로 대략 1000nm의 깊이로 에칭될 수 있다.
이것은 도 9에 예시한 구조가 된다.
다음, 제 2 커패시터 전극 층(8), 제 1 유전체 층(7) 및 제 1 커패시터 전극 층(6)이 각 경우에 서로에 대해 선택적으로 연속 단계에서 에칭된다. 선택 트랜지스터의 제 1 소스/드레인 영역에 접속시키고자 하는 제 2 커패시터 전극 층(8)은 제 1 커패시터 전극 층(6) 및 유전체 층(7)보다 덜 에칭된다. 특히, 제 2 커패시터 전극 층(8)이 900nm의 깊이까지 에칭되는 반면, 제 1 커패시터 전극 층(6) 및 제 1 유전체 층(7)은 절연 층진(13)의 상측 끝과 동일한 높이, 즉, 실리콘 기판(2)의 표면(1) 아래로 대략 1000nm의 깊이까지 에칭된다.
이것은 도 10에 도시한 구조가 된다.
통상적인 메모리 셀 구조를 위해 저장 커패시터 및 그에 접속된 선택 트랜지스터를 제작하는 데 수반되는 추가의 방법 단계가 이제 설명될 것이다. 이들 방법 단계 및 메모리 셀 구조는 일반적으로 알려져 있고 완전성을 위해 단순하게 설명된다. 본 발명에 따른 트렌치 커패시터도 임의의 다른 바람직한 셀 개념을 이용하여 구현될 수 있다는 것은 명백할 것이다.
절연 칼라(insulation collar)(14)를 정의하기 위해, SiO2 층은 25nm의 층 두께로 등각으로 증착된다. 그러면 증착된 SiO2 층(14)은 비등방성으로 에칭되어, 트렌치의 상측 부분에 SiO2 절연 칼라를 생성한다. 절연 칼라(14)의 목적은 이 지점에서 다른 방법으로 형성할 와류(parasitic) 트랜지스터를 억제하는 것이다.
다음, n+ 폴리실리콘 층(15)이 증착되어, 칼라 영역에 저장 커패시터의 트렌치를 충진한다. 후속하여 생성될 매립형 콘택트를 마련하기 위해, 폴리실리콘이 반도체 기판의 표면(1) 아래로 대략 120nm까지 에칭된다.
매립형 콘택트 표면을 커버링하지 않기 위해, SiO2 칼라 영역(14)은 상측 영역에서 에칭된다.
이것은 도 11에 예시한 구조가 된다.
매립형 콘택트를 완성하기 위해서, 개방된 실리콘 표면이 질화(nitride)된 후, n+ 폴리실리콘 층이 다시 증착되고 화학적 기계적 연마에 의해 Si3N4 층(4)의 표면까지 평탄화된다. 증착된 폴리실리콘 층은 표면(1) 아래로 대략 40nm까지 에칭된다(리세스(3) 에칭).
다음, 활성 영역을 정의하기 위해, 측방으로 활성 영역을 한정하는 절연 구조(16)가 생성된다. 이를 위해, 포토리소그래픽적으로 생성된 마스크(도시하지 않음)가 형성되어, 활성 영역을 커버한다. 이후에는, CHF3/N2/NF3을 이용하는 비선택 적 에칭 단계가 수행되어, Si3N4, SiO2 및 폴리실리콘이 에칭된다. 이 단계에서 에칭 깊이는 트렌치 절연의 깊이에 대응한다. 그 후, 포토레지스트 마스크가 제거된다. 그 후, 얇은 열 SiO2 층이 산화에 의해 실리콘 상에 생성된다.
이후에는, SiO2의 HDP(high density plasma) 증착이 250nm의 두께로 수행된다. 절연 구조(16)는, Si3N4 층(4)의 표면까지의 화학적 기계적 연마, Si3N4를 부착하는 H3PO4에서의 에칭 단계, 뒤이어 SiO2를 부착하는 DHF(dilute hydrofluoric acid)를 이용하는 에칭 단계에 의해 완성되며, 하드 마스크의 층, Si3N4 층(4) 및 SiO2 층(3)이 제거된다.
그 후, 스크린 산화물이 희생 산화물에 의해 형성된다. 포토리소그래픽적으로 생성된 마스크 및 주입은 n 도핑 벽, p 도핑 벽을 형성하고 셀 어레이의 주변부 및 선택 트랜지스터 영역에 임계 전압 주입을 실행하는 데 사용된다. 또한, 고에너지 이온 주입은 n+ 도핑 영역(22)을 형성하는 데 실행되어, 인접한 하측 커패시터 전극(6)의 n+ 도핑 기판 영역(25)을 서로 접속시킨다("매립형 벽 주입"으로 알려짐).
그 후, 트랜지스터는 일반적으로 알려진 방법 단계에 의해, 제각각의 게이트 산화물 및 게이트 전극(17), 대응하는 상호접속부 및 소스/드레인 전극(18, 19)을 정의함으로써 완성된다. 그러면, 메모리 셀 배열은 추가의 금속화 레벨을 형성함으로써 알려진 방식으로 완성된다.
도 12는 결과로서 생성된 메모리 셀을 도식적으로 나타낸다. 제 1 커패시터 전극(6), 제 1 유전체 층(7), 제 2 커패시터 전극(8), 제 2 유전체 층(9) 및 제 3 커패시터 전극(10)을 갖는 트렌치 커패시터(23)는 각 경우에 트렌치(5)에 배열된다. 제 3 커패시터 전극(10)은 제 1 커패시터 전극(6)에 전도 접속된다. 결과적으로, 전극 표면적 및 이에 따른 저장 용량이 통상적인 저장 커패시터에 비행 상당히 증가될 수 있다.
제 2 커패시터 전극(8)은 폴리실리콘 영역(20) 및 도핑 영역(21)을 거쳐 선택 트랜지스터(24)의 제 1 소스/드레인 전극(18)에 접속된다. 제 1 소스/드레인 전극과 제 2 소스/드레인 전극(18, 19) 사이에 형성하는 전도성 채널의 전도성은 게이트 전극(17)에 의해 제어된다.
도 13은, 예를 들어, 설명된 메모리 셀의 8 F2 셀 아키텍처에 대한 레이아웃을 도시한다. 메몰 셀 배열은, 각 메모리 셀에 대해, 트렌치들(5) 중의 하나에 배열된 저장 커패시터 및 평면형 선택 트랜지스터를 구비한다. 각 메모리 셀은 8 F2의 공간을 요구하는데, 여기서 F는 각각의 기술로 생성될 수 있는 최소 특징 크기이다. 비트 라인 BL은 스트립 형태로 이어지며, 평면도에서 서로 평행하다. 각 경우에 비트 라인 BL의 폭은 F이고, 마찬가지로 그들 사이의 거리도 F이다. 마찬가지로 F의 폭 및 그들 사이의 F의 거리를 갖는 워드 라인 WL은 평면도에서 서로에 대해 수직이다. 활성 영역 A는 워드 라인 WK 및 비트 라인 BL 아래에 배열되며, 2개의 워드 라인 WL은 각 활성 영역 위에서 교차한다. 활성 영역 A는 각 경우에 인 접한 비트 라인들 BL 바로 아래에서 서로에 대해 배열된 오프셋이다. 비트 라인 콘택트 BLK는 각각의 비트 라인 BL과 활성 영역 A 사이의 전기적 접속을 가능하게 하는 것으로, 활성 영역 A의 중앙에 배열된다. 트렌치(5)는 각 경우에 워드 라인 SL 아래에 배열된다. 관련 선택 트랜지스터의 게이트 전극(17)은 각 경우에 비트 라인들 BL 중의 하나와 워드 라인들 WL 중의 하나 사이의 교차점에서 활성 영역 내에 형성된다.
각 경우에 활성 영역 A는 2개의 트렌치들(5) 사이에 연장된다. 그들은 2개의 선택 트랜지스터를 포함하는데, 이 트랜지스터들은 공통 비트 라인 콘택트 BLK를 거쳐 관련 비트 라인 BL에 접속된다. 정보는, 워드 라인들 WL 중의 어느 것이 구동되는가에 따라, 트렌치들(5)의 어느 하나 또는 다른 것에 위치하는 저장 커패시터로부터 판독된다.
도 14는 각 경우에 비등각적으로 증착된 층이 연장되는 깊이를 도식적으로 나타낸다.
반도체 기판(2)에서 에칭된 트렌치(5)는 깊이 d를 갖는 것으로, 다시 말해, 반도체 기판(2)의 기저부와 기판(1) 사이의 수직 거리가 d이다. 제 2 유전체 층(7) 및 제 2 유전체 층(9)은 깊이 d1까지의 사전 결정된 층 두께를 가지며, 층 두께는 이전에 형성된 층에 대해 측정된다. 다시 말해, 제 1 및 제 2 유전체 층은 깊이 d1까지 등각적으로 증착된다. 깊이 d3을 넘어서는 제 1 유전체 층의 어떤 추가 물질도 증착되지 않으며, 깊이 d4를 넘어서는 제 2 유전체 층의 어떤 추가 물질도 증착되지 않는다. d3이 d4와 동일한 것은 바람직하다. 전도성 재료의 층(8)은 깊이 d2까지 연장되도록 증착된다. 변수 d1 및 d2는 층(8)이 유전체 재료로 완전히 둘러싸이게 하는 것이다. 다시 말해, d2는 d1보다 작다.
본 발명은 높은 커패시턴스를 갖는 트렌치 커패시터 생성 방법, 이러한 유형의 트렌치 커패시터, 이러한 유형의 트렌치 커패시터를 구비하는 메모리 셀 제작 방법, 및 이러한 유형의 트렌치 커패시터를 구비하는 메모리 셀을 제공하는 데 있다.

Claims (22)

  1. (a) 반도체 기판(2)을 제공하는 단계와,
    (b) 상기 반도체 기판(2)의 표면(1) 내로 트렌치(5)를 에칭하여, 트렌치 벽(11)을 생성하되, 상기 트렌치는 상기 반도체 기판(2)의 상기 표면(1)에 대해 측정되는 깊이 d를 갖는 단계와,
    (c) 상기 트렌치 벽(11)에 인접한 제 1 커패시터 전극(6)을 형성하는 단계와,
    (d) 제 1 유전체 층(7)을 증착하되, 상기 제 1 유전체 층(7)의 사전 결정된 층 두께가 단계(c)에서 생성된 상기 기판의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d1의 거리가 되고, 어떤 유전체 층(7)도 단계(c)에서 생성된 상기 표면의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 표면(1)으로부터 적어도 d3의 거리가 되게 하는 방법을 실행하는 단계와,
    (e) 전도성 재료의 층(8)을 증착하되, 상기 전도성 재료(8)의 층이 단계(d)에서 생성된 상기 표면의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d2의 거리가 되고, 어떤 전도성 재료도 단계(d)에서 생성된 상기 기판의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 기판(1)으로부터 적어도 d2의 거리가 되며, d2가 d1보다 작아서 제 2 전극 커패시터 전극(8)의 형성을 가져오게 하는 방법을 실행하는 단계와,
    (f) 제 2 유전체 층(9)을 증착하되, 상기 제 2 유전체 층(9)의 사전 결정된 층 두께가 단계(e)에서 생성된 상기 표면의 해당 영역 상에 생성되어 상기 반도체 기판(2)의 상기 표면(1)으로부터 최대 d1의 거리가 되고, 어떤 유전체 층(9)도 단계(e)에서 생성된 상기 표면의 해당 영역 상에 생성되지 않아서 상기 반도체 기판(2)의 상기 표면(1)으로부터 적어도 d4의 거리가 되게 하는 방법을 실행하는 단계와,
    (g) 전도성 재료의 등각 층(10)을 형성하여 제 2 커패시터 전극을 형성하되, 상기 제 1 및 제 3 커패시터 전극이 서로 접속되게 하는 단계를 포함하는
    트렌치 커패시터 제작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 커패시터 전극(6)을 형성하는 단계(c)는 상기 트렌치 벽에 인접한 상기 기판 영역(25)의 도핑 단계를 포함하는
    트렌치 커패시터 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 커패시터 전극(6)을 형성하는 단계(c)는 금속 층의 등각 증착 단계를 포함하는
    트렌치 커패시터 제작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    단계(g) 후에 실행되는 폴리실리콘 충진(12)을 증착하는 추가 단계를 포함하는
    트렌치 커패시터 제작 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 커패시터 전극(6) 및 상기 제 3 커패시터 전극(10)의 재료는 동일한
    트렌치 커패시터 제작 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1, 제 2 및 제 3 커패시터 전극(6, 8, 10)의 재료는 동일한
    트렌치 커패시터 제작 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1, 제 2 및 제 3 커패시터 전극(6, 8, 10)으로부터 선택된 하나의 커패시터 전극의 재료는 다른 커패시터 전극들 중의 적어도 하나의 재료와 상이한
    트렌치 커패시터 제작 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 유전체 층(7, 9)의 재료는 동일한
    트렌치 커패시터 제작 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 유전체 층(7) 및 상기 제 2 유전체 층(9)의 재료는 서로 상이한
    트렌치 커패시터 제작 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    d와 d1 사이의 차이는 1000nm보다 더 작은
    트렌치 커패시터 제작 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    d와 d1 사이의 차이는 100nm보다 더 큰
    트렌치 커패시터 제작 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    d1과 d2 사이의 차이는 1000nm보다 더 작은
    트렌치 커패시터 제작 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    d1과 d2 사이의 차이는 100nm보다 더 큰
    트렌치 커패시터 제작 방법.
  14. 트렌치 커패시터로서 설계된 저장 커패시터(23) 및 선택 트랜지스터(24)를 구비한 메모리 셀을 제작하는 방법에 있어서,
    청구항 제 1 항 또는 2 항에 따른 방법을 실행하여, 트렌치 커패시터(23)를 형성하는 단계와,
    제 1 소스/드레인 전극(18), 제 2 소스/드레인 전극(19), 전도성 채널 및 게이트 전극(17)을 구비한 상기 선택 트랜지스터(24)를 형성하되, 상기 제 2 커패시터 전극(8)이 상기 선택 트랜지스터(24)의 상기 제 1 소스/드레인 전극(18)에 전기 전도적으로 접속되는 단계를 포함하는
    메모리 셀 제작 방법.
  15. 제 1 커패시터 전극(6)과,
    제 1 커패시터 유전체(7)와,
    제 2 커패시터 전극(8)과,
    제 2 커패시터 유전체(9)와,
    제 3 커패시터 전극(10)을 포함하되, 이들은 각각 반도체 기판(2)에 형성된 트렌치(5)에 적어도 부분적으로 배열되고, 상기 제 1 커패시터 전극(6)은 상기 트렌치(5)의 벽(11)에 인접하고, 상기 제 1 커패시터 전극(6)은 상기 제 3 커패시터 전극(10)에 전기 전도적으로 접속되고, 상기 제 2 커패시터 전극(8)은 상기 제 1 및 제 3 커패시터 전극(6, 10) 사이에 형성된 공간에 배열되고 상기 제 1 커패시터 전극(6)으로부터는 상기 제 1 커패시터 유전체(7)에 의해 전기적으로 절연되고 상기 제 3 커패시터 전극으로부터는 상기 제 2 커패시터 유전체(9)에 의해 절연되고,
    상기 제 1 커패시터 유전체는 상기 반도체 기판(2)의 표면(1)으로부터 d1의 거리만큼 연장된 영역 상에서 사전 결정된 층 두께를 갖는 상기 제 1 유전체 층(7) 으로부터 형성되지만 상기 반도체 기판(2)의 상기 표면(1)으로부터 d3의 거리를 넘어서는 영역 상에는 형성되지 않고,
    상기 제 2 커패시터 전극(8)은 상기 반도체 기판(2)의 표면(1)으로부터 d2의 거리만큼 연장된 영역 상에서 형성된 전도성 재료의 층으로부터 형성되지만 상기 반도체 기판(2)의 상기 표면(1)으로부터 d2의 거리를 넘어서는 영역 상에는 어떤 전도성 재료도 형성되지 않으며, d2는 d1보다 더 작고,
    제 2 유전체 층(9)으로부터 형성된 상기 제 2 커패시터 유전체는 상기 반도체 기판(2)의 상기 표면(1)으로부터 거리 d1만큼 연장된 영역 상에 사전 결정된 층 두께를 갖지만 상기 반도체 기판(2)의 상기 표면(1)으로부터 거리 d4를 넘어서 형성되지는 않는
    트렌치 커패시터(23).
  16. 제 15 항에 있어서,
    상기 트렌치는 깊이 및 최소 직경을 가지며, 깊이 대 최소 직경의 비율은 20보다 큰
    트렌치 커패시터.
  17. 제 16 항에 있어서,
    깊이 대 최소 직경의 비율은 40보다 더 큰
    트렌치 커패시터.
  18. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 커패시터 전극(6) 및 제 3 커패시터 전극(10)은 동일한 재료로 제작되는
    트렌치 커패시터.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1, 제 2 및 제 3 커패시터 전극(6, 8, 10)은 동일한 재료로 제작되는
    트렌치 커패시터.
  20. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 커패시터 전극(6)의 재료는 금속 또는 금속 화합물인
    트렌치 커패시터
  21. 제 15 항 또는 제 16 항에 있어서,
    상기 제 2 커패시터 전극(8)의 재료는 금속 또는 금속 화합물인
    트렌치 커패시터.
  22. 제 15 항 또는 제 16 항에서 청구된 트렌치 커패시터(23)로서 설계된 커패시터, 및 제 1 소스/드레인 전극(18), 제 2 소스/드레인 전극(19), 전도성 채널 및 게이트 전극(17)을 구비한 선택 트랜지스터(24)를 구비하며, 상기 제 2 커패시터 전극(8)은 상기 선택 트랜지스터(24)의 상기 제 1 소스/드레인 전극(18)에 전기 전도적으로 접속되는
    메모리 셀.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122439B2 (en) * 2004-11-17 2006-10-17 International Business Machines Corporation Method of fabricating a bottle trench and a bottle trench capacitor
US8106511B2 (en) * 2008-02-28 2012-01-31 Qimonda Ag Reduced-stress through-chip feature and method of making the same
US7943474B2 (en) * 2009-02-24 2011-05-17 International Business Machines Corporation EDRAM including metal plates
US8258037B2 (en) 2009-08-26 2012-09-04 International Business Machines Corporation Nanopillar decoupling capacitor
US8492818B2 (en) 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
JP6202681B2 (ja) 2014-03-26 2017-09-27 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびプログラム
US20170110376A1 (en) * 2015-10-14 2017-04-20 Globalfoundries Inc. Structures with thinned dielectric material

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62190868A (ja) * 1986-02-18 1987-08-21 Matsushita Electronics Corp 半導体記憶装置
US6261895B1 (en) * 1999-01-04 2001-07-17 International Business Machines Corporation Polysilicon capacitor having large capacitance and low resistance and process for forming the capacitor
US6566192B2 (en) * 2001-02-27 2003-05-20 Nanya Technology Corporation Method of fabricating a trench capacitor of a memory cell
DE10136400B4 (de) * 2001-07-26 2006-01-05 Infineon Technologies Ag Verfahren zur Herstellung einer Metallkarbidschicht und Verfahren zur Herstellung eines Grabenkondensators
DE10234735A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
US6784069B1 (en) * 2003-08-29 2004-08-31 Micron Technology, Inc. Permeable capacitor electrode
TWI229416B (en) * 2003-10-14 2005-03-11 Promos Technologies Inc Method of forming deep trench capacitor

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