KR20090095391A - 반도체 소자의 컨택 플러그 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 컨택 플러그 형성방법은 반도체기판상에 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 층간절연막 내에 컨택홀을 형성하는 단계와, 컨택홀을 채우고 층간절연막을 덮는 제1 알루미늄막을 형성하는 단계와, 제1 알루미늄막 내에 유발된 보이드를 오픈되도록 건식 식각하는 단계와, 식각된 제1 알루미늄막상에 리플로우하는 단계와, 리플로우된 제1 알루미늄막 상에 제2 알루미늄막을 형성하여 컨택홀을 채우는 단계를 포함한다.
알루미늄, 알루미늄 플러그, CVD, PVD, 건식 식각, 리플로우
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터의 컨택 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화, 미세화가 빠르게 진행되고 있다. 반도체 소자의 디자인룰 감소에 따라 단위 면적당 요구되는 캐패시턴스의 양도 증가시켜야 하는 필요성이 대두되고 있다. 디램(DRAM) 소자는 유전체의 상부와 하부에 형성하는 전극으로 금속을 사용하는 엠아이엠(MIM; Metal-Insulator-Metal) 구조의 캐패시터가 활발하게 연구되고 있다. MIM 구조에서 충분한 캐패시턴스의 확보를 위해서는 스토리지 전극의 높이를 점차 높이고, 컨텍홀의 사이즈도 지속적으로 감소시켜야 한다. 이에 따라 스토리지 전극 하부의 컨택(contact)을 노출시키는 개구부가 열리지 않거나 스토리지 전극 하부의 컨택홀이 제대로 채워지지 않는 등의 불량이 발생할 수 있다. 현재 컨택홀 내의 플러그를 형성하는 공정에서 매립물질로 알루미늄을 형성하고 있다. 스토리지 전극의 높이가 점차 높아지고, 컨텍홀의 사이즈도 매우 작아져 컨택홀 내에 알루미늄이 제대로 채워지지 않을 수 있다. 컨택홀 내에 알루미늄 이 제대로 채워지지 않으면서 보이드(void)가 유발될 수 있다. 보이드를 억제할 수 있도록 기존의 공정을 개선해야 할 것으로 판단된다.
본 발명은, 반도체기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 상기 층간절연막 내에 컨택홀을 형성하는 단계; 상기 컨택홀을 채우고 층간절연막을 덮는 제1 알루미늄막을 형성하는 단계; 상기 제1 알루미늄막 내에 유발된 보이드를 오픈되도록 건식 식각하는 단계; 상기 식각된 제1 알루미늄막상에 리플로우하는 단계; 및 상기 리플로우된 제1 알루미늄막 상에 제2 알루미늄막을 형성하여 컨택홀을 채우는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법이다.
상기 제1 알루미늄막을 형성 전에, 컨택홀 내벽에 금속막으로 티타늄(Ti)막으로 형성할 수 있다.
상기 제1 알루미늄막은 화학기상증착(CVD) 방법을 이용하여 씨드레이어(seed layer)로 얇게 형성한 후에, 물리적증착(PVD) 방법으로 형성할 수 있다.
상기 층간절연막은 피이테오스(PETEOS), 에스오지(SOG), 에스알오엑스(SROX)로 적층할 수 있다.
상기 컨택홀의 내벽은 층간절연막의 식각비율 차이로 인한 네거티브 슬롭(negative slope)을 갖을 수 있다.
이하, 첨부한 도면을 참조한 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 상태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 실시예는 식각 공정을 이용하여 컨택홀 내의 보이드를 제거하는 방법을 제시한다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 컨택홀 형성방법을 나타낸 도면이다.
도 1을 참조하면, 반도체기판(200) 상에 금속배선층(210), 반사방지막(220), 층간절연막(230)을 순차적으로 적층한다. 층간절연막 상에 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 식각마스크로 사용하여 층간절연막을 식각하면 네거티브 슬롭(negative slope)(270)을 갖는 컨택홀이 형성된다. 네거티브 슬롭으로 인하여 컨택홀 내벽에 보잉(bowing) 현상이 발생할 수 있다. 보잉 현상이 나타난 컨택홀 내벽에 금속막(240)을 얇게 형성한다. 금속막(240) 상에 제1 컨택 플러그(250)를 형성한다.
층간절연막(230)은 피이테오스(PETEOS)막, 에스오지(SOG)막, 에스알오엑스(SROX)막을 이용하여 적층이 가능하다. 반사막방지막(220)은 이중막으로, 티타늄(Ti)/티타늄나이트라이드(TiN)막으로 형성할 수 있다. 금속막(240)은 물리적증착(PVD) 방법으로 티타늄(Ti)막을 형성할 수 있다. 티타늄막은 후속공정에서 형성되는 제1 컨택 플러그의 두께를 균일하게 해주고, 제1 컨택 플러그와의 접착력을 높여주는 역할을 한다. 제1 컨택 플러그(250)는 알루미늄을 형성하는 공정방법을 달리하여 제1 알루미늄막과 제2 알루미늄막으로 형성할 수 있다. 제1 알루미늄막은 화학기상증착법(CVD)을 이용하여 씨드레이어(seed layer)로 얇게 형성한다. 제1 알루미늄 상에 물리증착법(PVD)으로 제2 알루미늄막(252)을 형성한다. 제2 알루미늄 막은 컨택홀 내부를 채우고 층간절연막까지 덮을 수 있도록 형성한다. 제1 컨택 플러그(250)를 형성하는 공정에서 컨택홀 내에 제2 알루미늄막(252)이 제대로 채워지지 않아 보이드(void)(260)가 유발될 수 있다. 보이드(260)의 발생원인은 복수층들로 이루어진 층간절연막의 밀도차이로 인하여 식각율이 달라지기 때문일 것으로 판단된다. 에스오지(SOG)막은 피이테오스(PETEOS)막 및 에스알오엑스(SROX)막에 비해 상대적으로 밀도가 낮다. 에스오지(SOG)막의 낮은 밀도로 인하여 피이테오스(PETEOS)막 및 에스알오엑스(SROX)막에 비해 식각율이 높다. 식각율 차이로 인하여 컨택홀 내의 에스오지(SOG)막 측면에 소정부분이 식각되어 네거티브 슬롭(nagative slope)(270)이 발생될 수 있다. 네거티브 슬롭(270)은 보잉(bowing) 현상을 일으킬 수 있다. 보잉(bowing) 현상으로 인하여 컨택홀 내의 층간절연막 측벽에 금속막(240)이 제대로 형성되지 않을 수 있다. 그러므로 컨택홀 내에 균일하게 형성되지 않은 금속막(240) 상에 제1 컨택 플러그(250)가 제대로 채워지지 않아 보이드(void)(260)가 유발될 수 있을 것으로 판단된다.
도 2를 참조하면, 컨택홀 내에 형성된 보이드(260)가 발생한 부분까지 건식식각 공정을 수행한다. 건식 식각은 반응이온식각(reactive ion etch; RIE) 방법으로 수행할 수 있다. 반응이온식각(RIE)은 Cl2 가스 및 BCl2 가스를 혼합하여 사용할 수 있다. 제1 컨택 플러그(250)의 식각 공정 압력은 5mtorr 내지 100mtorr에서 수행할 수 있다. 제1 컨택 플러그(250)의 식각 공정 파워는 500W 내지 1500W에서 수행할 수 있다. 반응이온식각(RIE)은 인시츄(in-situ) 공정 또는 엑시츄(ex-situ) 공정으로 수행할 수 있다. 인시츄(in-situ) 방법은 동일 챔버 내에서 제1 컨택 플러그(250)의 식각 및 형성을 병행하여 수행할 수 있다. 엑시츄(ex-situ) 공정은 보이드(260)가 유발된 부분까지 제1 컨택 플러그(250)를 식각한다. 제1 컨택 플러그(250)를 식각한 후에, 다른 챔버로 이동하여 제2 컨택 플러그를 형성한다. 이때 제1 컨택 플러그가 형성된 반도체기판을 다른 챔버로 이동하는 과정에서 제1 컨택 플러그의 표면에 산화막이 생성될 수 있다. 따라서 엑시츄(ex-situ) 방법은 보이드가 유발된 부분까지 제1 컨택 플러그(250)를 식각한 후에, 불활성 기체를 이용한 알에프(RF) 식각을 더 포함할 수 있다. 알에프(RF) 식각은 제2 알루미늄 표면에 형성된 산화막을 제거하는 역할을 한다.
도 3을 참조하면, 컨택홀 내에 보이드 부분까지 식각된 제1 컨택 플러그에 제2 컨택 플러그(280)를 형성한다. 제2 컨택 플러그는 알루미늄을 형성하는 공정방법을 달리하여 제3 알루미늄막과 제4 알루미늄막으로 형성할 수 있다. 제3 알루미늄은 제2 알루미늄막 표면에 충분히 리플로우하여 씨드레이어(seed layer)로써 알루미늄을 얇게 형성할 수 있다. 제3 알루미늄 상에 물리증착법(PVD)으로 제4 알루미늄막을 형성한다. 리플로우 공정은 굴곡진 표면에 금속 원자의 자유에너지(free energy)가 낮은 방향(평평한 표면)으로 가려고 하는 구동력을 이용한 것이다. 리플로우에 의한 알루미늄 원자가 충분한 표면확산 속도(surface diffusion rate)를 갖기 위해서는 충분한 열에너지가 있어야 한다. 알루미늄의 충분한 확산 속도를 갖기 위하여 350℃ 내지 450℃의 온도에서 리플로우 공정을 수행한다.
본 발명에 따르면, 기존의 공정에서 건식 식각 방법을 도입함으로써, 컨택홀 내벽의 네거티브 슬롭(nagative slope)(290)을 줄여 줄 수 있다. 네거티브 슬롭(290)의 감소는 보이드 없이 컨택홀 내에 알루미늄을 균일하게 매립할 수 있다. 따라서 스토리지 전극의 높이가 점차 높아지고, 컨텍홀의 사이즈가 매우 작아져도 알루미늄의 매립을 원활하게 수행할 수 있다. 컨택홀 내에 컨택 플러그를 원활히 매립할 수 있음으로, 소자의 수율을 향상시킬 수 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 컨택 플러그 형성방법을 나타낸 도면이다.
Claims (5)
- 반도체기판상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 상기 층간절연막 내에 컨택홀을 형성하는 단계;상기 컨택홀을 채우고 층간절연막을 덮는 제1 알루미늄막을 형성하는 단계;상기 제1 알루미늄막 내에 유발된 보이드를 오픈되도록 건식 식각하는 단계;상기 식각된 제1 알루미늄막상에 리플로우하는 단계; 및상기 리플로우된 제1 알루미늄막 상에 제2 알루미늄막을 형성하여 컨택홀을 채우는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법.
- 제1항에 있어서,상기 제1 알루미늄막을 형성 전에, 컨택홀 내벽에 금속막으로 티타늄(Ti)막을 형성하는 단계를 더 포함하는 반도체 소자의 컨택 플러그 형성방법.
- 제1항에 있어서,상기 제1 알루미늄막은 화학기상증착(CVD) 방법을 이용하여 씨드레이어(seed layer)로 얇게 형성한 후에, 물리적증착(PVD) 방법으로 형성하는 반도체 소자의 컨택 플러그 형성방법.
- 제1항에 있어서,상기 층간절연막은 피이테오스(PETEOS), 에스오지(SOG), 에스알오엑스(SROX)로 적층하는 반도체 소자의 컨택 플러그 형성방법.
- 제1항에 있어서,상기 컨택홀의 내벽은 층간절연막의 식각비율 차이로 인한 네거티브 슬롭(negative slope)을 갖는 반도체 소자의 컨택 플러그 형성방법.
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |